DE3300239C2 - Schaltungsanordnung zur Pegelumsetzung digitaler Signale - Google Patents
Schaltungsanordnung zur Pegelumsetzung digitaler SignaleInfo
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Abstract
Eine Schaltungsanordnung zur Pegelumsetzung digitaler Signale ist in CMOS-Technologie aufgebaut und enthält eine Sperrschaltung (58), die einen Transistor (54) eines komplementären Transistorpaars (54, 56) sperrt, wenn der andere Transistor (56) leitend ist. Dadurch wird ein Gleichstromweg zwischen der Versorgungsspannung (V ↓c ↓c) und Masse während des stationären Zustandes der Eingangssignale verhindert.
Description
Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff des Patentanspruchs 1. Diese
Schaltungsanordnung kann in CMOS-Teehnologie aufgebaut
sein.
Integrierte Schaltungen wie beispielsweise EPROMs oder löschbare, programmierbare Festwertspeicher
werden oft in der Komplementär-Metalloxid-Halbleiter-Technoiogie
(CMOS-Tecriiiologic) hergestellt, da
sie eine sehr geringe Verlustleistung haben. Andere Herstellungsverfahren wie beispielsweise p-Kanal-MOS
(PMOS), n-Kanal-MOS (NMOS) oder bipolare
Technologien führen zu Schaltungen, die um Größenordnungen mehr Leistung als vergleichbare CMOS-Schaltungen
verbrauchen.
Bei einem EPROM ist eine relativ hohe Spannung (in der Größenordnung von 20 V) allgemein erforderlich,
um Elektronen in das hochliegende Gate zu injizieren and die Schaltung zu programmieren. Die meisten logischen
Funktionen werden jedoch mit viel kleineren Spannungen durchgeführt, die typisch bei 5 V liegen.
Somit ist ein digitaler Pegelumsetzer erforderlich, um den 5-V-SpannungspegeI (der dem hjgischen OBEN-Zustand
entspricht) auf einen höheren Pegel von beispielsweise 20 V umzusetzen, damit der EPROM programmiert
werden kann.
Ein typischer digitaler Pegelumsetzer bekannter Art ist in F i g. 1 dargestellt. Die Schaltung enthält zwei
komplementäre Transistoren, einen η-Kanal- und einen p-Kanal-Transistor, die ein digitales Eingangssignal invertieren.
Das invertierte Signal wird dann nochmals durch ein zweites Paar komplementärer Transistoren
invertiert. Das zweite Transistorpaar ist mit einer größeren Versorgungsspannung verbunden, um die erhöhte
Ausgangsspannung abgeben zu können. Diese Konfiguration hat den Nachteil, daß bei einem Schaltzustand
des Signals am Eingang des zweiten Transistorpaars derart, daß der n-Kanal-Transistor leitend wird, der p-Kanal-Transistor
normalerweise gleichfalls leitend ist, was auf die typischen p-Kanal-Transistor-Schwellenspannungen
zurückzuführen ist. Wenn beide Transistoren dieses Paars leitend sind, existiert ein Stromweg von
der Versorgungsspannung nach Masse, der zu einem unerwünschten Leistungsverbrauch führt.
Eines der Grundkriterien zur Minimierung des Stromverbrauchs einer Schaltungsanordnung besteht
darin, daß kein Gleichstromweg von der Versorgungsspannung nach Masse existiert, wenn die Eingangssignale
nicht im Übergangszustand sind. Ein hierzu geeigneter Pegelumsetzer ist durch die US-PS 40 39 862 bekannt.
Diese Schaltung enthält zwei komplementäre
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Transistoren, von denen mindestens einer mit einer Sperrschaltung verbunden ist Die Transistoren sind mit
einer Versorgungsspannung verbunden, die größer als die Versorgungsspannung vorhergehender logischer
Schaltstufen ist, um die Umsetzung des Spannungspegels der digitalen Signale auf einen höheren Wert zu
ermöglichen. Wenn der logische Zustand eines digitalen
Eingangssignals derart ist, da<3 einer der Transistoren
leitend ist, so gewährleistet die Sperrschaltung, daß der andere Transistor gesperrt ist, nachdem der Übergangszustand
am Eingang beendet ist. Somit wird jeglicher Gleichstromweg zwischen der Versorgungsspannung
und Masse gesperrt, so daß zwischen den Eingangssignaländerungen praktisch kein Stromverbrauch auftritt.
Hier besteht jedoch der Nachteil, daß der eine der beiden
in Reihe geschalteten komplementären Transistoren, deren Verbindungspunkt ein auf hohem Potential
liegender Ausgangsanschluß ist, bei leitendem anderen Transistor an der vollen Betriebsspannung liegt und somit
relativ groß sein muß.
Es ist Aufgabe der Erfindung, einen Pegelumsetzer
anzugeben, der den Einsatz von Transistoren relativ geringer Durchbruchspannung und damit den Aufbau vergleichsweise
kleiner integrierter Schaltungen ermöglicht
Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst Vorteilhafte Weiterbildungen sind
Gegenstand der Unteransprüche.
Die gemäß der Erfindung vorgesehene Entkopplungsschaltung erfüllt zwei Aufgaben: Zum einen verbindet
sie den leitenden zweiten Transistor mit dem Schaltungsausgang, wenn dort der Logikzustand 0 zu
erzeugen ist zum anderen trennt sie ihn beim Logikzustand 1 vom Schaltungsausgang ab, so daß er dann nicht
der hohen Ausgangsspannung ausgesetzt ist und somit eine kleine Durchbruchspannung haben darf.
Die Erfindung wird insbesondere in ihrem Verhältnis
zum Stand der Technik im folgenden anhand eines Ausführungsbeispiels unter Bezugnahme auf die Figuren
beschrieben. Es zeigt
F i g. 1 eine Schaltungsanordnung zur Pegelumsetzung
nach dem Stand der Technik,
F i g. 2 eine Schaltungsanordnung nach der Erfindung
und
F i g. 3 ein Zeitdiagramm zur Darstellung der Spannungsänderungen an verschiedenen Punkten der Schaltung
nach F i g. 2 während Eingangssignaländerungen.
In F i g. 1 ist ein Beispiel einer bekannten Schaltungsanordnung zur digitalen Pegelumsetzung dargestellt.
Diese Schaltungsanordnung ist insgesamt mit 10 bezeichnet. Sie enthält einen ersten Inverter 12, der einen
p-Kanal-MOS-Transistor 14 und einen n-Kanal-MOS-Transistor
16 enthält, die ein komplementäres CMOS· Paar bilden. Die Source-Elektrode des p-Kanal-Transistors
14 ist mit einer ersten Versorgungsspannung V«- verbunden, während die Source-Elektrode des n-Kanal-Transistors
16 mit Masse verbunden ist. Die Drain-Elektroden der Transistoren 14 und 16 sind mit einem Ausgang
18 verbunden. Bei diesem Beispiel hat die Versorgungsspannung Vcc einen Wert von 5 V.
Digitale Eingangssignale werden einem Eingang 20 zugeführt, der mit den Gate-Elektroden der Transistoren
14 und 16 verbunden ist. Wenn der Spannungspegel der digitalen Eingangssignale am Eingang 20 hoch ist
(typisch 5 V, entsprechend einem logischen OBEN-Zustand), so wird der n-Kar.al-Transistor 16 leitend gesteuert
und zieht den Ausgang 18 auf Massepotential, was einem logischen UNTEN-Zustand entspricht. Auf diese
Weise wird das Eingangssignal invertiert Wenn die Versorgungsspannung Vcc und der Spannungspegel des logischen
OBEN-Zustands beide 5 V betragen, so wird ein OBEN-Eingangssignal gleichfalls den p-Kanal-Transistör
14 sperren. Wenn der p-Kanal-Transistor 14 gesperrt und der n-Kanal-Transistor 16 leitend gesteuert
ist so existiert kein Gleichstromweg zwischen der Versorgungsspannung
Vcc und Masse, und es wird ein vernachlässigbarer
Stromverbrauch durch den Inverter 12
to verursacht Umgekehrt wird bei einem UNTEN-Eingangssignal (typisch 0 V) der p-Kanal-Transistor 14 leitend
gesteuert und der n-Kanal-Transistor 16 gesperrt wodurch der Ausgang 18 etwa auf den Pegel der Versorgungsspannung
Vcc gezogen wird und dann auf einem
logischen OBEN-Zustand liegt
Um den Spannungspegel der digitalen Signale am Eingang 20 zu verschieben, enthält die Schaltung 10
einen zweiten Inverter 22, der zwei p-Kunal- und n-Kanal-CMOS-Transistoren
24 und 26 enthält Der Inverter 22 invertiert nochmals die invertierten Signale des Ausgangs
18, so daß die digitalen Ausgang? ijnale sm Ausgang
28 der Schaltungsanordnung iö nicht gegenüber dem logischen Zustand der Eingangssignale am Eingang
20 invertiert sind. Der Inverter 22 ist mit einer zweiten Versorgungsspannung Vpp verbunden, die einen höheren
opänFriMgäpcgci λι5 uic opännüHg rcc "äi üTKi ijrpisch
bei 25 V liegt.
Ein digitales OBEN-Signal am Eingang 20 wird in ein
UNTEN-Signal am Ausgang 18 umgesetzt wodurch wiederum der p-Kanal-Transistor 24 des Inverters 22
leitend gesteuert wird und der Ausgang 28 etwa bis zu dem Pegel der zweiten Versorgungsspannung Vpp, also
auf etwa 25 V, gezogen wird. Auf diese Weise verschiebt die Schaltungsanordnung 10 den Pegel, der logischen
OBEN-SignaIevon5Vauf25V.
Wenn jedoch das digitale Eingangssignal am Eingang 20 den UNTEN-Zustand führt, so wird es in einem
OBEN-Signal am Ausgang 18 umgesetzt, wodurch der n-Kanal-Transistor 26 des Inverters 22 leitend gesteuert
wird und der Ausgang 28 auf Massepotential, also auf den UNTEN-Zustand gezogen wird. Da der Spannupgspegel
i.n OBEN-Zustand am Ausgang 18 etwa dem der Venäorgungsspannung V«. (5 V) entspricht, reicht er im
OBEN-Zustand nicht zur Sperrung des p-Kanai-Transistors 24 aus, der mit einer viel höheren Versorgungsspannang
Vpp von 25 V verbunden ist. Wenn der n-Kanal-Transistor
26 leitend gesteuert wird, so beträgt dann die Gatc-Source-Spannung des p-Kanal-Transistors 24
etwa —20 V. so daß die Schwellenspannung überschritten wird. Dadurch bleibt der Transistor 24 leitend, und
es existiert ein Stromweg von der Versorgungsspannung Vpp über den p-Kanal-Transistor 24 und den n-Kanal-Transistor
26 nach Mass·;. Deshalb wird zu viel Leistung
in c'ies em stationären Zustand verbraucht.
F i g. 2 zeigt nun ein Ausführungsbeispiel der Erfindung in Form einer Schaltungsanordnung zur He.jelumsetzung
digitaler Signale, die insgesamt mit 40 bezeichnet ist. Diese Schaltungsanordnung verbraucht im stationären
Zustand v-enig oder keine Gleichstromleistung. Sie kann beispielsweise als Schnittstelle zwischen
logischen Schaltungen geringerer Spannung und EPROMs verwendet werden und liefert dann die zur
Injektion von Elektronen in die hochliegentien Gate-Elektroden eines EPROMs erforderlichen hohen Spannungen
zur Programmierung. Dabei muß jedoch berücksichtigt werden, daß die Schaltungsanordnung nach
oer Eriindupg auch viele Anwendungen für logische Schallungen bietet, die zwei oder mehr Versorgungs-
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spannungen unterschiedlicher Spannungspegel nutzen. Ein weiterer Anwendungsfall ist beispielsweise bei solchen
Schaltungen gegeben, bei denen der Pegel der Eingangssignale geringer als die Versorgungsspannung des
Inverters ist.
Die in F i g. 2 dargestellte Schaltungsanordnung ist als Teil einer monolithisch integrierten Schaltung hergestellt.
Sie hat einen Inverter 42, der einen p-Kanal-Transistor 44 und einen n-Kanal-Transistor 46 als CMOS-Transistorpaar
enthält. Die Source-Elektrode des p-Kanal-Transistors 44 ist mit einer Versorgungsspannung
Kc(wiederum von 5 V) verbunden, während die Source-Elektrode
des n-Kanal-Transistors 46 mit Masse verbunden ist. Die Schaltungsanordnung 40 hat einen Eingang
48, der mit den Gate-Elektroden der CMOS-Transistoren 44 und 46 des Inverters 42 verbunden ist. Die
Drain-Elektroden der CMOS-Transistoren 44 und 46 sind mit einem Ausgang 50 verbunden, der wiederum
mi* dCfi Gate Elektrode" imines weiteren CNiOS-'J"'"1"15'-storpaars,
also eines zweiten Inverters 52, verbunden ist. Die CMOS-Transistoren des Inverters 52 sind ein p-Kanal-Transistor
54 und ein n-Kanal-Transistor 56, die gleichfalls mit der Versorgungsspannung Kv und Masse
verbunden sind. Die Verbindung am Ausgang 50 der CMOS-Transistoren 'M und 46 mit den Gate-Elektroden
der CMOS-Transistoren 54 und 56 ist mit A bezeichnet, während der Ausgang der Transistoren 54 und 56 mit B
bezeichnet ist.
Die in F i g. 2 gezeigte Schaltungsanordnung 40 enthält den Inverter 42. Dieser dient zur Vervollständigung
der Doppelinvertierung des logischen Zustandes der Eingangssignale am Eingang 48, so daß am Ausgang 68
derselbe logische Zustand «ie am Eingang auftritt. In der Praxis kann der Inverter auch in Schaltungen enthalten
sein, die der Pegelumsetzung vorgeordnet sind. Der Inverter 42 trägt also nicht zur Pegelumsetzung
selbst bei. wie aus der folgenden Beschreibung noch hervorgeht.
Die Schaltungsanordnung 40 enthält ferner eine Sperrschaltung 58, die den Spannungspegel logischer
OBEN-Eingangssignale auf einen höheren Wert umsetzt und bestimmte Transistoren sperrt, um Leistung
verbrauchende Stromwege zu beseitigen. Die Sperrschaltung 58 ist mit den Invertern 42 und 52 verbunden
und enthält zwei über Kreuz verbundene p-Kanal-Transistoren 60 und 62. Die Source-Elektrode eines jeden
p-Kanal-Transistors 60 und 62 ist mit einer zweiten Versorgtingsspannung
Vpp verbunden, die in diesem Beispiel
wiederum etwa 25 V beträgt. Der Ausgang des p-Kanal-Transistors 60 an seiner Drain-Elektrode ist
mit der Gate-Ele!.trode des mit ihm über Kreuz verbundenen p-Kanal-Transistors 62 andern Punkt Cverbunden.
Ähnlich ist der Ausgang des p-Kanal-Transistors 62 mit der Gate-Elektrode des p-Kanal-Transistors 60 am
Punkt D verbunden. Die Sperrschaltung 58 hat ferner einen n-Kanal-Entkopplungstransistor 64, der den Ausgang
des Inverters 42 am Punkt A mit der Gate-Elektrode des Transistors 60 und mit dem Ausgang des Transistors
62 am Punkt D verbindet Ähnlich verbindet ein rweiter n-Kanal-Entkopplungstransistor 66 den Ausgang
des Inverters 52 am Punkt B mit der Gate-Elektrode des Transistors 62 und mit dem Ausgang des Transistors
60 am Punkt C Die Gate-Elektroden der Entkopplungstransistoren
64 und ΊΪ6 sind mit der Versorgungsspannung V^ verbunden. .'Schließlich hat die Schaltungsanordnung
40 einen Ausgang 68 für die umgesetzten Ausgangssignale am Punkt C.
Zur Erläuterung der allgemeinen Arbeitsweise der Schaltungsanordnung 40 sei beispielsweise angenommen, daß ein logisches UNTEN-EingangFsignal am Eingang 48 des Inverters 42 ansteht. Ferner sei angenommen, daß logische UNTEN- und OBEN-Eingangssigna-Ic Spannungspegel von 0 bzw. 5 V führen. Entsprechend wird ein logisches UNTEN-Signal am Eingang 48 durch den Inverter 42 in ein logisches OBEN-Signal am Punkt A umgesetzt, da der p-Kanal-Transistor 44 leitend gesteuert und der n-Kanal-Transistor 46 gesperrt wird und
Zur Erläuterung der allgemeinen Arbeitsweise der Schaltungsanordnung 40 sei beispielsweise angenommen, daß ein logisches UNTEN-EingangFsignal am Eingang 48 des Inverters 42 ansteht. Ferner sei angenommen, daß logische UNTEN- und OBEN-Eingangssigna-Ic Spannungspegel von 0 bzw. 5 V führen. Entsprechend wird ein logisches UNTEN-Signal am Eingang 48 durch den Inverter 42 in ein logisches OBEN-Signal am Punkt A umgesetzt, da der p-Kanal-Transistor 44 leitend gesteuert und der n-Kanal-Transistor 46 gesperrt wird und
ίο der Schaltungspunkt A auf die Versorgungsspannung
Kv bzw. auf 5 V gezogen wird. Bei diesem OBEN-Pegel von 5 V am Punkt A ist der n-Kanal-Transistor 56 des
zweiten Inverters 52 leitend gesteuert, wodurch das Potential am Schaltungspunkt B auf Masse gezogen wird
und ein UNTEN-Zustand entsteht.
Bei leitend gesteuertem n-Kanal-Transistor 56 sollen die p-Kanal-Transistoren 54 und 60 (die den Transistor
56 mit der Versorgungsspannung Kv oder Vpp verbinden),
beiflp gesperrt sein, um jegliche Gleichstromverbindung
mit Masse zu vermeiden. Der p-Kanal-Transistor 54 des Inverters 52 wird gesperrt, da der Punkt A
ein Potential von 5 V und damit den logischen OBEN-Zustand führt, und die Gate-Source-Spannung Vcs des
Transistors 54 hat den Wert 0, da Kv gleichfalls 5 V beträgt.
Die Arbeitsweise der in Fig. 2 gezeigten Schaltung
ist derart, daß auch der p-Kanal-Transistor 60 gesperrt wird. V.'enn der Punkt B den logischen UNTEN-Zustand
von 0 V führt, so führt diesen Zustand auch der Punkt C, da der Entkopplungstransistor 66 leitend ist,
wenn die Versorgungsspannung Kv an seiner Gate-Elektrode liegt. (Ein digitales UNTEN-Signal am Ausgang
68 der Schaltungsanordnung 40 ist der gewünschte Ausgangszustand, wenn ein UNTEN-Signal am Eingang
48 ansteht.) Die Spannung von 0 V am Punkt Cwird auf die Gate-Elektrode des p-Kanal-Transistors 62 zurückgeführt,
wodurch dieser leitend gesteuert wird. Dadurch wird der Punkt D auf etwa die Versorgungsspannung
Vpp, d. h. auf 25 V, gezogen. Wenn die Gate-Elektrode des Transistors 60 mit dem Punkt D verbunden ist, so ist
der p-Kanal-Transistor 60 gesperrt, da die Gate-Source-Spannung Vgs den Wert Null hat. Auf diese Weise arbeitet
der Transistor 62 als Sperrschaltung, die den p-Kanal-Transistor 60 sperrt, wenn der komplementäre
n-Kanal-Transistor 56 leitend ist. Bei gesperrten p-Kanal-Transistoren 54 und 60 existiert kein Stromweg von
den Versorgungsspannungen V1x und Vpp zu dem leitenden
n-Kanal-Transistor 56, über den Leistung verbraucht werden könnte.
so Bei einem Potential von 5 V am Schaltungspunkt A und Verbindung der Gate-Elektrode des Entkop^iungstransistors
64 mit der Versorgungsspannung V« von 5 V hat die Gate-Source-Spannung Vgs des Transistors 64
einen Wert von etwa 0 V, wodurch der Transistor 64 gesperrt ist und den Schaltungspunkt A sowie die Inverter
42 und 52 gegenüber der hohen Spannung am Schalvungspunkt D entkoppelt Dies schützt den gesperrten
n-Kanal-Transistor 46 des Inverters 42, da die Spannung von 25 V den Durchbruchswert des Transistors 46 überschreiten
kann. Durch den Schutz mit dem Entkopplungstransistor 64 kann der Transistor 46 als n-Kanal-Transistor
mit geringerer Durchbruchsspannung gefertigt sein. Somit kann er kleiner sein, wodurch die Pakkungsdichte
der Schaltungsanordnung 40 auf einem monolithischen Schaltungsträger erhöht wird. Durch die
Entkopplung des Punktes A gegenüber der hohen Spannung wird auch ein Gleichstrompfad über den p-Kanal-Transistor
44 von der Versorgungsspannung Vn, zur
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Versorgungsspannung Vn-beseitigt.
Bei einem OBEN-Eingangssignal am Eingang 48 der Schaltungsanordnung 40 wird der n-Kanal-Transistor
46 des Inverters 42 leitend gesteuert und der p-Kanal-Transistor 44 gesperrt, wodurch das Signal am Eingang
48 auf den UNTEN-Zustancl am Schaltungspunkt A invertiert wird. Wenn der Punkt A ein Potential von 0 V
führt, :.st der n-Kanal-Transistor 56 des Inverters 52 gesperrt
und der p-Kanal-Transistor 54 leitend, so daß der Schaltungspunkt B auf die Versorgungsspannung K1-
oder den OBEN-Zustand gezogen wird.
Der UNTEN-Zustand am Schaltungspunkt A wird über den Transistor 64 auf den Punkt D übertragen,
wodurch der p-Kanal-Transistor 60 leitend gesteuert wird. In diesem Zustand werden der Punkt C und der
Ausgang 68 der Schaltungsanordnung 40 auf die Versorgungsspannung Vp1, von 25 V gezogen, so daß der
OBEN-Pegel von 5 V am Eingang 48 auf die gewünschten 25 V als OBEN-Pegel am Ausgang 68 verschoben
ist. Die hohe Spannung am Ausgang 68 sperrt den Entkopplungstransistor
66, da die Gate-Source-Spannung V(-,s nun negativ ist. Bei gesperrtem Entkopplungstransistor
66 wird der gesperrte n-Kanal-Transistor 56 gegen Durchbruch infolge der hohen Spannung am Punkt C
geschützt, und es wird auch ein Gleichstromweg von Vppzu Vtv verhindert. Die Spannung von 25 V am Punkt
C gewährleistet ferner, daß der p-Kanal-Transistor 62 gesperrt ist, so daß kein Gleichstrom von der Versorgungsspannung
Vpp über den p-Kanal-Transistor 62 zu den leitenden n-Kanal-Transistoren 64 und 46 fließen
kan'·. Somit sperrt der p-Kanal-Transistor 60 der Sperrschaltung 58 den p-Kanal-Transistor 62, wenn der n-Kanal-Transistor
46 des Inverters 42 leitend ist. Wie bei einem UNTEN-Eingangssignal wird also auch bei einem
OBEN-Eingangssignal praktisch kein Strom verbraucht.
Die Schaltungsanordnung 40 kann auf zwei verschiedene Arten betrieben werden. In der ersten Betriebsart
wird die Versorgungsspannung wie beschrieben auf 25 V gehalten. Bei einer anderen Betriebsart kann der
Spannungspegel der Versorgungsspannung Vpp auf
demselben Wert wie derjenige der Versorgungsspannung V«. (d. h. auf etwa 5 V) gehalten werden, während
sich der Logik-Zustand der digitalen Eingangssignal ändert. Wenn das digitale Eingangssignal einen stationären
Zustand erreicht hat, so kann die Spannung Vpp auf
den höheren Wert von 25 V angehoben werden. Dadurch, daß der Spannungspegel der Spannung Vpp auf
dem niedrigeren Wert gehalten wird, wird während einer Eingangssignaländerung der Stromverbrauch verringert
und die Arbeitsweise der Sperrschaltung 58 unterstützt, so daß ein Stromverbrauch allgemein nur
während der Eingangssignaländerungen auftritt
Die in der Schaltungsanordnung 40 verbrauchte Leistung kann abhängig von der gesamten Knotenkapazität
c, der Spannungsänderung ν und der mittleren Frequenz
/ der Spannungsänderungen geschätzt werden. Ihr Wert P ergibt sich zu P = 1/2 cv2f. Diese Leistung
wird bei der Umladung der internen Kapazitäten der Schaltungsanordnung verbraucht.
F i g. 3 zeigt die Spannungsänderungen abhängig von der Zeit an verschiedenen Punkten der Schaltungsanordnung
40, wenn ein digitales Eingangssignal am Punkt A vom UNTEN-Zustand zum OBEN-Zustand und danach
wieder zum UNTEN-Zustand geändert wird. Die Alisgangsspannung am Ausgang 68 (Punkt C) ist durch
den Verlauf V3 dargestellt Die zweite Versorgungsspannung Vpp ist gleich der Versorgungsspannung V1x
(5 V), um den Zusammenhang zwischen den Signalverläufen zu verdeutlichen.
Während eines Übergangs der Eingangssignale von einem logischen Zustand zum anderen befindet sich ein
Transistor eines jeden komplementären Paars im Sperrri
Vorgang, während der andere Transistor dieses Paars leitend wird. Beispielsweise wird während eines Übergangs
der Eingangssignale vom OBEN-Zustand zum UNTEN-Zustand der p-Kanal-Transistor 60 gesperrt
und der n-Kanal-Transistor 56 leitend gesteuert. Somit können die n-Kanal-Transistoren 56 und 66 erforderlich
sein, um den Strom, der über den p-Kanal-Transistor 60 geleitet wird, abzusenken. Entsprechend sind die n-Kanai-Transistoren
56 und 66 dieses Ausführungsbeispiels mit ausreichender Stromkapazität bemessen, um den
Strom des p-Kanal-Transistors 60 während eines Übergangs abzusenken, so daß der Punkt C schnell wegen
des Stroms durch den Transistor 56 auf Masse gezogen wird. Dies gewährleistet, daß der p-Kanal-Transistor 62
leitend wird, so daß der p-Kanal-Transistor 60 in beschriebener Weise gesperrt wird. Ähnlich sind die n-Kanal-Transistoren
46 und 64 so bemessen, daß sie den S'rom, der von dem p-Kanal-Transistor 62 während der
entgegensetzter Eingangssignaländerung erzeugt wird, abgesenkt wird, um zu gewährleisten, daß der Punkt D
so weit auf niedriges Potential gezogen wird, daß der p-Kanal-Transistor 60 leitend und der p-Kanal-Transistor
62 gesperrt wird.
Zusätzlich ist bei dem Ausführungsbeispiel der p-Kanal-Transistor
60 so bemesser., daß er einen etwas stärkeren Strom führen kann als der Transistor 62. Das
Ausgangssignal des p-Kanal-Transistors 60 am Ausgang 68 wird anderen Vorrichtungen zugeführt, so daß der
Transistor 60 die internen Kapazitäten dieser Vorrichtungen laden können muß. Der Transistor 62 andererseits
muß nur die internen Kapazitäten der Transistoren 44, 46 und 64 und die Gate-Kapazitäten der Transistoren
60,54 und 56 laden.
Die Gate-Elektroden der Entkoppiungstransistoren 64 und 66 sind mit der Versorgungsspannung Kr vorgespannt,
so daß jeder Transistor 64 und 66 eine entsprechende Durchbruchsspannung hat und die erforderliche
Entkopplung bewirkt
Es ist darauf hinzuweisen, daß andere Ausführungen der Erfindung in ihren verschiedenen Merkmalen mög-Hch
sind. Beispielsweise können n-Kanal-Transistoren anstelle der p-Kanal-Transistoren verwendet werden
und umgekehrt. Auch ist darauf hinzuweisen, daß bei der Schaltungsanordnung nach F i g. 2 unter Beibehaltung
der grundlegenden logischen Funktionen auch Schaltelemente weggelassen werden können. Beispielsweise
können der Entkopplungstr?insistor 66 und der komplementäre p-Kanal-Transistor 54 fehlen. Der Entkopplungstransistor
66 ist vorhanden, damit der It-Kanal-Transistor 56 etwas kleiner sein kann als es erforderlich
wäre, wenn er eine größere Durchbruchsspannung haben müßte. Der p-Kanal-Transistor 54 ist
schneller als der p-Kanal-Transistor 60 und so ausgeführt daß er den Ausgang 68 während eines niedrigen
Spannungsübergangs von 0 auf 5 V schnell hochzieht, bis die Sperrschaltung 58 den Ausgang sperrt und ihn
auf die vollen 25 V bringt Dies ermöglicht geringere Geschwindigkeitsanforderungen an diesen p-Kanal-Transistor
60, wodurch auch die Strombelastbarkeit verringert ist
Der p-Kanal-Transistor 60 der Sperrschaltung 58 und der n-Kanal-Transistor 56 des Inverters 52 bilden im
dargestellten Ausführungsbeispiel ein komplementäres Transistorpaar zur Umsetzung des Spannungspegels di-
OO
gitaler Eingangssignale. Die Sperrschaltung 58 sperrt
den ρ-Kanal-Transistor 60, wenn der n-Kanal-Transistor 56 leitend ist, damit ein direkter Stromweg nach
Masse verhindert wird. Es sind auch andere Ausführungsformen möglich, die dem jeweiligen Einsatzzweck 5 angepaßt sein können. Deshalb können alle vorstehend
beschriebenen Merkmale der Schaltungsanordnung
einzeln oder in beliebiger Zusammenfassung erfindungswesentlich sein.
den ρ-Kanal-Transistor 60, wenn der n-Kanal-Transistor 56 leitend ist, damit ein direkter Stromweg nach
Masse verhindert wird. Es sind auch andere Ausführungsformen möglich, die dem jeweiligen Einsatzzweck 5 angepaßt sein können. Deshalb können alle vorstehend
beschriebenen Merkmale der Schaltungsanordnung
einzeln oder in beliebiger Zusammenfassung erfindungswesentlich sein.
ίο
Hierzu 1 Blatt Zeichnungen
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20
25
30
40
45
50
55
60
65
Claims (7)
1. Schaltungsanordnung mit Versorgungsspannung zur Spannungspegelumsetzung digitaler Signale,
mit einem Schaltungseingang für die digitalen Signale, mit einem Schaltungsausgang für die umgesetzten
digitalen Signale, mit zwei in Reihe geschalteten komplementären Transistoren, die jeweils mit
dem Schaltungsausgang der Schaltungsanordnung gekoppelt sind, wobei der erste Transistor mit der
Versorgungsspannung verbunden ist und an seinem Ausgang digitale Signale mit einem durch die Versorgungsspannung
bestimmten Signalpegel abgibt und zur Verringerung der Gleichstromverlustleistung
der Transistoren eine Sperrschaltung zur Sperrung des ersten Transistors bei leitendem Zustand
des zweiten Transistors dient, dadurch gekennzeichnet, daß eine Entkopplungsschaltung
(66) zwischen dem Signalausgang (B) des zweiten Transist?»s (56) und dem Schaltungsausgang (68)
vorgesehen ist, die den zweiten Transistor (56) im leitenden Zustand mit dem Schaltungsausgang (68)
verbindet und ihn bei leitendem ersten Transistor (60) gegen Durchbruch schützt
2. Schaltungsanordnung nach Anspruch i, dadurch gekennzeichnet, daß die Eperrschaltung einen
dritten Transistor (62) enthält, dessen Signaleingang (C) mit dem Schaltungsausgang (68) und dessen Signalausgang
(D) mit dem Signaleingang des ersten Transistors (60) verbunden ist, so daß er diesen bei
leitenden. Zustand des zweiten Transistors (56) sperrt.
3. achiitungsanordnurg nach Anspruch 2, dadurch
gekennzeichnet, daß zw'-^hen dem Schaltungseingang {**'; und dem Signaleingang (A) des
ersten und des zv» ifrft Transistors (60,56) ein Inverter
(42) vorgesehen ist
4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche mit einer ersten und einer zweiten,
gegenüber der ersten höheren Versorgungsspannung, dadurch gekennzeichnet, daß ein Inverter
(52) aus zwei in Reihe geschalteten komplementären MOS-Transistoren (54, 56) mit dem Schaltungseingang
(48) und mit der ersten Versorgungsspannung (Kr) verbunden ist und daß zwei kreuzweise miteinander
verbundene Transistoren (60, 62) mit der zweiten Versorgungsspannung (Vpp) verbunden
sind, deren einer als der genannte erste Transistor (60) an seinem Signaleingang (D) mit dem Signaleingang
(A) des Inverters (52) und deren anderer (62) an seinem Signaleingang (C) mit dem Signalausgang (B)
des Inverters (52) gekoppelt ist, so daß der andere Transistor (62) den ersten Transistor (60) abhängig
von dem Signalzustand des Signalausgangs (B) des Inverters (52) sperren kann, und daß ein Entkopplungstransistor
(66) mit einem Transistor (56) des Inverters (52) und dem ersten Transistor (60) eine
Reihenschaltung bildet.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß ein zweiter Inverter (42)
vorgesehen ist, dessen Signalausgang mit dem Signaleingang ^4; des ersten Inverters (52) verbunden
ist.
6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der zweite Transistor
(42) ein komplementäres Paar MOS-Transistoren (46,44) enthält.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die beiden kreuzweise
miteinander verbundenen Transistoren (60, 62) p-Kanal-MOS-Transistoren
sind, wobei das Gate des ersten (60) mit dem Drain des anderen (62) und das
Drain des ersten (60) mit dem Gate des anderen Transistors (62) sowie die Sourcen beider Transistoren
(60, 62} mit der zweiten Versorgungsspannung (Vpp) verbunden sind, daß der Schaltungsausgang
(68) mit dem Drain des ersten Transistors (60) verbunden ist und daß ein zweiter Entkopplungstransistor
(64) einen Transistor (46) des zweiten Inverters (42) in Reihe mit dem anderen Transistor (62) schaltet
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