JPH0379121A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0379121A JPH0379121A JP1215077A JP21507789A JPH0379121A JP H0379121 A JPH0379121 A JP H0379121A JP 1215077 A JP1215077 A JP 1215077A JP 21507789 A JP21507789 A JP 21507789A JP H0379121 A JPH0379121 A JP H0379121A
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims description 118
- 230000015556 catabolic process Effects 0.000 claims description 39
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 17
- 238000006243 chemical reaction Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 230000003321 amplification Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路および複数の半導体集積回路
が混在する低電源電圧で動作する半導体集積回路（以下
ＬＳＩと略称する）を含み、そのＬＳＩが各種インタフ
ェースＬＳＩとインタフェース可能なシステム電源構成
の半導体集積回路および半導体集積回路装置に関する。
が混在する低電源電圧で動作する半導体集積回路（以下
ＬＳＩと略称する）を含み、そのＬＳＩが各種インタフ
ェースＬＳＩとインタフェース可能なシステム電源構成
の半導体集積回路および半導体集積回路装置に関する。
従来、あるＬＳＩをＴＴＬインタフェースとＥＣＬイン
タフェースの両方と同時にインタフェース可能とするた
めのシステム電源構成としては、日立評論ｖｏＱ７０．
Ｎａｌ ２． ｐ ８０ （１９８８年）のようなも
のがある。第１２図にその概略を示す。
タフェースの両方と同時にインタフェース可能とするた
めのシステム電源構成としては、日立評論ｖｏＱ７０．
Ｎａｌ ２． ｐ ８０ （１９８８年）のようなも
のがある。第１２図にその概略を示す。
１２０が、ＴＴＬ及びＥＣＬの両方と同時にインタフェ
ースできるＬＳＩである。ＴＴＬインタフェースＬＳＩ
１０には５Ｖ電源と接地電源が供給され、ＥＣＬイ
ンタフェースＬＳＩ １１には接地電源と−５，２■
電源と、エミッタフォロア部用に一２ｖ電源が供給され
る。ＬＳＩ １２０には、ＴＴＬインタフェース用に
、５Ｖ電源と接地電源が供給される。又、ＥＣＬインタ
フェース用に、接地電源と一２ｖ電源、更に−４Ｖ電源
か−５，２Ｖ電源が供給される。第１２図では−４Ｖ１
！源を供給している。ここで、−４Ｖを供給している理
由を説明する。ＬＳＩ １２０中の内部回路の耐圧が
５Ｖ以上あるならば、−５，２Ｖ電源に接続して良いが
、耐圧が４ｖ程度ならば。
ースできるＬＳＩである。ＴＴＬインタフェースＬＳＩ
１０には５Ｖ電源と接地電源が供給され、ＥＣＬイ
ンタフェースＬＳＩ １１には接地電源と−５，２■
電源と、エミッタフォロア部用に一２ｖ電源が供給され
る。ＬＳＩ １２０には、ＴＴＬインタフェース用に
、５Ｖ電源と接地電源が供給される。又、ＥＣＬインタ
フェース用に、接地電源と一２ｖ電源、更に−４Ｖ電源
か−５，２Ｖ電源が供給される。第１２図では−４Ｖ１
！源を供給している。ここで、−４Ｖを供給している理
由を説明する。ＬＳＩ １２０中の内部回路の耐圧が
５Ｖ以上あるならば、−５，２Ｖ電源に接続して良いが
、耐圧が４ｖ程度ならば。
−４Ｖ電源に接続し、接地電源と−４Ｖ電源にＬＳＩ
１２０の内部回路を接続して動作させるためである。
１２０の内部回路を接続して動作させるためである。
上記従来技術は、電源（正確には電源電位線）の数が、
接地電源も含めて、５個と多いため、電源布線が複雑で
システム価格が高くなる問題があった。又、ＬＳＩ
１２０には、最大９ｖの電位差が印加されるので、プロ
セスの微細化が進み。
接地電源も含めて、５個と多いため、電源布線が複雑で
システム価格が高くなる問題があった。又、ＬＳＩ
１２０には、最大９ｖの電位差が印加されるので、プロ
セスの微細化が進み。
デバイス耐圧が小さくなった場合には信頼度上問題とな
る可能性があった。
る可能性があった。
本発明の目的は、ＴＴＬインタフェースＬＳＩとＥＣＬ
インタフェースＬＳＩの両方と同時にインタフェースで
きるＬＳＩを含むＬＳＩシステム（又は半導体集積回路
装置）において、電源電位線の数を減らすことにある。
インタフェースＬＳＩの両方と同時にインタフェースで
きるＬＳＩを含むＬＳＩシステム（又は半導体集積回路
装置）において、電源電位線の数を減らすことにある。
本発明の他の目的は、少ない電源電位線の数で、あるＬ
ＳＩが、ＴＴＬインタフェースＬＳＩとＥＣＬインタフ
ェースＬＳＩの両方と同時にインタフェースできるシス
テム電源構成のＬＳＩを提供することにある。
ＳＩが、ＴＴＬインタフェースＬＳＩとＥＣＬインタフ
ェースＬＳＩの両方と同時にインタフェースできるシス
テム電源構成のＬＳＩを提供することにある。
本発明の他の目的は、ＴＴＬインタフェースＬＳＩとＥ
ＣＬインタフェースＬＳＩの両方と同時にインタフェー
スできるＬＳＩを含むＬＳＩシステムにおいて、そのＬ
ＳＩのデバイス耐圧を確保できるシステム電源構成のＬ
ＳＩシステムを提供することにある。
ＣＬインタフェースＬＳＩの両方と同時にインタフェー
スできるＬＳＩを含むＬＳＩシステムにおいて、そのＬ
ＳＩのデバイス耐圧を確保できるシステム電源構成のＬ
ＳＩシステムを提供することにある。
本発明の他の目的はデバイス耐圧が５Ｖ未満のデバイス
からなるＢｉＣＭＯＳＬ Ｓ ＩがＴＴＬインタフェー
スＬＳＩとＥＣＬインタフェースＬＳＩの両方と同時に
インタフェースできるＬＳＩシステムを提供するにある
。
からなるＢｉＣＭＯＳＬ Ｓ ＩがＴＴＬインタフェー
スＬＳＩとＥＣＬインタフェースＬＳＩの両方と同時に
インタフェースできるＬＳＩシステムを提供するにある
。
本発明の他の目的はデバイス耐圧が５Ｖ未満のデバイス
からなるＢｉ（、ＭＯＳプロセッサＬＳＩが混在するＴ
ＴＬインタフェースＬ、ＳＩとＥＣＬインタフェースＬ
ＳＩと同時にインタフェースできるデータ処理装置を提
供するにある。
からなるＢｉ（、ＭＯＳプロセッサＬＳＩが混在するＴ
ＴＬインタフェースＬ、ＳＩとＥＣＬインタフェースＬ
ＳＩと同時にインタフェースできるデータ処理装置を提
供するにある。
本発明の他の目的は以下の説明より明らかになるであろ
う。
う。
上記目的を達成するために、ＴＴＬインタフェースＬＳ
ＩとＥＣＬインタフェースＬＳＩの主電源を共用し、電
源電位線の数を減らしたものである。また、前記両方の
ＬＳＩとインタフェースするＬＳＩのデバイス耐圧が３
ｖ程度の場合には、ＴＴＬインタフェースＬＳＩの主電
源の１５Ｖ１とＥＣＬインタフェースＬＳＩのエミッタ
フォロア部の電源の１２ｖ１の差が３ｖであるので、そ
の電源の間に両方のＬＳＩとインタフェースするＬＳＩ
を挿入して、その電源を前記ＬＳＩの主電源とし、電源
電位線数の増加をなくしたものである。更に、この様に
することによって、前記ＬＳＩに３ＶＬか印加されない
様にして、ＬＳＩのデバイス耐圧を確保するようにした
ものである。
ＩとＥＣＬインタフェースＬＳＩの主電源を共用し、電
源電位線の数を減らしたものである。また、前記両方の
ＬＳＩとインタフェースするＬＳＩのデバイス耐圧が３
ｖ程度の場合には、ＴＴＬインタフェースＬＳＩの主電
源の１５Ｖ１とＥＣＬインタフェースＬＳＩのエミッタ
フォロア部の電源の１２ｖ１の差が３ｖであるので、そ
の電源の間に両方のＬＳＩとインタフェースするＬＳＩ
を挿入して、その電源を前記ＬＳＩの主電源とし、電源
電位線数の増加をなくしたものである。更に、この様に
することによって、前記ＬＳＩに３ＶＬか印加されない
様にして、ＬＳＩのデバイス耐圧を確保するようにした
ものである。
一方、ＴＴＬとＥＣＬの両方のＬＳＩとインタフェース
するＬＳＩのデバイス耐圧が４ｖ程度の場合には、ＴＴ
ＬインタフェースＬＳＩとＥＣＬインタフェースＬＳＩ
の共用化した主電源の一方から、４ｖの電位差を持つ電
源電位線を追加し、電源電位線数の増加を最少個数にし
たものである。
するＬＳＩのデバイス耐圧が４ｖ程度の場合には、ＴＴ
ＬインタフェースＬＳＩとＥＣＬインタフェースＬＳＩ
の共用化した主電源の一方から、４ｖの電位差を持つ電
源電位線を追加し、電源電位線数の増加を最少個数にし
たものである。
更に、この様にすることによって１両方のＬＳＩとイン
タフェースするＬＳＩに４ｖのみ印加されるようになり
、ＬＳＩのデバイス耐圧を確保するようにしたものであ
る。
タフェースするＬＳＩに４ｖのみ印加されるようになり
、ＬＳＩのデバイス耐圧を確保するようにしたものであ
る。
更に、両方のＬＳＩとインタフェースＬＳＩの入出力イ
ンタフェース回路には、混在するＴＴＬインタフェース
ＬＳＩの低電位側の電源電位線を接続し、かつ、混在す
るＥＣＬインタフェースＬＳＩの高電位側の電源電位線
を接続し、ＴＴＬインタフェースＬＳＩとも、ＥＣＬイ
ンタフェースＬＳＩともインタフェースできるようにし
たものである。
ンタフェース回路には、混在するＴＴＬインタフェース
ＬＳＩの低電位側の電源電位線を接続し、かつ、混在す
るＥＣＬインタフェースＬＳＩの高電位側の電源電位線
を接続し、ＴＴＬインタフェースＬＳＩとも、ＥＣＬイ
ンタフェースＬＳＩともインタフェースできるようにし
たものである。
ＴＴＬインタフェースＬＳＩとＥＣＬインタフェースＬ
ＳＩの主電源を共用化したため、従来、主電源として＋
５■、接地、−５，２Ｖの３種類の電源が必要であった
が、接地と−５．２Ｖの２種類に電源数を減らすことが
できる。又、ＥＣＬ回路のエミッタフォロア部の一２ｖ
の電源と前記−５，２Ｖの電位差が３．２ｖであるので
、−２ｖの電源と−５．２Ｖの電源を、デバイス耐圧が
小さく、かつ、ＥＣＬともＴＴＬともインタフェースす
るＬＳＩの主電源として用いる。これによって、電源数
を増やすことなく、かつデバイス耐圧を確保することが
できる。
ＳＩの主電源を共用化したため、従来、主電源として＋
５■、接地、−５，２Ｖの３種類の電源が必要であった
が、接地と−５．２Ｖの２種類に電源数を減らすことが
できる。又、ＥＣＬ回路のエミッタフォロア部の一２ｖ
の電源と前記−５，２Ｖの電位差が３．２ｖであるので
、−２ｖの電源と−５．２Ｖの電源を、デバイス耐圧が
小さく、かつ、ＥＣＬともＴＴＬともインタフェースす
るＬＳＩの主電源として用いる。これによって、電源数
を増やすことなく、かつデバイス耐圧を確保することが
できる。
一方、ＥＣＬともＴＴＬともインタフェースするＬＳＩ
のデバイス耐圧が４Ｖ程度の場合には、主電源の一方、
例えば接地電源から４ｖ低い一４Ｖの電源を１個だけ追
加し、その−４ｖの電源と接地電位を前記ＬＳＩの主電
源として用いる。それによって、電源数を最小個数だけ
増やし、かつ、デバイス耐圧を確保することができる。
のデバイス耐圧が４Ｖ程度の場合には、主電源の一方、
例えば接地電源から４ｖ低い一４Ｖの電源を１個だけ追
加し、その−４ｖの電源と接地電位を前記ＬＳＩの主電
源として用いる。それによって、電源数を最小個数だけ
増やし、かつ、デバイス耐圧を確保することができる。
また、ＥＣＬインタフェースレベルは、ＥＣＬインタフ
ェースＬＳＩの高電位側を基準に作成され、逆に、ＴＴ
Ｌインタフェースレベルは、ＴＴＬインタフェースＬＳ
Ｉの低電位側を基準に作成される。従って、ＴＴＬ及び
ＥＣＬの両方とインタフェースするＬＳＩの入出力イン
タフェース回路には、混在するＥＣＬインタフェースＬ
ＳＩの高電位側の電源電位線を接続し、かつ、混在する
ＴＴＬインタフェースＬＳＩの低電位側の電源電位線を
接続しておけば、両方のＬＳＩとインタフェースできる
。
ェースＬＳＩの高電位側を基準に作成され、逆に、ＴＴ
Ｌインタフェースレベルは、ＴＴＬインタフェースＬＳ
Ｉの低電位側を基準に作成される。従って、ＴＴＬ及び
ＥＣＬの両方とインタフェースするＬＳＩの入出力イン
タフェース回路には、混在するＥＣＬインタフェースＬ
ＳＩの高電位側の電源電位線を接続し、かつ、混在する
ＴＴＬインタフェースＬＳＩの低電位側の電源電位線を
接続しておけば、両方のＬＳＩとインタフェースできる
。
Ｃ実施例〕
以下１本発明の一実施例を図面を用いて詳細に説明する
。第１図はシステム電源構成を示したものである。汎用
のＴＴＬインタフェースＬＳ１１０と、汎用のＥＣＬイ
ンタフェースＬＳＩＩＩと、ＢｉＣＭＯＳＬ Ｓ Ｉ
１２がある。ＴＴＬインタフェースＬＳＩ １０に
は、電源電圧ｖＯの電源電位線と電源電圧ｖ２の電源電
位線が接続されている。電源電圧ＶＯ，Ｖ２の電源電位
線をそれぞれ電源ｖｏ、電源■２と称す。ＥＣＬインタ
フェースＬＳＩ １１４：は、電源ＶＯとｖ２の他ニ
ｖ１も供給する。電源ＶＯ，Ｖ２．Ｖｌの電位は例えば
、各々、接地電位、−５．２Ｖ（あるいは−５Ｖ）、−
２Ｖである。ココテ、ＶＯとｖ２はＴＴＬインタフェー
スＬＳＩ １０とＥＣＬインタフェースＬＳＩ １
１の主電源とし、共用化しており、■１はＥＣＬ回路の
エミッタフォロア部に用いる。
。第１図はシステム電源構成を示したものである。汎用
のＴＴＬインタフェースＬＳ１１０と、汎用のＥＣＬイ
ンタフェースＬＳＩＩＩと、ＢｉＣＭＯＳＬ Ｓ Ｉ
１２がある。ＴＴＬインタフェースＬＳＩ １０に
は、電源電圧ｖＯの電源電位線と電源電圧ｖ２の電源電
位線が接続されている。電源電圧ＶＯ，Ｖ２の電源電位
線をそれぞれ電源ｖｏ、電源■２と称す。ＥＣＬインタ
フェースＬＳＩ １１４：は、電源ＶＯとｖ２の他ニ
ｖ１も供給する。電源ＶＯ，Ｖ２．Ｖｌの電位は例えば
、各々、接地電位、−５．２Ｖ（あるいは−５Ｖ）、−
２Ｖである。ココテ、ＶＯとｖ２はＴＴＬインタフェー
スＬＳＩ １０とＥＣＬインタフェースＬＳＩ １
１の主電源とし、共用化しており、■１はＥＣＬ回路の
エミッタフォロア部に用いる。
微細化技術ＢｉＣＭＯＳＬ Ｓ Ｉ １２は、デバイ
ス耐圧の点などから、５Ｖ未満の電源電位差間で使用し
たいが、ここでは、ＭＯＳのソースとドレイン間の耐圧
として３Ｖ程度の場合を考える。電源ｖ１とｖ２の電位
差は３．２ｖあるいは３ｖであるノテ、電源ｖ１とｖ２
をＢｉＣＭＯＳＬ Ｓ Ｉ ｌ ２の主電源として供
給する。ここでＢｉＣＭＯＳＬ Ｓ １１２は、ＴＴＬ
イン’ｉフｘ−ＸＬＳＩ １０とも、ＥＣＬインタフ
ェースＬＳ１１１ともインタフェースできるように、電
源ｖＯにも接続する。
ス耐圧の点などから、５Ｖ未満の電源電位差間で使用し
たいが、ここでは、ＭＯＳのソースとドレイン間の耐圧
として３Ｖ程度の場合を考える。電源ｖ１とｖ２の電位
差は３．２ｖあるいは３ｖであるノテ、電源ｖ１とｖ２
をＢｉＣＭＯＳＬ Ｓ Ｉ ｌ ２の主電源として供
給する。ここでＢｉＣＭＯＳＬ Ｓ １１２は、ＴＴＬ
イン’ｉフｘ−ＸＬＳＩ １０とも、ＥＣＬインタフ
ェースＬＳ１１１ともインタフェースできるように、電
源ｖＯにも接続する。
次に、第２図を用いて、ＢｉＣＭＯＳＬ Ｓ Ｉ １
２内部の電源構成を説明する。ＢｉＣＭＯＳＬ Ｓ Ｉ
１２は、内部回路２０．ＴＴＬインタフェース入力回
路２、ＴＴＬインタフェース出力回路２２゜ＥＣＬイン
タフェース入力回路２３、及びＥＣＬインタフェース出
力回路２４から成っている。内部回路２０が、ＣＭＯ８
系の回路の場合には、図示したように電源ｖ１とｖ２を
供給する。ＥＣＬ系の回路の場合には、更に電源ｖＯも
供給し、ｖｌはエミッタフォロア部の電源として用いる
。
２内部の電源構成を説明する。ＢｉＣＭＯＳＬ Ｓ Ｉ
１２は、内部回路２０．ＴＴＬインタフェース入力回
路２、ＴＴＬインタフェース出力回路２２゜ＥＣＬイン
タフェース入力回路２３、及びＥＣＬインタフェース出
力回路２４から成っている。内部回路２０が、ＣＭＯ８
系の回路の場合には、図示したように電源ｖ１とｖ２を
供給する。ＥＣＬ系の回路の場合には、更に電源ｖＯも
供給し、ｖｌはエミッタフォロア部の電源として用いる
。
各インタフェース入出力回路２１，２２，２３゜２４に
は、電源ＶＯ，Ｖｌ、Ｖ２を供給する。
は、電源ＶＯ，Ｖｌ、Ｖ２を供給する。
次に、各種インタフェースと問題なくインタフェースで
きる入出力回路の具体例について説明する。
きる入出力回路の具体例について説明する。
第３図は、ＢｉＣＭＯＳＬ Ｓ Ｉ １２が、ＴＴＬ
インタフェースＬＳＩ １０とインタフェースし、Ｔ
ＴＬインタフェースＬＳＩ １０の出力を受ける場合
である。ＴＴＬインタフェースＬＳＩＩＯの出力回路３
０の出力３１が、入力保護素子である抵抗３２、ダイオ
ード３３．３４を介して、ＰＭＯＳ ３５とＮＭＯＳ
３６から成るＢｉＣＭＯＳＬＳ１１２のＴＴＬインタフ
ェース入力回路２１に入力されている。ＴＴＬインタフ
ェースＬＳＩ １０の出力回路３０には、電源ｖＯと
ｖ２を供給し、ＢｉＣＭＯＳＬ Ｓ Ｉ １２の入力
回路２１には電源ｖ１とｖ２を供給し、保護ダイオード
３３．３４には電源ｖＯとｖ２を供給している。ここで
、ダイオード３３のカソードを通常の入力回路部と同様
に、ＰＭＯ８３５のソースと同電位のｖｌに接続すると
、出力回路の出力電位がｖＯの時に、ダイオード３３が
順バイアスされ、過大電流が流れ、破壊する恐れがある
。そのため、ダイオード３３のカソードは最も電位の高
いｖｏに接続している。
インタフェースＬＳＩ １０とインタフェースし、Ｔ
ＴＬインタフェースＬＳＩ １０の出力を受ける場合
である。ＴＴＬインタフェースＬＳＩＩＯの出力回路３
０の出力３１が、入力保護素子である抵抗３２、ダイオ
ード３３．３４を介して、ＰＭＯＳ ３５とＮＭＯＳ
３６から成るＢｉＣＭＯＳＬＳ１１２のＴＴＬインタフ
ェース入力回路２１に入力されている。ＴＴＬインタフ
ェースＬＳＩ １０の出力回路３０には、電源ｖＯと
ｖ２を供給し、ＢｉＣＭＯＳＬ Ｓ Ｉ １２の入力
回路２１には電源ｖ１とｖ２を供給し、保護ダイオード
３３．３４には電源ｖＯとｖ２を供給している。ここで
、ダイオード３３のカソードを通常の入力回路部と同様
に、ＰＭＯ８３５のソースと同電位のｖｌに接続すると
、出力回路の出力電位がｖＯの時に、ダイオード３３が
順バイアスされ、過大電流が流れ、破壊する恐れがある
。そのため、ダイオード３３のカソードは最も電位の高
いｖｏに接続している。
逆に、ＢｉＣＭＯＳＬ Ｓ Ｉ １２の出力が、ＴＴ
ＬインタフェースＬＳＩ １０の入力回路に入力され
る場合は、特に問題ないので説明を省略する。
ＬインタフェースＬＳＩ １０の入力回路に入力され
る場合は、特に問題ないので説明を省略する。
第４図は、ＢｉＣＭＯＳＬ Ｓ Ｉ １２が、ＴＴＬ
インタフェースＬＳＩ １０とインタフェースし、両
者の３ステ一ト出力回路の出力が接続されている場合で
ある。ＴＴＬインタフェースＬＳＩｌ０の３ステ一ト出
力回路４０の出力４６が、ＢｉＣＭＯＳＬＳＩ １２
中のＰＭＯＳ４１，４４とＮＭＯ８４２，４３から成る
ＴＴＬインタフェース３ステート出力回路２２の出力４
７と接続されている。
インタフェースＬＳＩ １０とインタフェースし、両
者の３ステ一ト出力回路の出力が接続されている場合で
ある。ＴＴＬインタフェースＬＳＩｌ０の３ステ一ト出
力回路４０の出力４６が、ＢｉＣＭＯＳＬＳＩ １２
中のＰＭＯＳ４１，４４とＮＭＯ８４２，４３から成る
ＴＴＬインタフェース３ステート出力回路２２の出力４
７と接続されている。
ＴＴＬインタフｘ−ＸＬＳＩ １０＋７）３Ｘテ一ト
出力回路４０には、電源ｖＯとｖ２を供給し、ＢｉＣＭ
ＯＳＬ Ｓ Ｉ １２の３ステ一ト回路２２には。
出力回路４０には、電源ｖＯとｖ２を供給し、ＢｉＣＭ
ＯＳＬ Ｓ Ｉ １２の３ステ一ト回路２２には。
電源ｖ１とｖ２を供給し、又、ＰＭＯ３４１（７）Ｎウ
ェル電位はｖＯにしている。次に動作を説明する。ＴＴ
ＬインタフェースＬＳＩ １０中の３ステ一ト回路４
ｏは通常の回路であるので説明を省略する。
ェル電位はｖＯにしている。次に動作を説明する。ＴＴ
ＬインタフェースＬＳＩ １０中の３ステ一ト回路４
ｏは通常の回路であるので説明を省略する。
表 １
ＢｉＣＭＯＳＬ Ｓ Ｉ １２中の３ステ一ト出力回
路２２の動作を表１に示す。入力４８の電位がｖｌ（Ｈ
レベル）で、入力４９の電位がＶ２ （Ｌレベル）の時
には、ＰＭＯ８４１がオフで、ＮＭＯＳ４２．４３もオ
フのため、出力４７はＨｉ −Ｚ（ハイ インピーダン
ス）状態となる。この時、ＴＴＬインタフェースＬＳＩ
１ｏの３ステ一ト出力回路４０がＨレベルを出力する
と、即ち、出力４６の電位がｖＯになルト、ＮＭＯ８４
２と４３の両端にＩＶＯ−Ｖ２＋の電位差がかかる。
路２２の動作を表１に示す。入力４８の電位がｖｌ（Ｈ
レベル）で、入力４９の電位がＶ２ （Ｌレベル）の時
には、ＰＭＯ８４１がオフで、ＮＭＯＳ４２．４３もオ
フのため、出力４７はＨｉ −Ｚ（ハイ インピーダン
ス）状態となる。この時、ＴＴＬインタフェースＬＳＩ
１ｏの３ステ一ト出力回路４０がＨレベルを出力する
と、即ち、出力４６の電位がｖＯになルト、ＮＭＯ８４
２と４３の両端にＩＶＯ−Ｖ２＋の電位差がかかる。
この電位差は約５■であり、ＭＯ５Ｉケのデバイス耐圧
を越えるため、ＮＭＯＳ ４２と４３の２ケを挿入して
デバイス耐圧を確保するようにしている。つまり、その
時、接点５０の電位はＰＭＯＳ４４を介してｖｌに固定
されており、ＮＭＯ８Ｉケに印加される電位を分配し、
デバイス耐圧を確保している。
を越えるため、ＮＭＯＳ ４２と４３の２ケを挿入して
デバイス耐圧を確保するようにしている。つまり、その
時、接点５０の電位はＰＭＯＳ４４を介してｖｌに固定
されており、ＮＭＯ８Ｉケに印加される電位を分配し、
デバイス耐圧を確保している。
又、３ステ一ト回路２２の出力４７がＨｉ−Ｚ状態の時
に、出力４６の電位がｖＯになると、ＰＭＯ８４１（７
）両端にＩＶＯ−Ｖｌｌ（７）電位差２ｖがかかる。従
って、ＰＭＯ３４１のＮウェルの電位を通常の様に、Ｐ
ＭＯ８４１のソースに接続しておくとＰＭＯ８４１の寄
生ダイオード５１が順バイアスされ、過大電流が流れ、
素子が破壊する恐れがある。そのため、ＰＭＯ８４１の
Ｎウェルは電位ｖＯにしている。
に、出力４６の電位がｖＯになると、ＰＭＯ８４１（７
）両端にＩＶＯ−Ｖｌｌ（７）電位差２ｖがかかる。従
って、ＰＭＯ３４１のＮウェルの電位を通常の様に、Ｐ
ＭＯ８４１のソースに接続しておくとＰＭＯ８４１の寄
生ダイオード５１が順バイアスされ、過大電流が流れ、
素子が破壊する恐れがある。そのため、ＰＭＯ８４１の
Ｎウェルは電位ｖＯにしている。
入力４８の電位がＶ２ （Ｌレベル）で、入力４９の電
位もＶ２ （ＬＬ／ベル）ノ時は、ＰＭＯ３４１がオン
ニなり、ＮＭＯ８４２，４３はオフニなるので、出力４
７のレベルはＶｌ（Ｈレベル）になる。逆に入力４８と
４９の電位がＶｌ（Ｈしベル）の時に、ＰＭＯ８４１が
オフになり、ＮＭＯ５４２，４３がオンになるので出力
４７のレベルはＶ２ （Ｌレベル）になる。
位もＶ２ （ＬＬ／ベル）ノ時は、ＰＭＯ３４１がオン
ニなり、ＮＭＯ８４２，４３はオフニなるので、出力４
７のレベルはＶｌ（Ｈレベル）になる。逆に入力４８と
４９の電位がＶｌ（Ｈしベル）の時に、ＰＭＯ８４１が
オフになり、ＮＭＯ５４２，４３がオンになるので出力
４７のレベルはＶ２ （Ｌレベル）になる。
第５図は、ＢｉＣＭＯＳＬ Ｓ Ｉ １２が、ＥＣＬ
インタフェースＬＳＩ １１とインタフェースし、Ｅ
ＣＬインタフェースＬＳＩ １１の出力を受ける場合
である。ＥＣＬインタフェースＬＳＩＩＩの出力回路５
７の出力５２が、レベルシフト回路５３、差動回路５４
．レベルシフト回路５５、及びＣＭＯ８のレベル増幅回
路５６から成るＢｉＣＭＯＳＬＳＩ １２のＥＣＬイ
ンタフェース入力回路２３に入力されている。ＥＣＬイ
ンタフェースＬＳＩ １１の出力回路には、電源■０
と■２を供給し、エミッタフォロア部にｖｌを供給して
いる。Ｂｉ２ＷＯ６Ｌ Ｓ Ｉ １２の入力回路２３
には、電源ｖ１とｖ２を供給し、初段のレベルシフト回
路５３には電源ｖｏも供給している。
インタフェースＬＳＩ １１とインタフェースし、Ｅ
ＣＬインタフェースＬＳＩ １１の出力を受ける場合
である。ＥＣＬインタフェースＬＳＩＩＩの出力回路５
７の出力５２が、レベルシフト回路５３、差動回路５４
．レベルシフト回路５５、及びＣＭＯ８のレベル増幅回
路５６から成るＢｉＣＭＯＳＬＳＩ １２のＥＣＬイ
ンタフェース入力回路２３に入力されている。ＥＣＬイ
ンタフェースＬＳＩ １１の出力回路には、電源■０
と■２を供給し、エミッタフォロア部にｖｌを供給して
いる。Ｂｉ２ＷＯ６Ｌ Ｓ Ｉ １２の入力回路２３
には、電源ｖ１とｖ２を供給し、初段のレベルシフト回
路５３には電源ｖｏも供給している。
次に動作について説明する。ｖＯとｖｌは２ｖの電位差
があるので、ＥＣＬ出力回路の出力５２のレベルをレベ
ルシフト回路５３で２ＶＢＥ降下させてから、差動回路
５４．レベルシフト回路５５゜レベル増幅回路５６から
成るＥＣＬ−＋ＭＯＳレベル変換回路を通してＩＶＩ−
Ｖ２１のレベル振幅を持つＭＯＳレベル出力５８を生成
している。
があるので、ＥＣＬ出力回路の出力５２のレベルをレベ
ルシフト回路５３で２ＶＢＥ降下させてから、差動回路
５４．レベルシフト回路５５゜レベル増幅回路５６から
成るＥＣＬ−＋ＭＯＳレベル変換回路を通してＩＶＩ−
Ｖ２１のレベル振幅を持つＭＯＳレベル出力５８を生成
している。
第６図は、ＢｉＣＭＯＳＬ Ｓ Ｉ １２が、ＥＣＬ
インタフェースＬＳＩ １１とインタフェースし、Ｅ
ＣＬインタフェースＬＳＩ １１に出力する場合であ
る。ＣＭＯＳインバータ６０．ＮＭＯ８６３とバイポー
ラトランジスタ６４から成るＭＯ５→ＥＣＬレベル変換
回路６１及びエミッタフォロア６２から構成されるＥＣ
Ｌインタフェース出力回路２４の出力６５が、バイポー
ラトランジスタの差動回路６６で構成されるＥＣＬ入力
回路の初段に入力されている。ＥＣＬインタフェースＬ
ＳＩ １１の入力回路には、電源ｖＯとｖ２を供給し
、エミッタフォロア部にｖｌを供給している。ＢｉＣＭ
ＯＳ Ｌ Ｓ Ｉ １２の出力回路２４には、電源
ｖ１とｖ２を供給し、ＥＣＬレベルに合わせるために、
電源ｖＯも供給している。
インタフェースＬＳＩ １１とインタフェースし、Ｅ
ＣＬインタフェースＬＳＩ １１に出力する場合であ
る。ＣＭＯＳインバータ６０．ＮＭＯ８６３とバイポー
ラトランジスタ６４から成るＭＯ５→ＥＣＬレベル変換
回路６１及びエミッタフォロア６２から構成されるＥＣ
Ｌインタフェース出力回路２４の出力６５が、バイポー
ラトランジスタの差動回路６６で構成されるＥＣＬ入力
回路の初段に入力されている。ＥＣＬインタフェースＬ
ＳＩ １１の入力回路には、電源ｖＯとｖ２を供給し
、エミッタフォロア部にｖｌを供給している。ＢｉＣＭ
ＯＳ Ｌ Ｓ Ｉ １２の出力回路２４には、電源
ｖ１とｖ２を供給し、ＥＣＬレベルに合わせるために、
電源ｖＯも供給している。
次に動作について説明する。ＣＭＯＳインバータ６０の
出力レベルがｖｌの時は、差動回路６１のＮＭＯ８６３
がオンし、バイポーラ６４がオフして、出力６５はＨレ
ベルになる。逆に、ＣＭＯＳインバータ６０の出力レベ
ルがｖ２の時は、差動回路６１のＮＭＯＳ ６３がオフ
し、バイポーラ６４がオンして、出力６５はＬレベルに
なる。
出力レベルがｖｌの時は、差動回路６１のＮＭＯ８６３
がオンし、バイポーラ６４がオフして、出力６５はＨレ
ベルになる。逆に、ＣＭＯＳインバータ６０の出力レベ
ルがｖ２の時は、差動回路６１のＮＭＯＳ ６３がオフ
し、バイポーラ６４がオンして、出力６５はＬレベルに
なる。
本実施例によれば、ＴＴＬインタフェースＬＳＩとＥＣ
ＬインタフェースＬＳＩの主電源を共用し。
ＬインタフェースＬＳＩの主電源を共用し。
ＥＣＬインタフェースＬＳＩのエミッタフォロア用の電
源と主電源の一方の間に、ＢｉＣＭＯＳＬ Ｓ Ｉを挿
入し、Ｂｉ２ＷＯ６Ｌ Ｓ Ｉの主電源として用いたた
め、電源の数を３ケ（接地電位含む）と少なくでき、か
つＢｉＣＭＯＳ Ｌ Ｓ ＩのＣＭＯ８系内部回路に
は約３ＶＬか、印加されないようにしたため。
源と主電源の一方の間に、ＢｉＣＭＯＳＬ Ｓ Ｉを挿
入し、Ｂｉ２ＷＯ６Ｌ Ｓ Ｉの主電源として用いたた
め、電源の数を３ケ（接地電位含む）と少なくでき、か
つＢｉＣＭＯＳ Ｌ Ｓ ＩのＣＭＯ８系内部回路に
は約３ＶＬか、印加されないようにしたため。
デバイス耐圧も確保できた。更に、ＢｉＣＭＯＳＬＳＩ
はＴＴＬインタフェースＬＳＩやＥＣＬインタフェース
ＬＳＩともインタフェースできるので汎用的ＬＳＩを
構成することができる。
はＴＴＬインタフェースＬＳＩやＥＣＬインタフェース
ＬＳＩともインタフェースできるので汎用的ＬＳＩを
構成することができる。
次に、本発明の他の実施例を説明する。第７図はシステ
ム電源構成を示したものである。第１図の例では、Ｂｉ
２ＷＯ６Ｌ Ｓ Ｉ １’ ２のデバイス耐圧として
３Ｖ程度の場合を考えたが、ここでは４Ｖ程度の場合を
考える。汎用のＴＴＬインタフェースＬＳＩ １０と
汎用のＥＣＬインタフェースＬＳＩ １１とＢｉＣＭ
ＯＳＬ Ｓ Ｉ ７０がある。第１図と同じ＜、ＴＴ
ＬインタフェースＬＳＩｌ０には、電源ｖＯとｖ２を供
給し、ＥＣＬインタフｘ−Ｘ ＬＳＩ ＩＩには、
電源ＶＯとｖ２の他にｖｌを供給する。電源ＶＯ，Ｖ２
．Ｖｌの電位は例えば、各々、接地電位、−５，２Ｖ（
あるいは−５Ｖ） 、−２Ｖである。ここで、ｖＯとｖ
２はＴＴＬインタフェースＬＳＩ １０とＥＣＬイン
タフェースＬＳＩ １１の主電源とし、共用化してお
り、ＶｌはＥＣＬ回路のエミッタフォロア部に用いてい
るのも第１図と同様である。
ム電源構成を示したものである。第１図の例では、Ｂｉ
２ＷＯ６Ｌ Ｓ Ｉ １’ ２のデバイス耐圧として
３Ｖ程度の場合を考えたが、ここでは４Ｖ程度の場合を
考える。汎用のＴＴＬインタフェースＬＳＩ １０と
汎用のＥＣＬインタフェースＬＳＩ １１とＢｉＣＭ
ＯＳＬ Ｓ Ｉ ７０がある。第１図と同じ＜、ＴＴ
ＬインタフェースＬＳＩｌ０には、電源ｖＯとｖ２を供
給し、ＥＣＬインタフｘ−Ｘ ＬＳＩ ＩＩには、
電源ＶＯとｖ２の他にｖｌを供給する。電源ＶＯ，Ｖ２
．Ｖｌの電位は例えば、各々、接地電位、−５，２Ｖ（
あるいは−５Ｖ） 、−２Ｖである。ここで、ｖＯとｖ
２はＴＴＬインタフェースＬＳＩ １０とＥＣＬイン
タフェースＬＳＩ １１の主電源とし、共用化してお
り、ＶｌはＥＣＬ回路のエミッタフォロア部に用いてい
るのも第１図と同様である。
Ｂｉ２ＷＯ６Ｌ Ｓ Ｉ ７０には、ＥＣＬインタフ
ェース用の電源ＶＯ，ＴＴＬインタフェース用の電源Ｖ
２．ＥＣＬ回路のエミッタフォロア用の電源ｖ１、更に
内部回路用に電源ｖ３を供給する。電源ｖ３の電位は例
えば−４ｖである。
ェース用の電源ＶＯ，ＴＴＬインタフェース用の電源Ｖ
２．ＥＣＬ回路のエミッタフォロア用の電源ｖ１、更に
内部回路用に電源ｖ３を供給する。電源ｖ３の電位は例
えば−４ｖである。
次に、第８図を用いて、ＢｉＣＭＯＳ Ｌ Ｓ Ｉ
７０内部の電源構成を説明する。ＢｉＣＭＯＳＬ Ｓ
Ｉ ７０は、内部回路８０．ＴＴＬインタフェース入
力回路８、ＴＴＬインタフェース出力回路８２゜ＥＣＬ
インタフェース入力回路８３、及びＥＣＬインタフェー
ス出力回路８４から成っている。内部回路８０が、ＣＭ
Ｏ８系の回路の場合には、図示したように、電源ｖＯと
ｖ３を供給し、４Ｖの電位差間で動作させる。ＥＣＬ系
の回路の場合には、更に電源ｖ１も供給し、ｖｌはエミ
ッタフォロア部の電源として用いる。ＥＣＬインタフェ
ース入出力回路８３．８４には、電源ｖｏ、ｖｉ及びｖ
３を供給する。又、ＴＴＬインタフェース入出力回路８
１，８２４．−は、電源ＶＯ，Ｖ２．Ｖ３を供給する。
７０内部の電源構成を説明する。ＢｉＣＭＯＳＬ Ｓ
Ｉ ７０は、内部回路８０．ＴＴＬインタフェース入
力回路８、ＴＴＬインタフェース出力回路８２゜ＥＣＬ
インタフェース入力回路８３、及びＥＣＬインタフェー
ス出力回路８４から成っている。内部回路８０が、ＣＭ
Ｏ８系の回路の場合には、図示したように、電源ｖＯと
ｖ３を供給し、４Ｖの電位差間で動作させる。ＥＣＬ系
の回路の場合には、更に電源ｖ１も供給し、ｖｌはエミ
ッタフォロア部の電源として用いる。ＥＣＬインタフェ
ース入出力回路８３．８４には、電源ｖｏ、ｖｉ及びｖ
３を供給する。又、ＴＴＬインタフェース入出力回路８
１，８２４．−は、電源ＶＯ，Ｖ２．Ｖ３を供給する。
次に、各種インタフェースと問題なくインタフェースで
きる入出力回路の具体例について説明する。
きる入出力回路の具体例について説明する。
まず、ＥＣＬインタフェースについては、通常の回路技
術でインタフェースできるので説明を省略する。
術でインタフェースできるので説明を省略する。
次にＴＴＬインタフェースの場合を考える。
ＢｉＣＭＯＳＬ Ｓ Ｉ ７０（７）Ｐ基板を電源ｖ
３に接続する場合とｖ２に接続する場合の２通りが考え
られる。Ｐ基板を最も低電位のＶ２ （−５Ｖ）に接続
する場合には、内部回路を電源ＶＯ（ＧＮＤ）とＶ３
（−４Ｖ）で動作させているので、ＮＨＯ２のソースと
Ｐ基板の間が逆バイアスになり、基板バイアス効果が発
生し、ＮＨＯ８のスレッショルド電圧が大きくなる。こ
の場合には、ＣＭＯ８系内部回路の速度が若干劣化する
が、使用するシステムの許容範囲ならば問題ない。
３に接続する場合とｖ２に接続する場合の２通りが考え
られる。Ｐ基板を最も低電位のＶ２ （−５Ｖ）に接続
する場合には、内部回路を電源ＶＯ（ＧＮＤ）とＶ３
（−４Ｖ）で動作させているので、ＮＨＯ２のソースと
Ｐ基板の間が逆バイアスになり、基板バイアス効果が発
生し、ＮＨＯ８のスレッショルド電圧が大きくなる。こ
の場合には、ＣＭＯ８系内部回路の速度が若干劣化する
が、使用するシステムの許容範囲ならば問題ない。
一方、Ｐ基板を電源Ｖ３ （−４Ｖ）に接続する場合に
は、例えばＮＨＯ８のソースを、ＴＴＬインタフェース
するために、最も低電位の電源ｖ２（−５Ｖ）に接続す
ることはできない。もし接続すれば、Ｐ基板とＮＨＯ８
のソース間に１ｖの順バイアスが印加され、過大電流が
流れることになる。そのため、Ｐ基板を電源Ｖ３ （−
４Ｖ）に接続する時には、例えば第９図や第１０図の様
にする必要がある。
は、例えばＮＨＯ８のソースを、ＴＴＬインタフェース
するために、最も低電位の電源ｖ２（−５Ｖ）に接続す
ることはできない。もし接続すれば、Ｐ基板とＮＨＯ８
のソース間に１ｖの順バイアスが印加され、過大電流が
流れることになる。そのため、Ｐ基板を電源Ｖ３ （−
４Ｖ）に接続する時には、例えば第９図や第１０図の様
にする必要がある。
第９図は、ＢｉＣＭＯＳ Ｌ Ｓ Ｉ ７０が、Ｔ
ＴＬインタフェースＬＳＩ １０とインタフェースし
。
ＴＬインタフェースＬＳＩ １０とインタフェースし
。
ＴＴＬインタフェースＬＳＩ １０の出力を受ける場
合である。ＴＴＬインタフェースＬＳＩｌ０の出力回路
３０の出力３１が、抵抗９．０とＰＮＰトランジスタ９
１から成るレベルシフト回路及び、ＰＭＯ８９２とＮＭ
Ｏ８９３から成るＣＭｏ５インバータで構成されるＴＴ
Ｌインタフェース入力回路８１に入力されている。ＴＴ
ＬインタフェースＬＳＩ １０の出力回路３０には、
電源ｖＯとｖ２を供給し、ＢｉＣＭＯＳ Ｌ Ｓ Ｉ
７０ （７）入力回路８１には、電源ＶＯ，Ｖ２及
びｖ３を供給している。次に動作について説明する。出
力回路３０のＮＨＯ８のソースには電源Ｖ２ （−５Ｖ
）が接続され、入力回路８１のＮＭＯ８９３のソースに
は電源Ｖ３ （−４Ｖ）が接続され、１ｖの電位差があ
るので、抵抗９ｏとＰＮＰトランジスタ９１から成るレ
ベルシフト回路で、出力３１のレベルを約０．８Ｖ上方
ヘシフトしてから、ＰＭＯ８９２とＮＭＯ５９３から成
るインバータに入力している。
合である。ＴＴＬインタフェースＬＳＩｌ０の出力回路
３０の出力３１が、抵抗９．０とＰＮＰトランジスタ９
１から成るレベルシフト回路及び、ＰＭＯ８９２とＮＭ
Ｏ８９３から成るＣＭｏ５インバータで構成されるＴＴ
Ｌインタフェース入力回路８１に入力されている。ＴＴ
ＬインタフェースＬＳＩ １０の出力回路３０には、
電源ｖＯとｖ２を供給し、ＢｉＣＭＯＳ Ｌ Ｓ Ｉ
７０ （７）入力回路８１には、電源ＶＯ，Ｖ２及
びｖ３を供給している。次に動作について説明する。出
力回路３０のＮＨＯ８のソースには電源Ｖ２ （−５Ｖ
）が接続され、入力回路８１のＮＭＯ８９３のソースに
は電源Ｖ３ （−４Ｖ）が接続され、１ｖの電位差があ
るので、抵抗９ｏとＰＮＰトランジスタ９１から成るレ
ベルシフト回路で、出力３１のレベルを約０．８Ｖ上方
ヘシフトしてから、ＰＭＯ８９２とＮＭＯ５９３から成
るインバータに入力している。
第１０図は、ＢｉＣＭＯＳ Ｌ Ｓ Ｉ ７０が、
ＴＴＬインタフェースＬＳＩ １０とインタフェース
し、ＴＴＬインタフェースＬＳＩ １０に出力する場
合である。ＣＭＯＳインバータ１０２とレベルシフト回
路１０１から成るＴＴＬインタフェース出力回路８２の
出力１０３が、ＴＴＬインタフェースＬＳＩ １０の
入力回路１００に入力されている。ＴＴＬインタフェー
スＬＳＩ １０の入力回路には電源ｖＯとｖ２を供給
している。 ＢｉＣＭＯＳＬＳＩ７０（７）出力回路８
２には、電源ＶＯとｖ３を供給し、ＴＴＬレベルに合わ
せるために、電源ｖ２も供給している。次に動作につい
て説明する。
ＴＴＬインタフェースＬＳＩ １０とインタフェース
し、ＴＴＬインタフェースＬＳＩ １０に出力する場
合である。ＣＭＯＳインバータ１０２とレベルシフト回
路１０１から成るＴＴＬインタフェース出力回路８２の
出力１０３が、ＴＴＬインタフェースＬＳＩ １０の
入力回路１００に入力されている。ＴＴＬインタフェー
スＬＳＩ １０の入力回路には電源ｖＯとｖ２を供給
している。 ＢｉＣＭＯＳＬＳＩ７０（７）出力回路８
２には、電源ＶＯとｖ３を供給し、ＴＴＬレベルに合わ
せるために、電源ｖ２も供給している。次に動作につい
て説明する。
ＴＴＬインタフェースＬＳＩ １０の入力回路のＮＨ
Ｏ８のソースには、電源Ｖ２ （−５Ｖ）が接続され、
ＢｉＣＭＯＳ Ｌ Ｓ Ｉ ７０の出力回路８２の
ＮＨＯ８のソースには電源Ｖ３ （−４Ｖ）が接続され
、１ｖの電位差があるので、レベルシフト回路１０１で
、ＣＭＯＳインバータ１０２の出力レベルを約０．８ｖ
下方ヘシフトしてから、入力回路１００へ出力している
。
Ｏ８のソースには、電源Ｖ２ （−５Ｖ）が接続され、
ＢｉＣＭＯＳ Ｌ Ｓ Ｉ ７０の出力回路８２の
ＮＨＯ８のソースには電源Ｖ３ （−４Ｖ）が接続され
、１ｖの電位差があるので、レベルシフト回路１０１で
、ＣＭＯＳインバータ１０２の出力レベルを約０．８ｖ
下方ヘシフトしてから、入力回路１００へ出力している
。
本実施例によれば、ＴＴＬインタフェースＬＳＩとＥＣ
ＬインタフェースＬＳＩの主電源を共用し、その主電源
の一方ｖＯから４ｖ低い電源ｖ３を設けて、ｖＯとｖ３
をＢｉ２ＷＯ６Ｌ Ｓ Ｉの主電源として用いたため、
電源の数を４個（接地電位含む）と少なくでき、かつ、
ＢｉＣＭＯＳＬ Ｓ ＩのＣＭＯＳ系内部回路に耐圧を
確保できる４■を印加できた。
ＬインタフェースＬＳＩの主電源を共用し、その主電源
の一方ｖＯから４ｖ低い電源ｖ３を設けて、ｖＯとｖ３
をＢｉ２ＷＯ６Ｌ Ｓ Ｉの主電源として用いたため、
電源の数を４個（接地電位含む）と少なくでき、かつ、
ＢｉＣＭＯＳＬ Ｓ ＩのＣＭＯＳ系内部回路に耐圧を
確保できる４■を印加できた。
更にＢＬＣＭＯ５Ｌ Ｓ ＩはＴＴＬインタフェースＬ
ＳＩやＥＣＬインタフェースＬＳＩと基板バイアス効果
を発生させることなくしてインタフェースできるので、
高速な汎用的ＬＳＩを構成することができる。
ＳＩやＥＣＬインタフェースＬＳＩと基板バイアス効果
を発生させることなくしてインタフェースできるので、
高速な汎用的ＬＳＩを構成することができる。
先の例では、Ｐ基板に電源Ｖ３ （−４Ｖ）を印加し、
内部回路のＮＭＯＳに基板バイアス効果を発生させない
ようにした。しかし、ＮＭＯＳのソー ７． ニＴ Ｔ
Ｌインタフェース用（７）Ｖ２ （−５Ｖ）を印加す
るとＰＮ接合が順バイアスになり、印加できなかったの
で、第９図や第１０図に示したようにレベルシフト回路
を挿入した。
内部回路のＮＭＯＳに基板バイアス効果を発生させない
ようにした。しかし、ＮＭＯＳのソー ７． ニＴ Ｔ
Ｌインタフェース用（７）Ｖ２ （−５Ｖ）を印加す
るとＰＮ接合が順バイアスになり、印加できなかったの
で、第９図や第１０図に示したようにレベルシフト回路
を挿入した。
第１１図は、Ｐ基板に電源Ｖ３ （−４Ｖ）を印加し、
内部回路のＮＭＯＳに基板バイアス効果を発生させない
ようにしたのは同じであるが、出力回路のＮＭＯＳのソ
ースにＶ２ （−５Ｖ）を印加できるようにし、レベル
シフト回路なしでＴＴＬインタフェースできるようにデ
バイス構造を工夫したものである。即ち、出力回路のＮ
ＭＯ８ＩＩＯの基板に相当するＰウェル１１１をＰ基板
１１２と分離するＮ領域１１３で囲んだ構造にしている
。
内部回路のＮＭＯＳに基板バイアス効果を発生させない
ようにしたのは同じであるが、出力回路のＮＭＯＳのソ
ースにＶ２ （−５Ｖ）を印加できるようにし、レベル
シフト回路なしでＴＴＬインタフェースできるようにデ
バイス構造を工夫したものである。即ち、出力回路のＮ
ＭＯ８ＩＩＯの基板に相当するＰウェル１１１をＰ基板
１１２と分離するＮ領域１１３で囲んだ構造にしている
。
この構造によって、出力回路のＮＭＯ５ＩＩＯのＰウェ
ル１１１とソースを電源Ｖ２ （−５Ｖ） に接続でき
るので、ＴＴＬインタフェース入出力回路を通常の回路
技術で構成できる。
ル１１１とソースを電源Ｖ２ （−５Ｖ） に接続でき
るので、ＴＴＬインタフェース入出力回路を通常の回路
技術で構成できる。
本実施例によれば、ＴＴＬインタフェースＬＳＩとＥＣ
ＬインタフェースＬＳＩの主電源を共用し、その主電源
の一方ｖＯから４ｖ低い電源ｖ３を設けて、ｖｏとｖ３
をＢｉ２ＷＯ６Ｌ Ｓ Ｉ （７）主電源トシて用いた
ため、電源の数を４個（接地電位を含む）と少なくでき
、かつ、ＢｉＣＭＯＳＬ Ｓ ＩのＣＭＯＳ系内部回路
に耐圧を確保できる４ｖを印加できた。
ＬインタフェースＬＳＩの主電源を共用し、その主電源
の一方ｖＯから４ｖ低い電源ｖ３を設けて、ｖｏとｖ３
をＢｉ２ＷＯ６Ｌ Ｓ Ｉ （７）主電源トシて用いた
ため、電源の数を４個（接地電位を含む）と少なくでき
、かつ、ＢｉＣＭＯＳＬ Ｓ ＩのＣＭＯＳ系内部回路
に耐圧を確保できる４ｖを印加できた。
更にＢｉ２ＷＯ６Ｌ Ｓ ＩはＴＴＬインタフェースＬ
ＳＩとＥＣＬインタフェースＬＳＩと基板バイアス効果
を発生させることなく、又、ＴＴＬインタフェース入出
力回路にレベルシフト回路を設けずにインタフェースで
きるので、高速な汎用的ＬＳＩを構成することができる
。
ＳＩとＥＣＬインタフェースＬＳＩと基板バイアス効果
を発生させることなく、又、ＴＴＬインタフェース入出
力回路にレベルシフト回路を設けずにインタフェースで
きるので、高速な汎用的ＬＳＩを構成することができる
。
次に１本発明の他の実施例を説明する。第１３図はシス
テム電源構成を示したものである。第７図ノ例テハ、Ｂ
ｉ２ＷＯ６Ｌ Ｓ Ｉ ７０のデバイス耐圧として４
Ｖ程度の場合を考えたが、ここでも同様に４Ｖ程度の場
合を考える。汎用のＴＴＬインタフェースＬＳＩ １
０と、汎用のＥＣＬインタフェースＬＳＩ １１と考
えているＢｉ２ＷＯ６ＬＳ１１３０及びＭＯ８ＭＥＣＬ
変換回路１３１がある。第７図と同じく、ＴＴＬインタ
フェースＬＳ１１０には、電源ｖＯとｖ２を供給し、Ｅ
ＣＬインタフェースＬＳＩ ｌｌには、電源ｖＯとｖ
２の他にｖｌも供給する。電源ＶＯ，Ｖ２．Ｖｌの電位
は例えば、各々、接地電位、−５，２Ｖ（あるいは、−
５Ｖ）、−２Ｖである。ココテ、ｖＯとｖ２はＴＴＬイ
ンタ７ｍ−ＸＬＳＩＩＯとＥＣＩ。
テム電源構成を示したものである。第７図ノ例テハ、Ｂ
ｉ２ＷＯ６Ｌ Ｓ Ｉ ７０のデバイス耐圧として４
Ｖ程度の場合を考えたが、ここでも同様に４Ｖ程度の場
合を考える。汎用のＴＴＬインタフェースＬＳＩ １
０と、汎用のＥＣＬインタフェースＬＳＩ １１と考
えているＢｉ２ＷＯ６ＬＳ１１３０及びＭＯ８ＭＥＣＬ
変換回路１３１がある。第７図と同じく、ＴＴＬインタ
フェースＬＳ１１０には、電源ｖＯとｖ２を供給し、Ｅ
ＣＬインタフェースＬＳＩ ｌｌには、電源ｖＯとｖ
２の他にｖｌも供給する。電源ＶＯ，Ｖ２．Ｖｌの電位
は例えば、各々、接地電位、−５，２Ｖ（あるいは、−
５Ｖ）、−２Ｖである。ココテ、ｖＯとｖ２はＴＴＬイ
ンタ７ｍ−ＸＬＳＩＩＯとＥＣＩ。
インタフェースＬＳＩ １１の主電源とし、共用化し
ており、ｖｌはＥＣＬ回路のエミッタフォロア部に用い
ているのも第７図と同様である。
ており、ｖｌはＥＣＬ回路のエミッタフォロア部に用い
ているのも第７図と同様である。
Ｂｉ２ＷＯ６Ｌ Ｓ Ｉ ｌ ３０には、ＴＴＬイン
タフェース用の電源ｖ２とＶＯ，ＣＭＯ５系内部系内用
回路用ｖ４を供給する。電源ｖ４の電位は例えば−１ｖ
であり、電源Ｖ４ （−１Ｖ）と電源ｖ２（−５Ｖ）の
電位差は４ｖであり、この間でＣＭＯ５系内部系内製回
路させる。ＢｉＣＭＯＳＬ Ｓ Ｉ １３０の内部回
路としてＥＣＬ回路が存在する場合には電源ＶＯとＶｌ
も供給する。ＭＯ３ＭＥＣＬ変換回路１３１は、Ｂｉ２
ＷＯ６ＬＳＩ １３０（７１ＣＭＯＳ系内部回路の信
号をＥＣＬレベルにあわせるための回路で、例えば、第
５図中に示したＥＣＬインタフェース入力回路２３や、
第６図中に示したＥＣＬインタフェース出力回路２４と
同等のものである。
タフェース用の電源ｖ２とＶＯ，ＣＭＯ５系内部系内用
回路用ｖ４を供給する。電源ｖ４の電位は例えば−１ｖ
であり、電源Ｖ４ （−１Ｖ）と電源ｖ２（−５Ｖ）の
電位差は４ｖであり、この間でＣＭＯ５系内部系内製回
路させる。ＢｉＣＭＯＳＬ Ｓ Ｉ １３０の内部回
路としてＥＣＬ回路が存在する場合には電源ＶＯとＶｌ
も供給する。ＭＯ３ＭＥＣＬ変換回路１３１は、Ｂｉ２
ＷＯ６ＬＳＩ １３０（７１ＣＭＯＳ系内部回路の信
号をＥＣＬレベルにあわせるための回路で、例えば、第
５図中に示したＥＣＬインタフェース入力回路２３や、
第６図中に示したＥＣＬインタフェース出力回路２４と
同等のものである。
次に、第１４図を用いて、Ｂｉ２ＷＯ６Ｌ Ｓ Ｉ １
３０内部の電源構成を説明する。 Ｂｉ２ＷＯ６Ｌ Ｓ
Ｉ １３０は、内部回路１４０．ＴＴＬインタフェー
ス入力回路１４１、及びＴＴＬンタフェース出力回路１
２ から成っている。内部回路１４０が、ＣＭＯ５系の回路
の場合には、図示したように、電源ｖ４とｖ２を供給し
、４ｖの電位差間で動作させる。ＴＴＬインタフェース
入出力回路１４１，１４２には、電源Ｖ４．Ｖ２、又必
要に応じてｖｏを供給する。
３０内部の電源構成を説明する。 Ｂｉ２ＷＯ６Ｌ Ｓ
Ｉ １３０は、内部回路１４０．ＴＴＬインタフェー
ス入力回路１４１、及びＴＴＬンタフェース出力回路１
２ から成っている。内部回路１４０が、ＣＭＯ５系の回路
の場合には、図示したように、電源ｖ４とｖ２を供給し
、４ｖの電位差間で動作させる。ＴＴＬインタフェース
入出力回路１４１，１４２には、電源Ｖ４．Ｖ２、又必
要に応じてｖｏを供給する。
Ｂｉ０ＷＯ３Ｌ Ｓ Ｉ １３０がＥＣＬインタフェ
ースＬＳＩ １１とインタフェースする場合には、Ｍ
Ｏ８８Ｅ ＣＬ変換回路１３１を介して内部回路１４
０とＬＳＩ １１間で信号の出し入れをする。一方、
Ｂｉ２ＷＯ６Ｌ Ｓ Ｉ １３０がＴＴＬインタフェ
ースＬＳＩ １０とインタフェースする場合には、Ｔ
ＴＬインタフェース入出力回路１４１゜１４２を介して
内部回路１４０とＬＳＩ １０間で信号の出し入れを
する。ＴＴＬインタフェース入出力回路は、第３図中に
示したＴＴＬインタフェース入力回路２１や、第４図中
に示したＴＴＬインタフェース出力回路２２と同等なも
ので良い。
ースＬＳＩ １１とインタフェースする場合には、Ｍ
Ｏ８８Ｅ ＣＬ変換回路１３１を介して内部回路１４
０とＬＳＩ １１間で信号の出し入れをする。一方、
Ｂｉ２ＷＯ６Ｌ Ｓ Ｉ １３０がＴＴＬインタフェ
ースＬＳＩ １０とインタフェースする場合には、Ｔ
ＴＬインタフェース入出力回路１４１゜１４２を介して
内部回路１４０とＬＳＩ １０間で信号の出し入れを
する。ＴＴＬインタフェース入出力回路は、第３図中に
示したＴＴＬインタフェース入力回路２１や、第４図中
に示したＴＴＬインタフェース出力回路２２と同等なも
ので良い。
本実施例によっても、少ない電源個数で、ＴＴＬインタ
フェースＬＳＩともＥＣＬインタフェースＬＳＩとも同
時にインタフェースでき、かつ、デバイス耐圧を確保で
きるＬＳＩシステムを構成できる。
フェースＬＳＩともＥＣＬインタフェースＬＳＩとも同
時にインタフェースでき、かつ、デバイス耐圧を確保で
きるＬＳＩシステムを構成できる。
次に、本発明の他の実施例を説明する。第１５図はシス
テム電源構成を示したものである。第７図の例では、Ｂ
ｉＣＭＯＳ Ｌ Ｓ Ｉ ７０のデバイス耐圧とし
て４Ｖ程度の場合を考えたが、ここでも同様に４Ｖ程度
の場合を考える。汎用のＴＴＬインタフェースＬＳＩ
１０と汎用のＥＣＬインタフェース １１と考えてい
るＢｉ０ＷＯ３Ｌ Ｓ Ｉ １５０及びＴＴＬレベル
変換回路１５１がある。第７図と同じく、ＴＴＬインタ
フェースＬＳＩ １０には、電ｇｖＯとｖ２を供給し
、ＥＣＬインタフェースＬＳＩ １１には、電源ｖＯ
とｖ２の他に■１も供給する。電源ＶＯ，Ｖ２．Ｖｌの
電位は例えば、各々、接地電位、 −５，２Ｖ（あるい
は−５Ｖ） 、−２Ｖである。ここで、ＶＯとｖ２はＴ
ＴＬインタフェースＬＳＩ １０とＥＣＬインタフェ
ースＬＳＩ １１の主電源として共用化しており、ｖ
ｌはＥＣＬ回路のエミッタフォロア部に用いているのも
第７図と同様である。第７図と異なる点は、ＢｉＣＭＯ
Ｓ Ｌ Ｓ Ｉ １５０から、 ＴＴＬレベル変換
回路１５１を分離した点である。
テム電源構成を示したものである。第７図の例では、Ｂ
ｉＣＭＯＳ Ｌ Ｓ Ｉ ７０のデバイス耐圧とし
て４Ｖ程度の場合を考えたが、ここでも同様に４Ｖ程度
の場合を考える。汎用のＴＴＬインタフェースＬＳＩ
１０と汎用のＥＣＬインタフェース １１と考えてい
るＢｉ０ＷＯ３Ｌ Ｓ Ｉ １５０及びＴＴＬレベル
変換回路１５１がある。第７図と同じく、ＴＴＬインタ
フェースＬＳＩ １０には、電ｇｖＯとｖ２を供給し
、ＥＣＬインタフェースＬＳＩ １１には、電源ｖＯ
とｖ２の他に■１も供給する。電源ＶＯ，Ｖ２．Ｖｌの
電位は例えば、各々、接地電位、 −５，２Ｖ（あるい
は−５Ｖ） 、−２Ｖである。ここで、ＶＯとｖ２はＴ
ＴＬインタフェースＬＳＩ １０とＥＣＬインタフェ
ースＬＳＩ １１の主電源として共用化しており、ｖ
ｌはＥＣＬ回路のエミッタフォロア部に用いているのも
第７図と同様である。第７図と異なる点は、ＢｉＣＭＯ
Ｓ Ｌ Ｓ Ｉ １５０から、 ＴＴＬレベル変換
回路１５１を分離した点である。
ＢｉＣＭＯＳ Ｌ Ｓ Ｉ １５０には、ＥＣＬイ
ンタフェース用の電源ｖＯとｖｌ、ＣＭＯ５系内部系内
用回路用ｖ３を供給する。電源ｖ３の電位は例えば−４
ｖであり、電源ＶＯ（接地電位）と電源Ｖ３ （−４Ｖ
）の電位差は４ｖであり、この間でＣＭＯ３系内部回路
を動作させる。 Ｂｉ０ＷＯ３ＬＳ１１５０の内部回路
として、ＥＣＬ回路が存在する場合にもこの供給電源で
良い、ＴＴＬレベル変換回路１５１は、Ｂｉ２ＷＯ６Ｌ
Ｓ Ｉ １５０のＣＭＯ５系内部回路の信号をＴＴ
Ｌレベルにあわせるための回路で、例えば第９図中に示
したＴＴＬインタフェース入力回路８１や、第１０図中
に示したＴＴＬインタフェース出力回路８２と同等のも
のである。
ンタフェース用の電源ｖＯとｖｌ、ＣＭＯ５系内部系内
用回路用ｖ３を供給する。電源ｖ３の電位は例えば−４
ｖであり、電源ＶＯ（接地電位）と電源Ｖ３ （−４Ｖ
）の電位差は４ｖであり、この間でＣＭＯ３系内部回路
を動作させる。 Ｂｉ０ＷＯ３ＬＳ１１５０の内部回路
として、ＥＣＬ回路が存在する場合にもこの供給電源で
良い、ＴＴＬレベル変換回路１５１は、Ｂｉ２ＷＯ６Ｌ
Ｓ Ｉ １５０のＣＭＯ５系内部回路の信号をＴＴ
Ｌレベルにあわせるための回路で、例えば第９図中に示
したＴＴＬインタフェース入力回路８１や、第１０図中
に示したＴＴＬインタフェース出力回路８２と同等のも
のである。
次に、第１６図を用いて、Ｂｉ０ＷＯ３Ｌ Ｓ Ｉ １
５０内部の電源構成を説明する。Ｂｉ０ＷＯ３Ｌ Ｓ
Ｉ １５０は、内部回路１６０．ＥＣＬインタフェース
入力回路１６１、及びＥＣＬインタフェース出力回路１
６２から成立っている。内部回路１６０が、ＣＭＯ５系
の回路の場合には、電源ｖｏとｖ３を供給し、４■の電
位差間で動作させる。内部回路１６０にＥＣＬ回路を含
む場合には、更に電源ｖ１をエミッタフォロア部用に供
給する。ＥＣＬインタフェース入出力回路１６１，１６
２には、電源ＶＯ，Ｖ３．Ｖｌを供給する。
５０内部の電源構成を説明する。Ｂｉ０ＷＯ３Ｌ Ｓ
Ｉ １５０は、内部回路１６０．ＥＣＬインタフェース
入力回路１６１、及びＥＣＬインタフェース出力回路１
６２から成立っている。内部回路１６０が、ＣＭＯ５系
の回路の場合には、電源ｖｏとｖ３を供給し、４■の電
位差間で動作させる。内部回路１６０にＥＣＬ回路を含
む場合には、更に電源ｖ１をエミッタフォロア部用に供
給する。ＥＣＬインタフェース入出力回路１６１，１６
２には、電源ＶＯ，Ｖ３．Ｖｌを供給する。
ＢｉＣＭＯＳ Ｌ Ｓ Ｉ １５０がＴＴＬインタ
フェースＬＳＩ １０とインタフェースする場合には
、ＴＴＬレベル変換回路１５１を介して内部回路１６０
とＬＳＩｌ０間で信号のやりとりをする。
フェースＬＳＩ １０とインタフェースする場合には
、ＴＴＬレベル変換回路１５１を介して内部回路１６０
とＬＳＩｌ０間で信号のやりとりをする。
一方、 Ｂｉ２ＷＯ６Ｌ Ｓ Ｉ １５０がＥＣＬイ
ンタフェースＬＳＩ １１とインタフェースする場合
には、ＥＣＬインタフェース入出力回路１６１゜１６２
を介して、内部回路１６０とＬＳＩｌ１間で信号のやり
とりをする。ＥＣＬインタフェース入出力回路１６１，
１６２は、通常のＭＯＳ−ＥＣＬ変換回路で構成できる
。
ンタフェースＬＳＩ １１とインタフェースする場合
には、ＥＣＬインタフェース入出力回路１６１゜１６２
を介して、内部回路１６０とＬＳＩｌ１間で信号のやり
とりをする。ＥＣＬインタフェース入出力回路１６１，
１６２は、通常のＭＯＳ−ＥＣＬ変換回路で構成できる
。
本実施例によっても、少ない電源個数で、 ＴＴＬイン
タフェースＬＳＩともＥＣＬインタフェースＬＳＩとも
同時にインタフェースでき、かつ、デバイス耐圧を確保
できるＬＳＩシステムを構成できる。
タフェースＬＳＩともＥＣＬインタフェースＬＳＩとも
同時にインタフェースでき、かつ、デバイス耐圧を確保
できるＬＳＩシステムを構成できる。
本発明は、以上説明したように構成されているので以下
に記載されるような効果を奏する。
に記載されるような効果を奏する。
ＴＴＬインタフェースＬＳＩとＥＣＬインタフェースＬ
ＳＩと同時にインタフェースできるＬＳＩを実現できる
ので汎用的ＬＳＩを構成できる。又、ＴＴＬインタフェ
ースＬＳＩとＥＣＬインタフェースＬＳＩの主電源を共
用化し、両者とインタフェースできるＬＳＩには、デバ
イス耐圧を越えないように最少個数の電源を印加するこ
とにより。
ＳＩと同時にインタフェースできるＬＳＩを実現できる
ので汎用的ＬＳＩを構成できる。又、ＴＴＬインタフェ
ースＬＳＩとＥＣＬインタフェースＬＳＩの主電源を共
用化し、両者とインタフェースできるＬＳＩには、デバ
イス耐圧を越えないように最少個数の電源を印加するこ
とにより。
システム電源の数を減らせるので、システム価格を低減
できる。更に、デバイス耐圧を越えないように電源を印
加しているので、そのＬＳＩの信頼度を高めることがで
きる。
できる。更に、デバイス耐圧を越えないように電源を印
加しているので、そのＬＳＩの信頼度を高めることがで
きる。
第１図は１本発明の一実施例のＬＳＩシステム電源構成
図、第２図は第１図のＢｉＣＭＯＳ Ｌ Ｓ Ｉ内部
構成と電源構成図、第３図は第１図において、ＴＴＬイ
ンタフェースする場合の回路構成図、第４図は第１図に
おいて、ＴＴＬインタフェースする場合の回路構成図、
第５図は第１図において、ＥＣＬインタフェースする場
合の回路構成図、第６図は第１図において、ＥＣＬイン
タフェースする場合の回路構成図、第７図は本発明の他
の実施例のＬＳＩシステム電源構成図、第８図は第７図
のＢｉＣＭＯＳＬ Ｓ Ｉ内部構成と電源構成図、第９
図は第７図において、ＴＴＬインタフェースする場合の
回路構成図、第１０図は第７図において、ＴＴＬインタ
フェースする場合の回路構成図、第１１図は、第７図の
ＢｉＣＭＯＳＬ Ｓ Ｉの断面構造図の一例とその電位
構成図、第１２図は従来のＬＳＩシステム電源構成図、
第１３図は本発明の他の実施例のＬＳＩシステム電源構
成図、第１４図は、第１３図のＢｉＣＭＯＳＬ Ｓ Ｉ
内部構成と電源構成図、第１５図は、本発明の他の実施
例のＬＳＩシステム電源構成図、第１６図は第１５図の
ＢｉＣＭＯＳＬＳＩ内部構成と電源構成図である。 １０・・・ＴＴＬインタフェースＬＳＩ、１１・・・Ｅ
ＣＬインタフェースＬＳＩ、１２・・・ＢｉＣＭＯＳ
Ｌ Ｓ Ｉ 。 ２ｏ・・・内部回路、２、２２・・・ＴＴＬインタフェ
ース入出力回路、２３，２４・・・ＥＣＬインタフエ第
１図 １２８ 第 ２ 図 第 図 第 図 第 図 第 ６ 図 第 図 第 図 第 図 第１０ 図 第１２ 図 第 １１図 ２ 第１３ 図 １３０ 第 １４図 第 １５図
図、第２図は第１図のＢｉＣＭＯＳ Ｌ Ｓ Ｉ内部
構成と電源構成図、第３図は第１図において、ＴＴＬイ
ンタフェースする場合の回路構成図、第４図は第１図に
おいて、ＴＴＬインタフェースする場合の回路構成図、
第５図は第１図において、ＥＣＬインタフェースする場
合の回路構成図、第６図は第１図において、ＥＣＬイン
タフェースする場合の回路構成図、第７図は本発明の他
の実施例のＬＳＩシステム電源構成図、第８図は第７図
のＢｉＣＭＯＳＬ Ｓ Ｉ内部構成と電源構成図、第９
図は第７図において、ＴＴＬインタフェースする場合の
回路構成図、第１０図は第７図において、ＴＴＬインタ
フェースする場合の回路構成図、第１１図は、第７図の
ＢｉＣＭＯＳＬ Ｓ Ｉの断面構造図の一例とその電位
構成図、第１２図は従来のＬＳＩシステム電源構成図、
第１３図は本発明の他の実施例のＬＳＩシステム電源構
成図、第１４図は、第１３図のＢｉＣＭＯＳＬ Ｓ Ｉ
内部構成と電源構成図、第１５図は、本発明の他の実施
例のＬＳＩシステム電源構成図、第１６図は第１５図の
ＢｉＣＭＯＳＬＳＩ内部構成と電源構成図である。 １０・・・ＴＴＬインタフェースＬＳＩ、１１・・・Ｅ
ＣＬインタフェースＬＳＩ、１２・・・ＢｉＣＭＯＳ
Ｌ Ｓ Ｉ 。 ２ｏ・・・内部回路、２、２２・・・ＴＴＬインタフェ
ース入出力回路、２３，２４・・・ＥＣＬインタフエ第
１図 １２８ 第 ２ 図 第 図 第 図 第 図 第 ６ 図 第 図 第 図 第 図 第１０ 図 第１２ 図 第 １１図 ２ 第１３ 図 １３０ 第 １４図 第 １５図
Claims (1)
- 【特許請求の範囲】 １、内部回路の動作電源として２つの電源電位線が接続
されるようになつている半導体集積回路において、該２
つの電源電位線とは別に第３の電源電位線が接続され、
該第３の電源電位線は、内部回路が異なる電源で動作す
る他の半導体集積回路と入出力レベルを合わせるための
インタフェース用の電源電位線であることを特徴とする
半導体集積回路。 ２、内部回路が異なる電源電圧で動作する少なくとも２
つの半導体集積回路を含む半導体集積回路装置において
、いずれか一方の半導体集積回路の内部回路は５Ｖ未満
の電位差を持つ２つの電源電位線で与えられる電源電圧
で動作し、他の半導体集積回路と入出力レベルを合わせ
るためのインタフェース用の電源電位線を持つことを特
徴とする半導体集積回路装置。 ３、ＴＴＬインタフェース半導体集積回路とＥＣＬイン
タフェース半導体集積回路とデバイス耐圧が５Ｖ未満の
デバイスからなる半導体集積回路装置において、３つの
電源電位線を有し、該５Ｖ未満のデバイス耐圧の半導体
集積回路は、内部回路が５Ｖ未満の電位差を持つ２つの
電源電位線で与えられる電源電圧で動作し、他の半導体
集積回路と入出力レベルを合わせるためのインタフェー
ス用の電源電位線が接続されるようになつていることを
特徴とする半導体集積回路装置。 ４、ＴＴＬインタフェース半導体集積回路とデバイス耐
圧が５Ｖ未満のデバイスから成る半導体集積回路を含む
半導体集積回路装置において、電位が順に低くなる第１
の電源電位線、第２の電源電位線、第３の電源電位線を
有し、ＴＴＬインタフェース半導体集積回路には、第１
の電源電位線と第３の電源電位線を接続し、該デバイス
耐圧が５Ｖ未満の半導体集積回路には、第１の電源電位
線、第２の電源電位線および第３の電源電位線を接続し
、当該半導体集積回路の内部回路には第２の電源電位線
と第３の電源電位線が接続され、入出力インタフェース
回路には第１の電源電位線と第３の電源電位線が接続さ
れるようになつていることを特徴とする半導体集積回路
装置。 ５、ＥＣＬインタフェース半導体集積回路とデバイス耐
圧が５Ｖ未満のデバイスから成る半導体集積回路を含む
半導体集積回路装置において、電位が順に低くなる第１
の電源電位線、第２の電源電位線、第３の電源電位線を
有し、ＥＣＬインタフェース半導体集積回路には第１の
電源電位線と第３の電源電位線、およびＥＣＬ回路のエ
ミッタフォロア用に第２の電源電位線が接続し、該デバ
イス耐圧が５Ｖ未満の半導体集積回路には、第１の電源
電位線、第２の電源電位線および第３の電源電位線を接
続し、当該半導体集積回路の内部回路には第２の電源電
位線と第３の電源電位線が接続され、入出力インタフェ
ース回路には第１の電源電位線と第３の電源電位線が供
給されるようになつていることを特徴とする半導体集積
回路装置。 ６、ＴＴＬインタフェース半導体集積回路と、ＥＣＬイ
ンタフェース半導体集積回路とデバイス耐圧が５Ｖ未満
のデバイスからなる半導体集積回路を含む半導体集積回
路装置において、電位が順に低くなる第１の電源電位線
、第２の電源電位線、第３の電源電位線を有し、 該ＴＴＬインタフェース半導体集積回路には、第１の電
源電位線と第３の電源電位線を接続し、該ＥＣＬインタ
フェース半導体集積回路には、第１の電源電位線と第３
の電源電位線およびＥＣＬ回路のエミッタフォロア用に
第２の電源電位線を接続し、 該デバイス耐圧が５Ｖ未満の半導体集積回路には、第１
の電源電位線、第２の電源電位線および第３の電源電位
線を接続し、当該半導体集積回路の内部回路には第２の
電源電位線と第３の電源電位線が接続され、入出力イン
タフェース回路には第１の電源電位線と第３の電源電位
線が接続されるようになつていることを特徴とする半導
体集積回路装置。 ７、ＴＴＬインタフェース半導体集積回路とデバイス耐
圧が５Ｖ未満のデバイスからなる半導体集積回路を含む
半導体集積回路装置において、電位が順に低くなる第１
の電源電位線、第２の電源電位線、第３の電源電位線お
よび第１の電源電位線より５Ｖ未満だけ電位が低い第４
の電源電位線を有し、 該ＴＴＬインタフェース半導体集積回路には、第１の電
源電位線と第３の電源電位線を接続し、該デバイス耐圧
が５Ｖ未満の半導体集積回路には、第１の電源電位線、
第３の電源電位線および第４の電源電位線を接続し、当
該半導体集積回路の内部回路には、第１の電源電位線と
第４の電源電位線が接続し、入出力インタフェース回路
には第１の電源電位線と第３の電源電位線が接続される
ようになつていることを特徴とする半導体集積回路装置
。 ８、ＥＣＬインタフェース半導体集積回路とデバイス耐
圧が５Ｖ未満のデバイスからなる半導体集積回路を含む
半導体集積回路装置において、電位が順に低くなる第１
の電源電位線、第２の電源電位線、第３の電源電位線お
よび第１の電源電位線より５Ｖ未満だけ電位が低い第４
の電源電位線を有し、 該ＥＣＬインタフェース半導体集積回路には、第１の電
源電位線と第３の電源電位線およびＥＣＬ回路のエミッ
タフォロア用に第２の電源電位線を接続し、 該デバイス耐圧が５Ｖ未満の半導体集積回路には、第１
の電源電位線、第２の電源電位線、および第４の電源電
位線を接続し、当該半導体集積回路の内部回路には、第
１の電源電位線と第４の電源電位線が接続し、入出力イ
ンタフェース回路には第１の電源電位線と第４の電源電
位線が接続されるようになつていることを特徴とする半
導体集積回路装置。 ９、ＴＴＬインタフェース半導体集積回路、ＥＣＬイン
タフェース半導体集積回路およびデバイス耐圧が５Ｖ未
満のデバイスからなる半導体集積回路を含む半導体集積
回路装置において、電位が順に低くなる第１の電源電位
線、第２の電源電位線、第３の電源電位線および第１の
電源電位線より５Ｖ未満だけ電位が低い第４の電源電位
線を有し、 該ＴＴＬインタフェース半導体集積回路には、第１の電
源電位線と第３の電源電位線を接続し、該ＥＣＬインタ
フェース半導体集積回路には、第１の電源電位線と第３
の電源電位線およびＥＣＬ回路のエミッタフォロア用に
第２の電源電位線を接続し、 該デバイス耐圧が５Ｖ未満の半導体集積回路には、第１
の電源電位線、第２の電源電位線、第３の電源電位線お
よび第４の電源電位線を接続し、当該半導体集積回路の
内部回路には、第１の電源電位線と第４の電源電位線を
接続し、入出力インタフェース回路には第１の電源電位
線と第３の電源電位線が接続されるようになつているこ
とを特徴とする半導体集積回路装置。 １０、ＴＴＬインタフェース半導体集積回路とデバイス
耐圧が５Ｖ未満のデバイスからなる半導体集積回路を含
む半導体集積回路装置において、電位が順に低くなる第
１の電源電位線、第２の電源電位線、第３の電源電位線
および第３の電源電位線より５Ｖ未満だけ電位の高い第
５の電源電位線を有し、 該ＴＴＬインタフェース半導体集積回路には、第１の電
源電位線と第３の電源電位線を接続し、該デバイス耐圧
が５Ｖ未満の半導体集積回路には、第１の電源電位線、
第３の電源電位線および第５の電源電位線を接続し、当
該半導体集積回路の内部回路には、第５の電源電位線と
第３の電源電位線が接続し、入出力インタフェース回路
には、第１の電源電位線と第３の電源電位線が接続され
るようになつていることを特徴とする半導体集積回路装
置。 １１、ＥＣＬインタフェース半導体集積回路とデバイス
耐圧が５Ｖ未満のデバイスからなる半導体集積回路を含
む半導体集積回路装置において、電位が順に低くなる第
１の電源電位線、第２の電源電位線、第３の電源電位線
および第３の電源電位線より５Ｖ未満だけ電位の高い第
５の電源電位線を有し、 該ＥＣＬインタフェース半導体集積回路には、第１の電
源電位線と第３の電源電位線およびＥＣＬ回路のエミッ
タフォロア用に第２の電源電位線を接続し、 該デバイス耐圧が５Ｖ未満の半導体集積回路には、第１
の電源電位線、第２の電源電位線、第３の電源電位線お
よび第５の電源電位線を接続し、当該半導体集積回路の
内部回路には、第５の電源電位線と第３の電源電位線を
接続し、入出力インタフェース回路には、第１の電源電
位線と第３の電源電位線が接続されるようになつている
ことを特徴とする半導体集積回路装置。 １２、ＴＴＬインタフェース半導体集積回路、ＥＣＬイ
ンタフェース半導体集積回路およびデバイス耐圧が５Ｖ
未満のデバイスからなる半導体集積回路を含む半導体集
積回路装置において、電位が順に低くなる第１の電源電
位線、第２の電源電位線、第３の電源電位線および第３
の電源電位線より５Ｖ未満だけ電位の高い第５の電源電
位線を有し、 該ＴＴＬインタフェース半導体集積回路には、第１の電
源電位線と第３の電源電位線を接続し、該ＥＣＬインタ
フェース半導体集積回路には、第１の電源電位線と第３
の電源電位線およびＥＣＬ回路のエミッタフォロア用に
第２の電源電位線を接続し、 該デバイス耐圧が５Ｖ未満の半導体集積回路には、第１
の電源電位線、第２の電源電位線、第３の電源電位線お
よび第５の電源電位線を接続し、当該半導体集積回路の
内部回路には、第５の電源電位線と第３の電源電位線を
接続し、入出力インタフェース回路には、第１の電源電
位線と第３の電源電位線が接続されるようになつている
ことを特徴とする半導体集積回路装置。 １３、デバイス耐圧が５Ｖ未満のデバイスから成るＢｉ
ＣＭＯＳ半導体集積回路において、ＢｉＣＭＯＳ半導体
集積回路の内部回路には５Ｖ未満の電位差を印加し、入
出力インタフェース回路には混在するＴＴＬインタフェ
ース半導体集積回路の低電位側の電源電位線が接続され
且つ混在するＥＣＬインタフェース半導体集積回路の高
電位側の電源電位線が接続されるようになつていること
を特徴とするＢｉＣＭＯＳ半導体集積回路。 １４、ＴＴＬインタフェース半導体集積回路、ＥＣＬイ
ンタフェース半導体集積回路およびデバイス耐圧が５Ｖ
未満のデバイスからなるＢｉＣＭＯＳプロセッサ半導体
集積回路を含むデータ処理装置において、 電位が順に低くなる第１の電源電位線、第２の電源電位
線、第３の電源電位線を有し、 該ＴＴＬインタフェース半導体集積回路には、第１の電
源電位線と第３の電源電位線を接続し、該ＥＣＬインタ
フェース半導体集積回路には、第１の電源電位線と第３
の電源電位線およびＥＣＬ回路のエミッタフォロア用に
第２の電源電位線を接続し、 該ＢｉＣＭＯＳプロセッサ半導体集積回路には、第１の
電源電位線、第２の電源電位線、および第３の電源電位
線を接続し、内部回路には第２の電源電位線と第３の電
源電位線が接続され、入出力インタフェース回路には第
１の電源電位線と第３の電源電位線が接続されるように
なつていることを特徴とするデータ処理装置。 １５、ＢｉＣＭＯＳ或いはＣＭＯＳの半導体集積回路で
あることを特徴とする請求項１記載の半導体集積回路。 １６、ディジタル処理の半導体集積回路であることを特
徴とする請求項１記載の半導体集積回路。 １７、請求項１、２記載のインタフェース用の電源電位
線はＴＴＬレベルとのインタフェース用或いはＥＣＬレ
ベルとのインタフェース用として使用されることを特徴
とする半導体集積回路。 １８、請求項２記載のいずれか一方の半導体集積回路は
ＢｉＣＭＯＳ或いはＣＭＯＳの半導体集積回路であるこ
とを特徴とする半導体集積回路。 １９、デバイス耐圧が５Ｖ未満のデバイスからなる半導
体集積回路は、ＢｉＣＭＯＳ或いはＣＭＯＳの半導体集
積回路であることを特徴とする請求項３、４、５、６、
７、８、９、１０、１１、１２記載の半導体集積回路装
置。 ２０、ディジタル処理の半導体集積回路装置であること
を特徴とする請求項３記載の半導体集積回路。 ２１、第１の電源電位線は０Ｖ、第２の電源電位線は−
２Ｖ、第３の電源電位線は−５Ｖまたは−５．２Ｖであ
ることを特徴とする請求項４、５、６、７、８、９、１
０、１１、１２、１４記載の半導体集積回路装置。 ２２、第４の電源電位線は−４Ｖであることを特徴とす
る請求項７、８、９記載の半導体集積回路装置。 ２３、第５の電源電位線は−１Ｖであることを特徴とす
る請求項１０、１１、１２記載の半導体集積回路装置。 ２４、ＴＴＬインタフェース半導体集積回路の低電位側
の電源電位線は−５Ｖまたは−５．２Ｖ、ＥＣＬインタ
フェース半導体集積回路の高電位側の電源電位線は０Ｖ
であることを特徴とする請求項１３記載のＢｉＣＭＯＳ
半導体集積回路。
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| JP1215077A JPH0379121A (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
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| JP1215077A JPH0379121A (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
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