JPH0691442B2 - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPH0691442B2 JPH0691442B2 JP63080661A JP8066188A JPH0691442B2 JP H0691442 B2 JPH0691442 B2 JP H0691442B2 JP 63080661 A JP63080661 A JP 63080661A JP 8066188 A JP8066188 A JP 8066188A JP H0691442 B2 JPH0691442 B2 JP H0691442B2
- Authority
- JP
- Japan
- Prior art keywords
- mos fet
- circuit
- level shift
- signal
- type mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はある電圧振幅の信号を、別の電圧振幅の信号に
変換するレベルシフト回路に関し、特にフラットパネル
等を駆動するために低電圧のロジック信号を高電圧のフ
ラットパネル駆動信号に変換する高耐圧ICのレベルシフ
ト回路に関する。
変換するレベルシフト回路に関し、特にフラットパネル
等を駆動するために低電圧のロジック信号を高電圧のフ
ラットパネル駆動信号に変換する高耐圧ICのレベルシフ
ト回路に関する。
従来この主のレベルシフト回路は、第３図に例を示す様
にＮ型MOS FETとＰ型MOS FETのドレイン同士を接続した
１つのCMOS回路と素子寸法（いわゆるディメンジョン）
が等しいもう１つのCMOS回路を用意し、一方のCMOS回路
のＰ型MOS FETOのゲートを他方のCMOS回路の共通ドレイ
ンにそれぞれ交互に接続し、Ｎ型MOS FETのそれぞれの
ゲートに反対の極性の低電圧信号を入力し、ドレインか
ら高電圧信号を取り出していた。
にＮ型MOS FETとＰ型MOS FETのドレイン同士を接続した
１つのCMOS回路と素子寸法（いわゆるディメンジョン）
が等しいもう１つのCMOS回路を用意し、一方のCMOS回路
のＰ型MOS FETOのゲートを他方のCMOS回路の共通ドレイ
ンにそれぞれ交互に接続し、Ｎ型MOS FETのそれぞれの
ゲートに反対の極性の低電圧信号を入力し、ドレインか
ら高電圧信号を取り出していた。
上述した従来の技術では、それぞれのCMOSのＮ型とＰ型
のディメンジョンは異なるが、２つのCMOSで対応するも
の同士は同じものである。
のディメンジョンは異なるが、２つのCMOSで対応するも
の同士は同じものである。
ゲート長L,ゲート幅Ｗ等のディメンジョンは、Ｎ型とＰ
型のMOS FETでは電流能力が違うため、一般にある１つ
のCMOS回路ではＮ型Ｐ型相互のディメンジョン比は変え
ている。通常、この種のレベルシフト回路は第３図に示
す様に一方の共通ドレインを出力に取り出すか、別のCM
OS回路のゲートに接続し、もう１方の共通ドレインは外
に接続しない。この様に２段のCMOSにおいてそれぞれ共
通ドレインにつながる負荷が異るため、２段CMOSを同じ
ディメンジョンにした場合、重い負荷を十分駆動できる
様にディメンジョンを決めるため、軽い負荷のCMOSに対
しては大きすぎて無駄となり、素子面積が増加する。
型のMOS FETでは電流能力が違うため、一般にある１つ
のCMOS回路ではＮ型Ｐ型相互のディメンジョン比は変え
ている。通常、この種のレベルシフト回路は第３図に示
す様に一方の共通ドレインを出力に取り出すか、別のCM
OS回路のゲートに接続し、もう１方の共通ドレインは外
に接続しない。この様に２段のCMOSにおいてそれぞれ共
通ドレインにつながる負荷が異るため、２段CMOSを同じ
ディメンジョンにした場合、重い負荷を十分駆動できる
様にディメンジョンを決めるため、軽い負荷のCMOSに対
しては大きすぎて無駄となり、素子面積が増加する。
又、信号の変化時はＰ型からＮ型へ向った貫通電流が流
れるが、ディメンジョンが大きい程この電流が大きいた
めに、余分に大きいディメンジョンは、消費電力の増大
につながる。
れるが、ディメンジョンが大きい程この電流が大きいた
めに、余分に大きいディメンジョンは、消費電力の増大
につながる。
本発明のレベルシフト回路は、Ｎ型とＰ型のMOS FETの
ドレイン同士をつないだCMOS回路を２段用意し、一方の
CMOS回路のＰ型MOS FETのゲートを他方のCMOS回路の共
通ドレインにそれぞれ交互に接続し、Ｎ型MOS FETのゲ
ートに低電圧信号を入力し、共通ドレインから高電圧信
号を取り出すタイプのレベルシフト回路において、２段
のCMOS回路のうち、ドレインにつながる負荷が小さい方
のCMOS回路のデイメンジョンを相対的に小さく設定して
いる。
ドレイン同士をつないだCMOS回路を２段用意し、一方の
CMOS回路のＰ型MOS FETのゲートを他方のCMOS回路の共
通ドレインにそれぞれ交互に接続し、Ｎ型MOS FETのゲ
ートに低電圧信号を入力し、共通ドレインから高電圧信
号を取り出すタイプのレベルシフト回路において、２段
のCMOS回路のうち、ドレインにつながる負荷が小さい方
のCMOS回路のデイメンジョンを相対的に小さく設定して
いる。
次に、図面を参照して、本発明をより詳細に説明する。
第１図は本発明の一実施例の回路図である。MN1,MN2は
Ｎ型MOS FETであり、回路上ドレインに高電圧がかかる
ため、ドレインに低濃度層を入れるいわゆるオフセット
MOS構造をとることで、ドレインの高耐圧化をはかって
いる。MP1,MP2はＰ型MOS FETであり、回路上ドレインと
ゲートにも高電圧がかかるため、上記のオフセット構造
をとる他に、ゲート酸化膜を厚くしてゲートの高耐圧化
もはかっている。負荷容量CIは、外部につながる負荷
か、次段の回路の等価的な容量を表わしている。通常MO
S FETのゲート長Ｌはプロセスで決まるため、素子のデ
ィメンジョンはゲート幅Ｗを変える。MOS FET MN1,MP1
で構成される第１のCMOSのディメンジョンXN1，XP1のｎ
倍のディメンジョンnXN1，nXP1をMOS FET MN2,MP2で構
成される第２のCMOSのディメンジョンとしている。ｎは
負荷容量CL1と寄生容量CP1との比でほぼ決まりｎ≒CL1
／CP1となる。通常CL1≫P1であるためｎ＞１となる。X
N1，XP1の絶対的な値は要求されるスピード、消費電力M
OS FETの電流能力等で決まる。
Ｎ型MOS FETであり、回路上ドレインに高電圧がかかる
ため、ドレインに低濃度層を入れるいわゆるオフセット
MOS構造をとることで、ドレインの高耐圧化をはかって
いる。MP1,MP2はＰ型MOS FETであり、回路上ドレインと
ゲートにも高電圧がかかるため、上記のオフセット構造
をとる他に、ゲート酸化膜を厚くしてゲートの高耐圧化
もはかっている。負荷容量CIは、外部につながる負荷
か、次段の回路の等価的な容量を表わしている。通常MO
S FETのゲート長Ｌはプロセスで決まるため、素子のデ
ィメンジョンはゲート幅Ｗを変える。MOS FET MN1,MP1
で構成される第１のCMOSのディメンジョンXN1，XP1のｎ
倍のディメンジョンnXN1，nXP1をMOS FET MN2,MP2で構
成される第２のCMOSのディメンジョンとしている。ｎは
負荷容量CL1と寄生容量CP1との比でほぼ決まりｎ≒CL1
／CP1となる。通常CL1≫P1であるためｎ＞１となる。X
N1，XP1の絶対的な値は要求されるスピード、消費電力M
OS FETの電流能力等で決まる。
低電圧信号INと低電圧信号INはそれぞれ逆の極性の信号
で各端子3,4にそれぞれ入力される。今、信号INが論理
レベルL,信号INが“H"の時、MOS FET MN1はオフ、MOS F
ET MN2はオンとなりMOS FET MP1のゲート電位が下が
り、MOS FET MP1がオンとなり、MOS FET MP1のドレイン
電位が上昇してMOS FET MP2をオフさせて、高電圧信号
の端子の５が“H"となる。逆に、信号INを“H",信号IN
を“L"とすると高電圧信号の端子５は“L"となる。この
様に低電圧信号IN,INによって端子５の高電圧信号を制
御する事ができる。
で各端子3,4にそれぞれ入力される。今、信号INが論理
レベルL,信号INが“H"の時、MOS FET MN1はオフ、MOS F
ET MN2はオンとなりMOS FET MP1のゲート電位が下が
り、MOS FET MP1がオンとなり、MOS FET MP1のドレイン
電位が上昇してMOS FET MP2をオフさせて、高電圧信号
の端子の５が“H"となる。逆に、信号INを“H",信号IN
を“L"とすると高電圧信号の端子５は“L"となる。この
様に低電圧信号IN,INによって端子５の高電圧信号を制
御する事ができる。
前述したように、負荷容量CL1≫寄生容量CP1のためMOS
FET MN1,MP1のディメンジョンは小さくても十分速く駆
動できる。MOS FET MN1がオフからオンに変わる時、MOS
FET MP1はまだオンになっているため、一時的にオンオ
ンの期間であり、MOS FET MP1,MN1を通る貫通電流が流
れる。MOS FET MN1,MP1のディメンジョンを小さくする
事で、この貫通電流を小さくし、消費電力を下げる事が
できる。又、ディメンジョンを小さくする事で大幅な素
子面積の削減が可能となる。
FET MN1,MP1のディメンジョンは小さくても十分速く駆
動できる。MOS FET MN1がオフからオンに変わる時、MOS
FET MP1はまだオンになっているため、一時的にオンオ
ンの期間であり、MOS FET MP1,MN1を通る貫通電流が流
れる。MOS FET MN1,MP1のディメンジョンを小さくする
事で、この貫通電流を小さくし、消費電力を下げる事が
できる。又、ディメンジョンを小さくする事で大幅な素
子面積の削減が可能となる。
第２図は本発明の他の実施例の回路図である。第１図の
実施例と同様にMOS FET MN3,MN4,MP3,MP4のドレインは
全て高耐圧化し、MOS FET MN3とMN4はゲートも高耐圧化
している。この実施例ではＰ型MOS FET側に低電圧信号
を入力するため、負の高電圧信号に変換する事ができ
る。第１図の実施例と同様に低消費電力で小型のレベル
シフト回路が構成できる。
実施例と同様にMOS FET MN3,MN4,MP3,MP4のドレインは
全て高耐圧化し、MOS FET MN3とMN4はゲートも高耐圧化
している。この実施例ではＰ型MOS FET側に低電圧信号
を入力するため、負の高電圧信号に変換する事ができ
る。第１図の実施例と同様に低消費電力で小型のレベル
シフト回路が構成できる。
以上説明したように、本発明は第１図の実施例ではMOS
FET MN1,MP1,MN2,MP2のディメンジョンをドレインにつ
ながる容量に合わせて、寄生容量程度の小さい容量がつ
ながるMOS FET MN1,MP1のディメンジョンは小さくし、
大きな負荷容量がつながるMOS FET MN2,MP2のディメン
ジョンは大きくする事で、あるスピードを得る最適のデ
ィメンジョンが構成でき、従来技術のレベルシフト回路
に比べ大幅な素子面積の削減と消費電力の低下が実現で
きる。
FET MN1,MP1,MN2,MP2のディメンジョンをドレインにつ
ながる容量に合わせて、寄生容量程度の小さい容量がつ
ながるMOS FET MN1,MP1のディメンジョンは小さくし、
大きな負荷容量がつながるMOS FET MN2,MP2のディメン
ジョンは大きくする事で、あるスピードを得る最適のデ
ィメンジョンが構成でき、従来技術のレベルシフト回路
に比べ大幅な素子面積の削減と消費電力の低下が実現で
きる。
第１図は本発明の一実施例の等価回路図、第２図は本発
明の他の実施例の等価回路図、第３図は従来の回路の等
価回路図を示す。 MN1〜６……Ｎ型MOS FET、MP1〜６……Ｐ型MOS FET、C
P1〜CP3……寄生容量、CL1〜CL3……負荷容量。 １……グラウンド、２……高電圧電源、３……低電圧信
号IN、４……低電圧信号IN、５……高電圧信号、６……
グラウンド、７……高電圧負電源、８……低電圧信号I
N、９……低電圧信号IN、10……高電圧信号、11……グ
ラウンド、12……高電圧電源、13……低電圧信号IN、14
……低電圧信号IN、15……高電圧信号。
明の他の実施例の等価回路図、第３図は従来の回路の等
価回路図を示す。 MN1〜６……Ｎ型MOS FET、MP1〜６……Ｐ型MOS FET、C
P1〜CP3……寄生容量、CL1〜CL3……負荷容量。 １……グラウンド、２……高電圧電源、３……低電圧信
号IN、４……低電圧信号IN、５……高電圧信号、６……
グラウンド、７……高電圧負電源、８……低電圧信号I
N、９……低電圧信号IN、10……高電圧信号、11……グ
ラウンド、12……高電圧電源、13……低電圧信号IN、14
……低電圧信号IN、15……高電圧信号。
Claims (1)
- 【請求項１】Ｎ型MOS FETとＰ型MOS FETのドレイン同士
をつないだCMOS回路を２段用意し、一方のCMOS回路の一
導電型MOS FETのゲートを他方のCMOS回路の共通ドレイ
ンにそれぞれ交互に接続し、反対導電型MOS FETのゲー
トにある電圧振幅の信号を入力し、共通ドレインから別
の電圧振幅の信号を取り出すレベルシフト回路におい
て、２段のCMOS回路のうちドレインにつながる負荷が小
さい方のCMOS回路の素子寸法を相対的に小さくする事を
特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080661A JPH0691442B2 (ja) | 1988-03-31 | 1988-03-31 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080661A JPH0691442B2 (ja) | 1988-03-31 | 1988-03-31 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01253309A JPH01253309A (ja) | 1989-10-09 |
| JPH0691442B2 true JPH0691442B2 (ja) | 1994-11-14 |
Family
ID=13724545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080661A Expired - Lifetime JPH0691442B2 (ja) | 1988-03-31 | 1988-03-31 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691442B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI237947B (en) | 2001-07-12 | 2005-08-11 | Sanyo Electric Co | Level transducing circuit |
| JP4098322B2 (ja) | 2004-08-30 | 2008-06-11 | 松下電器産業株式会社 | 駆動回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486670A (en) * | 1982-01-19 | 1984-12-04 | Intersil, Inc. | Monolithic CMOS low power digital level shifter |
-
1988
- 1988-03-31 JP JP63080661A patent/JPH0691442B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486670A (en) * | 1982-01-19 | 1984-12-04 | Intersil, Inc. | Monolithic CMOS low power digital level shifter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01253309A (ja) | 1989-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5180965A (en) | Direct-current power source circuit with back gate control circuit for power MOS-FET | |
| JPH10173511A (ja) | 電圧レベルシフチング回路 | |
| JP3285109B2 (ja) | 半導体装置 | |
| US4240039A (en) | MOS Differential amplifier | |
| JP3362890B2 (ja) | バツフア回路 | |
| JPH0691442B2 (ja) | レベルシフト回路 | |
| JPH01300714A (ja) | 負荷電流制御型論理回路 | |
| JPH0543212B2 (ja) | ||
| JPH0834391B2 (ja) | 演算増幅回路 | |
| JPH0496369A (ja) | ゲートアレー型ｌｓｉ | |
| JPH0159678B2 (ja) | ||
| JPH0225108A (ja) | 半導体集積回路 | |
| JP2674798B2 (ja) | 基板電位供給回路 | |
| US6437605B1 (en) | Dynamic sense amplifier for low-power applications | |
| JPS6333373Y2 (ja) | ||
| JP3031090B2 (ja) | 出力ポート回路 | |
| JPS6290031A (ja) | 半導体集積回路 | |
| JPH04115397U (ja) | センスアンプ回路 | |
| SU1376117A1 (ru) | Усилитель считывани на КМДП транзисторах | |
| JP2655913B2 (ja) | Ｆｅｔ半導体集積回路 | |
| JPH0339404B2 (ja) | ||
| JPH1064265A (ja) | 半導体装置の出力回路 | |
| JPH0685569A (ja) | 増幅器回路 | |
| JPH05325563A (ja) | センスアンプ | |
| JP2002026693A (ja) | シュミット回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 14 |