JPH0438867A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0438867A JPH0438867A JP2251687A JP25168790A JPH0438867A JP H0438867 A JPH0438867 A JP H0438867A JP 2251687 A JP2251687 A JP 2251687A JP 25168790 A JP25168790 A JP 25168790A JP H0438867 A JPH0438867 A JP H0438867A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に係るものであり、特
に、メモリ素子のコンデンサ容量を増加させ得る半導体
装置の製造方法に関するものである。
に、メモリ素子のコンデンサ容量を増加させ得る半導体
装置の製造方法に関するものである。
（従来の技術及び発明が解決しようとする課題）最近、
半導体製造技術の発達とメモリ素子の応用分野が広がっ
てゆくにつれて、大容量のメモリ素子の開発が進んでい
る。特に、一つのメモリセル（ｃｅｌｌ）を一つのコン
デンサと一つのトランジスタとにより構成することによ
り、高集積化に有利なりＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）については注
目に値する発展がなされてきた。
半導体製造技術の発達とメモリ素子の応用分野が広がっ
てゆくにつれて、大容量のメモリ素子の開発が進んでい
る。特に、一つのメモリセル（ｃｅｌｌ）を一つのコン
デンサと一つのトランジスタとにより構成することによ
り、高集積化に有利なりＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）については注
目に値する発展がなされてきた。
このＤＲＡＭは集積度を向上させるため、メモリセルの
構造が、従来のプレーナ（ｐｌａｎａｒ）形コンデンサ
セルから三次元的な構造に発展した。これらは、メモリ
セルの構造によりスタック（ｓｔａｃｋ）形コンデンサ
セルとトレンチ（ｔｒｅｎｃｈ）形コンデンサセルとに
大別される。
構造が、従来のプレーナ（ｐｌａｎａｒ）形コンデンサ
セルから三次元的な構造に発展した。これらは、メモリ
セルの構造によりスタック（ｓｔａｃｋ）形コンデンサ
セルとトレンチ（ｔｒｅｎｃｈ）形コンデンサセルとに
大別される。
１Ｍ 及び４Ｍ ＤＲＡＭ は、集積度向上にした
がってメモリセル動作のための十分なセルキャパシタン
スを得るため、スタック形コンデンサセル構造が広く使
われている。
がってメモリセル動作のための十分なセルキャパシタン
スを得るため、スタック形コンデンサセル構造が広く使
われている。
しかし、１６Ｍ ＤＲＡＭ ではコンデンサのセルサ
イズが４Ｍに比べて半分以下に減少するので、従来の単
層構造のスタック形コンデンサセル構造では十分なセル
キャパシタンスが得られなかった。
イズが４Ｍに比べて半分以下に減少するので、従来の単
層構造のスタック形コンデンサセル構造では十分なセル
キャパシタンスが得られなかった。
従って、二階構造、ピン構造、シリンダ構造及びボック
ス構造等が開発されたことが知られている。
ス構造等が開発されたことが知られている。
第１Ａ図ないし第１Ｇ図は、ボックス構造を有するスタ
ックコンデンサセルの工程順序を示したもので、Ｓ、Ｉ
ｎｏｕｅ、＾、Ｎｉｔａｙａｍａ、に、Ｈｉｅｄａ、ａ
ｎｄＦ、Ｈｏｒｉｇｕｃ旧によりＥｘｔ、Ａｂｓ、２１
ｔｈ ＳＳＤＭ８９の１４１〜１４４頁に発表されたも
のである。
ックコンデンサセルの工程順序を示したもので、Ｓ、Ｉ
ｎｏｕｅ、＾、Ｎｉｔａｙａｍａ、に、Ｈｉｅｄａ、ａ
ｎｄＦ、Ｈｏｒｉｇｕｃ旧によりＥｘｔ、Ａｂｓ、２１
ｔｈ ＳＳＤＭ８９の１４１〜１４４頁に発表されたも
のである。
図面によれば、ボックス形ＳＴＣセルの製造工程は次の
順序による。
順序による。
ａ） ＳｉＯ２、Ｓｉ、 Ｎ ３及び５１０２膜を、基
板上に形成したＭＯＳトランジスタ（ワードライン）上
に順次に沈積させる。
板上に形成したＭＯＳトランジスタ（ワードライン）上
に順次に沈積させる。
ｂ）基板上にコンタクトホールを形成し、全表面に多結
晶シリコン層を沈積させる。
晶シリコン層を沈積させる。
ｃ）ＳｉＯ２、多結晶−シリコン、５１０２膜を順次に
沈積させ、これらの膜をパターニングする。
沈積させ、これらの膜をパターニングする。
ｄ）全表面に多結晶シリコン層を覆い、エッチバック工
程を通じて側壁を形成する。
程を通じて側壁を形成する。
ｅ）ストレージノード内の８１０２を除去するためのウ
ィンドー（ｗｉ ｎｄｏｗ）を形成する。
ィンドー（ｗｉ ｎｄｏｗ）を形成する。
ｆ）Ｓ１０２を除去してボックス形構造のストレージノ
ードを得る。
ードを得る。
ｇ）誘電膜をストレージノードの表面に被覆し、セルプ
レート用多結晶シリコンを沈積させる。
レート用多結晶シリコンを沈積させる。
このように、Ｓ、！ｎｏｕｅらによって提案されたボッ
クス構造のＳＴＣセルは、１６Ｍ、 ６４Ｍ ＤＲＡＭ
で要求されるセルキャパシタンスを満足することができ
た。
クス構造のＳＴＣセルは、１６Ｍ、 ６４Ｍ ＤＲＡＭ
で要求されるセルキャパシタンスを満足することができ
た。
しかし、前述したボックス構造のＳＴＣセルの製造工程
は、ボックス構造の側面を側壁工程により形成するので
、次のような短所が指摘されている。
は、ボックス構造の側面を側壁工程により形成するので
、次のような短所が指摘されている。
第１に、エツチング工程が複雑である。なぜならば、ス
トレージノードパターンを得るため、まず、ＳｉＯ２、
’ Ｐｏ１ｉ−５ｉ ／ ＳｉＯ２膜の三階を順次にエ
ツチングしく第１Ｃ図参照）、引き続き側壁を形成する
ためのエッチバック工程（第１Ｄ図参照）を行なわなけ
ればならないからである。また、ウィンドー形成時（第
１Ｅ図参照） ＳｉＯ２／ Ｐｏ１ｉ−５層を順次にエ
ツチングすべきである。
トレージノードパターンを得るため、まず、ＳｉＯ２、
’ Ｐｏ１ｉ−５ｉ ／ ＳｉＯ２膜の三階を順次にエ
ツチングしく第１Ｃ図参照）、引き続き側壁を形成する
ためのエッチバック工程（第１Ｄ図参照）を行なわなけ
ればならないからである。また、ウィンドー形成時（第
１Ｅ図参照） ＳｉＯ２／ Ｐｏ１ｉ−５層を順次にエ
ツチングすべきである。
第２に、側壁形成工程時の蝕刻率調整が難しい。
なぜならば、蝕刻率が小さい場合には、５１０２膜除去
（ｓｔｒｉｐ）後、第１Ｆ図に図示されたように尖った
点が生じることもある。この尖った点には電界が集中す
るので、誘電膜のブレークダウン及び洩れ電流の原因と
なるか、誘電膜をストレージノードの表面に均一な厚さ
て被覆することが難しくなる。また、蝕刻率が大きい場
合には、側壁が薄くなってストレージノードのポリ層間
の連結を弱化させる。
（ｓｔｒｉｐ）後、第１Ｆ図に図示されたように尖った
点が生じることもある。この尖った点には電界が集中す
るので、誘電膜のブレークダウン及び洩れ電流の原因と
なるか、誘電膜をストレージノードの表面に均一な厚さ
て被覆することが難しくなる。また、蝕刻率が大きい場
合には、側壁が薄くなってストレージノードのポリ層間
の連結を弱化させる。
第３に、前述した第１、第２の影響で作業能率及び製品
歩留まりが低下する。
歩留まりが低下する。
本発明は、上記のような従来の問題点を解決するために
成されたものであり、半導体基板面の上側にボックス構
造のストレージノードを形成し、このボックス構造の内
外面をコンデンサ有効面積として使うことによって、コ
ンデンサの容量を大きくさせたボックス構造のスタック
型コンデンサをより効率的に製造できる半導体装置の製
造方法を提供することを第１の目的とする。
成されたものであり、半導体基板面の上側にボックス構
造のストレージノードを形成し、このボックス構造の内
外面をコンデンサ有効面積として使うことによって、コ
ンデンサの容量を大きくさせたボックス構造のスタック
型コンデンサをより効率的に製造できる半導体装置の製
造方法を提供することを第１の目的とする。
また、本発明は、ボックス構造のスタック型コンデンサ
を有する半導体メモリ装置の歩留まりを向上させ得る半
導体装置の製造方法を提供することを第２の目的とする
。
を有する半導体メモリ装置の歩留まりを向上させ得る半
導体装置の製造方法を提供することを第２の目的とする
。
（課題を解決するための手段）
上記のような目的を達成するため、本発明によるボック
ス構造を有するスタック形コンデンサの製造方法は、第
１伝導型の半導体基板上にフィールド酸化膜を成長させ
てアクティブ領域を限定する第１工程と、前記アクティ
ブ領域上にメモリセルの構成要素であるトランジスタの
ゲート電極。
ス構造を有するスタック形コンデンサの製造方法は、第
１伝導型の半導体基板上にフィールド酸化膜を成長させ
てアクティブ領域を限定する第１工程と、前記アクティ
ブ領域上にメモリセルの構成要素であるトランジスタの
ゲート電極。
ソース領域及びドレイン領域を形成し、前記フィールド
酸化膜上の所定部分に第１導電層を形成し、前記ゲート
電極及び第１導電層上に第１絶縁層を形成する第２工程
と、前記第２工程以後第２絶縁層を形成する第３工程と
、前記ソース領域の一部分を露出するために開口を形成
し、前記第２絶縁層及び露出された基板の全表面に第２
導電層を沈積する第４工程と、前記第２導電層上に第３
絶縁層を塗布してサドル形の第３絶縁層パターンを形成
する第５工程と、前記第５工程以後第３導電層を沈積す
る第６工程と、前記ソース領域上部の第３導電層を蝕刻
する第７工程と、前記第３絶縁層パターンを除き、コン
デンサの第１電極パターンを形成する第８工程と、前記
第８工程以後誘電体膜及び第４導電層を順次に形成する
第９工程よりなることを特徴とする。
酸化膜上の所定部分に第１導電層を形成し、前記ゲート
電極及び第１導電層上に第１絶縁層を形成する第２工程
と、前記第２工程以後第２絶縁層を形成する第３工程と
、前記ソース領域の一部分を露出するために開口を形成
し、前記第２絶縁層及び露出された基板の全表面に第２
導電層を沈積する第４工程と、前記第２導電層上に第３
絶縁層を塗布してサドル形の第３絶縁層パターンを形成
する第５工程と、前記第５工程以後第３導電層を沈積す
る第６工程と、前記ソース領域上部の第３導電層を蝕刻
する第７工程と、前記第３絶縁層パターンを除き、コン
デンサの第１電極パターンを形成する第８工程と、前記
第８工程以後誘電体膜及び第４導電層を順次に形成する
第９工程よりなることを特徴とする。
（作用）
以上のような工程で半導体装置を製造すれば、全ての蝕
刻工程が単層のみで行われるようになるから、側壁構造
が不要となって製造が簡単となる。
刻工程が単層のみで行われるようになるから、側壁構造
が不要となって製造が簡単となる。
さらに、ストレージノードの表面に誘電膜が均一に被覆
され得るので、作業能率が向上し、歩留まりも向上する
。
され得るので、作業能率が向上し、歩留まりも向上する
。
（実施例）
以下に、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第２図は、本発明による半導体メモリ装置の一部平面図
である。同図において参照符号１０２はアクティブ領域
であり、２及び５はワードライン（後述するゲート電極
及び第１導電層）である。
である。同図において参照符号１０２はアクティブ領域
であり、２及び５はワードライン（後述するゲート電極
及び第１導電層）である。
また、２０はソース領域の一部分を露出する埋没接触窓
であり、１０は上記埋没接触窓２０と連結されコンデン
サの第１電極で使われる第２導電層であり、１１はサド
ル（ｓａｄｄ ｌ ｅ）形の第３絶縁層パターンである
。１４はコンデンサの第２電極で使われる第４導電層で
あり、２１は上記第４導電層が除かれる部分である。２
２はドレイン領域の一部分を露出する接触窓であり、１
７は上記接触窓２２と連結されビットラインで使われる
金属層である。
であり、１０は上記埋没接触窓２０と連結されコンデン
サの第１電極で使われる第２導電層であり、１１はサド
ル（ｓａｄｄ ｌ ｅ）形の第３絶縁層パターンである
。１４はコンデンサの第２電極で使われる第４導電層で
あり、２１は上記第４導電層が除かれる部分である。２
２はドレイン領域の一部分を露出する接触窓であり、１
７は上記接触窓２２と連結されビットラインで使われる
金属層である。
第３図は、第２図のＡ−Ａ線を切った本発明のスタック
形コンデンサの断面図である。
形コンデンサの断面図である。
本発明によるスタック形コンデンサは第２図及び第３図
に示したように、第１伝導型の半導体基板１００上にア
クティブ領域を限定するために選択的にフィールド酸化
膜１０１を形成し、上記アクティブ領域上にゲート酸化
膜１を介してゲート電極２を形成し、このゲート電極２
両側の半導体基板表面に第２伝導型のソース領域３及び
ドレイン領域４を形成し、上記フィールド酸化膜１０１
上の所定部分に隣接するメモリセルのゲート電極と連結
される第１導電層５を形成し、上記ゲート電極２及び第
１導電層５上に絶縁層６，７を形成し、上記ソース領域
３の一部分と連結されると同時に、上記ゲート電極２及
び第１導電層５上部の絶縁層７上に置かれるよう第２導
電層１０を形成し、上記第２導電層１０と一定のギャッ
プをおいて連結されると同時に、そのパターンが上記ゲ
ート電極２及び第１導電層５の上部にのみ置かれるよう
第３導電層１２を形成し、上記第２及び第３導電層１０
．１２の表面に沿って誘電体膜１３を形成し、上記誘電
体膜１３上に第４導電層１４を形成してスタック形構造
を成す。
に示したように、第１伝導型の半導体基板１００上にア
クティブ領域を限定するために選択的にフィールド酸化
膜１０１を形成し、上記アクティブ領域上にゲート酸化
膜１を介してゲート電極２を形成し、このゲート電極２
両側の半導体基板表面に第２伝導型のソース領域３及び
ドレイン領域４を形成し、上記フィールド酸化膜１０１
上の所定部分に隣接するメモリセルのゲート電極と連結
される第１導電層５を形成し、上記ゲート電極２及び第
１導電層５上に絶縁層６，７を形成し、上記ソース領域
３の一部分と連結されると同時に、上記ゲート電極２及
び第１導電層５上部の絶縁層７上に置かれるよう第２導
電層１０を形成し、上記第２導電層１０と一定のギャッ
プをおいて連結されると同時に、そのパターンが上記ゲ
ート電極２及び第１導電層５の上部にのみ置かれるよう
第３導電層１２を形成し、上記第２及び第３導電層１０
．１２の表面に沿って誘電体膜１３を形成し、上記誘電
体膜１３上に第４導電層１４を形成してスタック形構造
を成す。
第４Ａ図ないし第一４１図は、本発明によるスタック形
コンデンサの製造工程を図示した一実施例の工程順序図
である。
コンデンサの製造工程を図示した一実施例の工程順序図
である。
第４Ａ図は、半導体基板１００上にトランジスタの形成
工程を図示したもので、まず第１伝導型の半導体基板１
００上に選択酸化法によるフィールド酸化膜１０１を成
長させてアクティブ領域を限定する。このアクティブ領
域上にゲート酸化膜１を介してトランジスタのゲート電
極２になる不純物がドーピングされた多結晶シリコン層
を形成し、同時に上記フィールド酸化膜１０１上の所定
部分に、隣接するメモリセルのゲート電極と連結される
第１導電層５、例えば不純物のドーピングされた第１多
結晶シリコン層を形成する。そして、上記ゲート電極２
及び第１導電層５を絶縁させる第１絶縁層６を形成し、
上記ゲート電極２両側の半導体基板表面にイオン注入を
通じてソース領域３及びドレイン領域４を形成する。
工程を図示したもので、まず第１伝導型の半導体基板１
００上に選択酸化法によるフィールド酸化膜１０１を成
長させてアクティブ領域を限定する。このアクティブ領
域上にゲート酸化膜１を介してトランジスタのゲート電
極２になる不純物がドーピングされた多結晶シリコン層
を形成し、同時に上記フィールド酸化膜１０１上の所定
部分に、隣接するメモリセルのゲート電極と連結される
第１導電層５、例えば不純物のドーピングされた第１多
結晶シリコン層を形成する。そして、上記ゲート電極２
及び第１導電層５を絶縁させる第１絶縁層６を形成し、
上記ゲート電極２両側の半導体基板表面にイオン注入を
通じてソース領域３及びドレイン領域４を形成する。
第４Ｂ図は、第２絶縁層７の形成工程を図示したもので
、上記第４Ａ図工程以後１ｏｏｏ八〜３０００八程度の
第２絶縁層７、例えばＩＴＯ（ｌｌｉｇｈ Ｔｅｍｐｅ
ｒａｔｕｒｅ ０ｘｉｄｅ）膜あるいはＬＴＯ（Ｌｏｗ
Ｔｅｍｐｅｒａｔｕｒｅ ０ｘｉｄｅ）膜を形成する
。
、上記第４Ａ図工程以後１ｏｏｏ八〜３０００八程度の
第２絶縁層７、例えばＩＴＯ（ｌｌｉｇｈ Ｔｅｍｐｅ
ｒａｔｕｒｅ ０ｘｉｄｅ）膜あるいはＬＴＯ（Ｌｏｗ
Ｔｅｍｐｅｒａｔｕｒｅ ０ｘｉｄｅ）膜を形成する
。
第４Ｃ図は、コンデンサの第１電極で使われる第２導電
層１０の形成工程を図示したもので、上記ソース領域３
の一部分を露出するために開口を形成し、上記第２絶縁
層７の表面及び露出された基板の全表面にコンデンサの
第１電極で使われる１０００八〜２０００人程度の第２
導電層１０、例えば不純物かドーピングされた第２多結
晶シリコン層を形成する。
層１０の形成工程を図示したもので、上記ソース領域３
の一部分を露出するために開口を形成し、上記第２絶縁
層７の表面及び露出された基板の全表面にコンデンサの
第１電極で使われる１０００八〜２０００人程度の第２
導電層１０、例えば不純物かドーピングされた第２多結
晶シリコン層を形成する。
第４Ｄ図は、第３絶縁層パターン１１の形成工程を図示
したもので、上記第２導電層１ｏ上に１゜００八〜２０
０ＯＡ程度の第３絶縁層、例えばＩＴＯ膜あるいはＬＴ
Ｏ膜を沈積してサドル形の第３絶縁層パターン１１を形
成する。
したもので、上記第２導電層１ｏ上に１゜００八〜２０
０ＯＡ程度の第３絶縁層、例えばＩＴＯ膜あるいはＬＴ
Ｏ膜を沈積してサドル形の第３絶縁層パターン１１を形
成する。
第４Ｅ図は、コンデンサの第１電極で使われる第３導電
層１２の形成工程を図示したもので、上記第４Ｄ図の工
程以後１０００Ａ〜２００ＯＡ程度の第３導電層１２、
例えば不純物がドーピングされた第３多結晶シリコン層
を形成する。
層１２の形成工程を図示したもので、上記第４Ｄ図の工
程以後１０００Ａ〜２００ＯＡ程度の第３導電層１２、
例えば不純物がドーピングされた第３多結晶シリコン層
を形成する。
第４Ｆ図は、上記第３導電層１２の蝕刻工程を図示した
もので、上記第４Ｃ図の開口形成特使われたマスクパタ
ーンと同一の臨界寸法（ｃｉｒｔｉｃａｌｄｉｍｅｎｓ
ｉｏｎ）を存するマスクパターンを適用して上記ソース
領域３上部の第３導電層を蝕刻することによって、第４
Ｆ図に示したようなパターンを形成する。
もので、上記第４Ｃ図の開口形成特使われたマスクパタ
ーンと同一の臨界寸法（ｃｉｒｔｉｃａｌｄｉｍｅｎｓ
ｉｏｎ）を存するマスクパターンを適用して上記ソース
領域３上部の第３導電層を蝕刻することによって、第４
Ｆ図に示したようなパターンを形成する。
第４Ｇ図は、上記第３絶縁層パターンの除去工程とコン
デンサの第１電極パターンの形成工程を図示したもので
、」二記第４Ｆ図の工程で現れた第３絶縁層パターンを
湿式蝕刻法を使って除き、上記ゲート電極２及び第１導
電層５上部の第２導電層と第３導電層とを蝕刻すること
によって、第４Ｇ図に示されたようなコンデンサの第１
電極パターンを形成する。このようなコンデンサの第１
電極パターンは、上記ゲート電極２と第１導電層５上部
から上記ソース領域の方に上記コンデンサの第１電極が
曲がっているので、上記コンデンサの製作後ビットライ
ン形成に問題はない。
デンサの第１電極パターンの形成工程を図示したもので
、」二記第４Ｆ図の工程で現れた第３絶縁層パターンを
湿式蝕刻法を使って除き、上記ゲート電極２及び第１導
電層５上部の第２導電層と第３導電層とを蝕刻すること
によって、第４Ｇ図に示されたようなコンデンサの第１
電極パターンを形成する。このようなコンデンサの第１
電極パターンは、上記ゲート電極２と第１導電層５上部
から上記ソース領域の方に上記コンデンサの第１電極が
曲がっているので、上記コンデンサの製作後ビットライ
ン形成に問題はない。
第４Ｈ図は、誘電体膜１３及びコンデンサの第２電極で
使われる第４導電層１４の形成工程を図示したもので、
上記コンデンサの第１電極パターン、すなわち第２導電
層１０と第３導電層１２の上部、側面、底の全ての表面
を沿って５０八〜１００人程度の誘電体膜１３を形成し
、上記誘電体膜１３上にコンデンサの第２電極で使われ
る１０００Å〜２０００Å程度の第４導電層１４、例え
ば不純物がドーピングされた第４多結晶シリコン層を沈
積してスタック形コンデンサを完成する。この時、上記
誘電体膜１３はＨＴＯ膜あるいはＬＴＯ膜のような酸化
膜構造あるいは酸化膜（Ｏｘｉｄｅ） ／窒化膜（Ｎｉ
ｔｒｉｄｅ） ／酸化膜（Ｏｘｉｄｅ）構造、すなわち
ＯＮＯ構造あるいは窒化膜（Ｎｉｔｒｉｄｅ） ’／酸
化膜（Ｏｘｉｄｅ）構造、すなわちＮＯ槽構造ある。こ
こで本発明によるコンデンサセルはコンデンサの第１電
極がゲート電極と第１導電層上部からソース領域の方に
曲がっているし、コンデンサの第２電極か上記第１電極
を覆いかぶせるように形成されているので、特にＣ８直
Ｃｕｒｌｅｄ ５ｔａｃｋｅｄ ａｎｄ Ｗｒａｐｐｅ
ｄ）コンデンサセルとも言われる。
使われる第４導電層１４の形成工程を図示したもので、
上記コンデンサの第１電極パターン、すなわち第２導電
層１０と第３導電層１２の上部、側面、底の全ての表面
を沿って５０八〜１００人程度の誘電体膜１３を形成し
、上記誘電体膜１３上にコンデンサの第２電極で使われ
る１０００Å〜２０００Å程度の第４導電層１４、例え
ば不純物がドーピングされた第４多結晶シリコン層を沈
積してスタック形コンデンサを完成する。この時、上記
誘電体膜１３はＨＴＯ膜あるいはＬＴＯ膜のような酸化
膜構造あるいは酸化膜（Ｏｘｉｄｅ） ／窒化膜（Ｎｉ
ｔｒｉｄｅ） ／酸化膜（Ｏｘｉｄｅ）構造、すなわち
ＯＮＯ構造あるいは窒化膜（Ｎｉｔｒｉｄｅ） ’／酸
化膜（Ｏｘｉｄｅ）構造、すなわちＮＯ槽構造ある。こ
こで本発明によるコンデンサセルはコンデンサの第１電
極がゲート電極と第１導電層上部からソース領域の方に
曲がっているし、コンデンサの第２電極か上記第１電極
を覆いかぶせるように形成されているので、特にＣ８直
Ｃｕｒｌｅｄ ５ｔａｃｋｅｄ ａｎｄ Ｗｒａｐｐｅ
ｄ）コンデンサセルとも言われる。
第４Ｉ図は、第４絶縁層１５、第１．第２平坦化層１６
，１８、金属層１７及び金属電極１９の形成工程を示し
たもので、上記第４導電層１４の表面上に第４絶縁層１
５を形成し、続いて３０００八〜５０００人程度の第１
平坦化層１６、例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐ
ｈｏｒｕｓ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を沈積
した後、フロー（ｆｌｏｗ）により平坦化作業を進行す
る。そして、写真蝕刻法により上記ドレイン領域４の一
部分が露出されるように開口を形成し、この開口を通じ
て露出されたドレイン領域４と接触する金属層１７を形
成し、続いて第２平坦化層１８、例えばＢＰＳＧ膜を沈
積して再び平坦化作業を進行した後、金属電極１９を形
成−することによってＣ８Ｍコンデンサセルを具備する
ＤＲＡＭを完成する。ここで、上記金属層１７はビット
ラインで利用される。
，１８、金属層１７及び金属電極１９の形成工程を示し
たもので、上記第４導電層１４の表面上に第４絶縁層１
５を形成し、続いて３０００八〜５０００人程度の第１
平坦化層１６、例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐ
ｈｏｒｕｓ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を沈積
した後、フロー（ｆｌｏｗ）により平坦化作業を進行す
る。そして、写真蝕刻法により上記ドレイン領域４の一
部分が露出されるように開口を形成し、この開口を通じ
て露出されたドレイン領域４と接触する金属層１７を形
成し、続いて第２平坦化層１８、例えばＢＰＳＧ膜を沈
積して再び平坦化作業を進行した後、金属電極１９を形
成−することによってＣ８Ｍコンデンサセルを具備する
ＤＲＡＭを完成する。ここで、上記金属層１７はビット
ラインで利用される。
第５Ａ図ないし第５Ｆ図は、本発明によるスタック形コ
ンデンサの製造工程を図示した他の実施例の工程順序図
である。
ンデンサの製造工程を図示した他の実施例の工程順序図
である。
第５Ａ図以前の工程は、上記第４Ａ図の工程と同一であ
る。
る。
第５Ａ図は、第１酸化膜７ａ、窒化膜７ｂ及び第２酸化
膜７Ｃより構成される第２絶縁層の形成工程を図示した
もので、上記第４工程以後５００人程度の第１酸化膜７
ａ、３００人程上巳窒化膜７ｂ及び１０００八程度の第
２酸化膜７Ｃを順次に形成する。
膜７Ｃより構成される第２絶縁層の形成工程を図示した
もので、上記第４工程以後５００人程度の第１酸化膜７
ａ、３００人程上巳窒化膜７ｂ及び１０００八程度の第
２酸化膜７Ｃを順次に形成する。
第５Ｂ図は、コンデンサの第１電極で使われる第２導電
層１０の形成工程を示したもので、上記ソース領域３の
一部分を露出するために開口を形成し、上記第２酸化膜
７Ｃ及び露出された基板の全表面に１０００八〜２００
０八程度の第２導電層１０、例えば不純物がドーピング
された第２多結晶シリコン層を形成する。
層１０の形成工程を示したもので、上記ソース領域３の
一部分を露出するために開口を形成し、上記第２酸化膜
７Ｃ及び露出された基板の全表面に１０００八〜２００
０八程度の第２導電層１０、例えば不純物がドーピング
された第２多結晶シリコン層を形成する。
第５Ｃ図は、上記第５Ｂ図の工程以後に上記第４Ｄ図か
ら第４Ｆ図までの工程と同一の後続工程を進行した後、
上記第３絶縁層パターンの除去工程とコンデンサの第１
電極パターンの形成工程を図示したもので、上記第４Ｆ
図の工程により現れた第３絶縁層パターンを湿式蝕刻法
を使って除き、上記ゲート電極２及び第１導電層５−上
部の第２導電層と第３導電層とを蝕刻することによって
、第５Ｃ図に示されたようなコンデンサの第１電極パタ
ーンを形成する。
ら第４Ｆ図までの工程と同一の後続工程を進行した後、
上記第３絶縁層パターンの除去工程とコンデンサの第１
電極パターンの形成工程を図示したもので、上記第４Ｆ
図の工程により現れた第３絶縁層パターンを湿式蝕刻法
を使って除き、上記ゲート電極２及び第１導電層５−上
部の第２導電層と第３導電層とを蝕刻することによって
、第５Ｃ図に示されたようなコンデンサの第１電極パタ
ーンを形成する。
第５Ｄ図は、上記第２酸化膜７Ｃの蝕刻工程を図示した
もので、上記窒化膜７ｂを蝕刻阻止層で使用し、上記第
１電極パターンの第２導電層１０の下にある第２酸化膜
を８式蝕刻法て一部分あるいは全部を除くことによって
、−ト記第１電極パターの表面積を増加させる。したが
って、１−記第２酸化膜の蝕刻程度に−よりコンデンサ
の有効面積を調節することができる。
もので、上記窒化膜７ｂを蝕刻阻止層で使用し、上記第
１電極パターンの第２導電層１０の下にある第２酸化膜
を８式蝕刻法て一部分あるいは全部を除くことによって
、−ト記第１電極パターの表面積を増加させる。したが
って、１−記第２酸化膜の蝕刻程度に−よりコンデンサ
の有効面積を調節することができる。
第５Ｅ図は、誘電体膜１３及びコンデンサの第２電極で
使われる第４導電層１４の形成工程を図示したもので、
上記第２導電層の下の第２酸化膜が蝕刻された状態のコ
ンデンサの第１電極パターン、すなわち第２導電層１０
と第３導電層１２の上部、側面、底のすべての表面に沿
って５０八〜１００八程度の誘電体膜１３を形成し、上
記誘電体膜１３上にコンデンサの第２電極で使われる１
０００八〜２００ＯＡ程度の第４導電層１４、例えば不
純物がドーピングされた第４多結晶シリコン層を沈積し
てスタック形コンデンサを完成する。この時、上記誘電
体膜１３はＨＴＯ膜あるいはＬＴＯ膜のような酸化膜構
造またはＯＮＯ構造あるいはＮＯ構造である。
使われる第４導電層１４の形成工程を図示したもので、
上記第２導電層の下の第２酸化膜が蝕刻された状態のコ
ンデンサの第１電極パターン、すなわち第２導電層１０
と第３導電層１２の上部、側面、底のすべての表面に沿
って５０八〜１００八程度の誘電体膜１３を形成し、上
記誘電体膜１３上にコンデンサの第２電極で使われる１
０００八〜２００ＯＡ程度の第４導電層１４、例えば不
純物がドーピングされた第４多結晶シリコン層を沈積し
てスタック形コンデンサを完成する。この時、上記誘電
体膜１３はＨＴＯ膜あるいはＬＴＯ膜のような酸化膜構
造またはＯＮＯ構造あるいはＮＯ構造である。
第５Ｆ図は、第４Ｉ図の工程と同一である。
（発明の効果）
以上のように、本発明によるボックス構造を有するスタ
ック形コンデンサの製造方法は、Ｓ、Ｉｎｏｕｅらによ
って提案された製造方法に比べてサドル形のＳｉＯ２パ
ターンを利用することによって、側壁構造による従来技
術の問題点を除去することかできる。すなわち、すべて
の蝕刻工程が単層にのみ限るので簡単であり、側壁構造
が要らない。故に、工程がややこしくないし、ストレー
ジノードの表面に誘電膜が均一に被覆され得るのて作業
能率が向上され、歩留まりも向上する。
ック形コンデンサの製造方法は、Ｓ、Ｉｎｏｕｅらによ
って提案された製造方法に比べてサドル形のＳｉＯ２パ
ターンを利用することによって、側壁構造による従来技
術の問題点を除去することかできる。すなわち、すべて
の蝕刻工程が単層にのみ限るので簡単であり、側壁構造
が要らない。故に、工程がややこしくないし、ストレー
ジノードの表面に誘電膜が均一に被覆され得るのて作業
能率が向上され、歩留まりも向上する。
また、上記二階で形成されたコンデンサの第１電極の形
状がゲート電極と第１導電層上部からソースの領域の方
に曲がっているので、ビットライン形成時にセル内の段
差問題による難しさを解消することができる。
状がゲート電極と第１導電層上部からソースの領域の方
に曲がっているので、ビットライン形成時にセル内の段
差問題による難しさを解消することができる。
第１Ａ図ないし第１Ｇ図は、従来のスタック形コンデン
サの製造工程順序図、 第２図は、本発明により製造される半導体メモリ装置の
一部平面図、 第３図は、第２図のＡ−Ａ線を切った本発明により製造
されるスタック形コンデンサの断面図、第４Ａ図ないし
第４Ｉ図は、本発明によるスタック形コンデンサの製造
工程を図示した一実施例の工程順序図、 第５Ａ図ないし第５Ｆ図は、′本発明によるスタック形
コンデンサの製造工程を図示した他の実施例の工程順序
図である。 １００・・・半導体基板、 １０１・・・フィールド酸化膜、 １０２・・・アクティブ領域、 １・・・ゲート酸化膜、 ２・・・ゲート電極、３・
・・ソース領域、 ４・・ドレイン領域、５・・
・第１導電層あるいは第１多結晶ンリコン層、６・・・
第１絶縁層、 ７・・・第２絶縁層、７ａ・・・第
１酸化膜、 ７ｂ・・・窒化膜、７Ｃ・・・第２酸化
膜、 １０・・・第１電極あるいは第２電極層あるいは第２多
結晶シリコン層、 １１・・・第３絶縁層パターン、 １２・・・第１電極あるいは第３導電層あるいは第３多
結晶シリコン層、 １３・・・誘電体膜、 １４・・第２電極あるいは第４導電層あるいは第４多結
晶シリコン層、 １５・・・第４絶縁層、 １６・・第１平坦化層、１
７・・・金属層あるいはビットライン、１８・・第２平
坦化層、 １９・・金属電極、２０・・埋没接触
窓、 ２１・・・第４導電層が除去される部分、２２・・・接
触窓。
サの製造工程順序図、 第２図は、本発明により製造される半導体メモリ装置の
一部平面図、 第３図は、第２図のＡ−Ａ線を切った本発明により製造
されるスタック形コンデンサの断面図、第４Ａ図ないし
第４Ｉ図は、本発明によるスタック形コンデンサの製造
工程を図示した一実施例の工程順序図、 第５Ａ図ないし第５Ｆ図は、′本発明によるスタック形
コンデンサの製造工程を図示した他の実施例の工程順序
図である。 １００・・・半導体基板、 １０１・・・フィールド酸化膜、 １０２・・・アクティブ領域、 １・・・ゲート酸化膜、 ２・・・ゲート電極、３・
・・ソース領域、 ４・・ドレイン領域、５・・
・第１導電層あるいは第１多結晶ンリコン層、６・・・
第１絶縁層、 ７・・・第２絶縁層、７ａ・・・第
１酸化膜、 ７ｂ・・・窒化膜、７Ｃ・・・第２酸化
膜、 １０・・・第１電極あるいは第２電極層あるいは第２多
結晶シリコン層、 １１・・・第３絶縁層パターン、 １２・・・第１電極あるいは第３導電層あるいは第３多
結晶シリコン層、 １３・・・誘電体膜、 １４・・第２電極あるいは第４導電層あるいは第４多結
晶シリコン層、 １５・・・第４絶縁層、 １６・・第１平坦化層、１
７・・・金属層あるいはビットライン、１８・・第２平
坦化層、 １９・・金属電極、２０・・埋没接触
窓、 ２１・・・第４導電層が除去される部分、２２・・・接
触窓。
Claims (9)
- （１）第１伝導型の半導体基板上にフィールド酸化膜を
成長させてアクティブ領域を限定する第１工程と、 前記アクティブ領域上にメモリセルの構成要素であるト
ランジスタのゲート電極、ソース領域及びドレイン領域
を形成し、前記フィールド酸化膜上の所定部分に第１導
電層を形成し、前記ゲート電極及び第１導電層上に第１
絶縁層を形成する第２工程と、 前記第２工程以後第２絶縁層を形成する第３工程と、 前記ソース領域の一部分を露出するために開口を形成し
、前記第２絶縁層及び露出された基板の全表面に第２導
電層を沈積する第４工程と、前記第２導電層上に第３絶
縁層を塗布してサドル形の第３絶縁層パターンを形成す
る第５工程と、前記第５工程以後第３導電層を沈積する
第６工程と、 前記ソース領域上部の第３導電層を蝕刻する第７工程と
、 前記第３絶縁層パターンを除き、コンデンサの第１電極
パターンを形成する第８工程と、 前記第８工程以後誘電体膜及び第４導電層を順次に形成
する第９工程よりなることを特徴とする半導体装置の製
造方法。 - （２）前記第３工程の第２絶縁層は、前記第２工程以後
第１酸化膜、窒化膜及び第２酸化膜を順次に形成してな
ることを特徴とする請求項（１）記載の半導体装置の製
造方法。 - （３）前記第５工程の第３絶縁層は、ＨＴＯ膜あるいは
ＬＴＯ膜になることを特徴とする請求項（１）記載の半
導体装置の製造方法。 - （４）前記第３絶縁層の厚さは、１０００Å〜２０００
Åになることを特徴とする請求項（３）記載の半導体装
置の製造方法。 - （５）前記第７工程は、前記第４工程の開口形成時使わ
れたマスクパターンの臨界寸法と同一の臨界寸法を有す
るマスクパターンを適用してなることを特徴とする請求
項（１）記載の半導体装置の製造方法。 - （６）前記第８工程の第３絶縁層パターンは、湿式蝕刻
法を使うことによって除かれることを特徴とする請求項
（１）記載の半導体装置の製造方法。 - （７）前記第８工程後に前記第１電極パターンの第２導
電層の下にある第２酸化膜を除く工程を含むことを特徴
とする請求項（２）記載の半導体装置の製造方法。 - （８）前記第２酸化膜は、湿式蝕刻法を通じて除かれる
ことを特徴とする請求項（７）記載の半導体装置の製造
方法。 - （９）前記第９工程の誘電体膜は、前記コンデンサの第
１電極パターンの表面に沿って一番目の酸化膜を形成す
る工程と、この酸化膜上に窒化膜を形成する工程と、こ
の窒化膜上に二番目の酸化膜を形成する工程を含むこと
を特徴とする請求項（１）記載の半導体装置の製造方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR90-8164 | 1990-06-02 | ||
| KR1019900008164A KR930002292B1 (ko) | 1990-06-02 | 1990-06-02 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438867A true JPH0438867A (ja) | 1992-02-10 |
| JPH0724284B2 JPH0724284B2 (ja) | 1995-03-15 |
Family
ID=19299747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25168790A Expired - Fee Related JPH0724284B2 (ja) | 1990-06-02 | 1990-09-20 | 半導体装置の製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5071781A (ja) |
| JP (1) | JPH0724284B2 (ja) |
| KR (1) | KR930002292B1 (ja) |
| CN (1) | CN1028691C (ja) |
| DE (1) | DE4031411C2 (ja) |
| FR (1) | FR2662851B1 (ja) |
| GB (1) | GB2244597B (ja) |
| IT (1) | IT1243104B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6037403A (en) * | 1995-12-13 | 2000-03-14 | Nippon Petrochemicals Company Limited | High viscosity fluid composition and vibration energy damping device utilizing the same |
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