JPH05251657A - 半導体メモリセルとその製造方法 - Google Patents
半導体メモリセルとその製造方法Info
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- JPH05251657A JPH05251657A JP4046459A JP4645992A JPH05251657A JP H05251657 A JPH05251657 A JP H05251657A JP 4046459 A JP4046459 A JP 4046459A JP 4645992 A JP4645992 A JP 4645992A JP H05251657 A JPH05251657 A JP H05251657A
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Abstract
(57)【要約】
【目的】 半導体メモリセルの蓄積電極を高くすること
なくその表面積を大きくする。 【構成】 Ｐ型シリコン基板１上に形成されたＭＯＳト
ランジスタとビット線９上に形成された容量蓄積部にお
いて蓄積電極を形成する第１導電体膜１１と第２導電体
膜１２の間にトンネル状の領域を形成し、その内側にも
誘電体膜１３−２と対向電極１４−２を形成する。トン
ネル状の領域が横並びになっているために蓄積電極の高
さを高くすることなく、表面積が増大し、蓄積容量が大
きくなる。
なくその表面積を大きくする。 【構成】 Ｐ型シリコン基板１上に形成されたＭＯＳト
ランジスタとビット線９上に形成された容量蓄積部にお
いて蓄積電極を形成する第１導電体膜１１と第２導電体
膜１２の間にトンネル状の領域を形成し、その内側にも
誘電体膜１３−２と対向電極１４−２を形成する。トン
ネル状の領域が横並びになっているために蓄積電極の高
さを高くすることなく、表面積が増大し、蓄積容量が大
きくなる。
Description
【０００１】
【産業上の利用分野】本発明は、１つのトランジスタと
１つのキャパシタから構成される半導体メモリセルとそ
の製造方法に関する。
１つのキャパシタから構成される半導体メモリセルとそ
の製造方法に関する。
【０００２】
【従来の技術】１チップ上に形成されるダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）の記憶容量
は、３年に４倍の割合で向上してきており、今後も同様
な向上が期待される。ＤＲＡＭの記憶容量の増大は、微
細加工技術の進歩に伴う集積度の向上によってはかられ
てきた。ところで、ＤＲＡＭのメモリセルは１つの絶縁
ゲート電界効果トランジスタと一つの容量蓄積部から構
成されており、メモリセルの占有面積は記憶容量の向上
とともに小さくする必要がある。しかし、記憶を保持す
る蓄積電荷量は信頼性を保つために一定の値以上にする
必要があり、狭い面積で大きな蓄積容量を得る工夫が必
要である。蓄積容量の増大は、容量絶縁膜の実効的な厚
さを薄くすることと実効的な容量面積を増大させること
によって可能になる。後者の技術の１つとして容量蓄積
部を上部に積み重ねて形成するスタック型メモリセルが
ある。この構造を用いれば、容量電極の形状を３次元的
に工夫することで単位面積当りの容量電極の表面積が増
加する。
ランダム・アクセス・メモリ（ＤＲＡＭ）の記憶容量
は、３年に４倍の割合で向上してきており、今後も同様
な向上が期待される。ＤＲＡＭの記憶容量の増大は、微
細加工技術の進歩に伴う集積度の向上によってはかられ
てきた。ところで、ＤＲＡＭのメモリセルは１つの絶縁
ゲート電界効果トランジスタと一つの容量蓄積部から構
成されており、メモリセルの占有面積は記憶容量の向上
とともに小さくする必要がある。しかし、記憶を保持す
る蓄積電荷量は信頼性を保つために一定の値以上にする
必要があり、狭い面積で大きな蓄積容量を得る工夫が必
要である。蓄積容量の増大は、容量絶縁膜の実効的な厚
さを薄くすることと実効的な容量面積を増大させること
によって可能になる。後者の技術の１つとして容量蓄積
部を上部に積み重ねて形成するスタック型メモリセルが
ある。この構造を用いれば、容量電極の形状を３次元的
に工夫することで単位面積当りの容量電極の表面積が増
加する。
【０００３】このような構造を得るために、１９９１年
電子情報通信学会技術研究報告第９１巻６７号５５頁Ｓ
ＤＭ９１−３２に「トンネル型スタックトキャパシタ
（ＴＳＳＣ）を用いた６４ＭｂＤＲＡＭ用メモリセル」
と題して発表された方法がある。この方法は、図１４に
示した断面図においてＰ型シリコン基板１上に形成され
たＮチャンネルＭＯＳトランジスタの一方のＮ型ソース
・ドレイン領域５−１上にパッド電極３２−１と第１コ
ンタクト孔７を介してビッ線８が接続され、他方のＮ型
ソース・ドレイン領域５−２上にパッド電極３２−２を
介して蓄積電極３３−１が接続されている。尚、パッド
電極３２−２を介してＮ型ソース・ドレイン５−２と蓄
積電極３３−１が接続するためのコンタクト孔中の蓄積
電極３３−１と接触を避けるために、ビット線８は図１
４で示した断面の奥にある。また、蓄積電極３３−１、
３３−２、３３−３は断面図の奥行き方向の側面におい
て接続されている。すなわち、断面図に示したように蓄
積電極３３−１と３３−２の間及び３３−２と３３−３
の間は、プレート電極３５−１、３５−２、３５−３が
形成される前は中空となっている。中空となっている蓄
積電極の表面に誘電体膜３４を堆積し、続いてプレート
電極３５−１、３５−２、３５−３を形成すると、蓄積
電極表面積が広くなるために、大きな容量が確保され
る。
電子情報通信学会技術研究報告第９１巻６７号５５頁Ｓ
ＤＭ９１−３２に「トンネル型スタックトキャパシタ
（ＴＳＳＣ）を用いた６４ＭｂＤＲＡＭ用メモリセル」
と題して発表された方法がある。この方法は、図１４に
示した断面図においてＰ型シリコン基板１上に形成され
たＮチャンネルＭＯＳトランジスタの一方のＮ型ソース
・ドレイン領域５−１上にパッド電極３２−１と第１コ
ンタクト孔７を介してビッ線８が接続され、他方のＮ型
ソース・ドレイン領域５−２上にパッド電極３２−２を
介して蓄積電極３３−１が接続されている。尚、パッド
電極３２−２を介してＮ型ソース・ドレイン５−２と蓄
積電極３３−１が接続するためのコンタクト孔中の蓄積
電極３３−１と接触を避けるために、ビット線８は図１
４で示した断面の奥にある。また、蓄積電極３３−１、
３３−２、３３−３は断面図の奥行き方向の側面におい
て接続されている。すなわち、断面図に示したように蓄
積電極３３−１と３３−２の間及び３３−２と３３−３
の間は、プレート電極３５−１、３５−２、３５−３が
形成される前は中空となっている。中空となっている蓄
積電極の表面に誘電体膜３４を堆積し、続いてプレート
電極３５−１、３５−２、３５−３を形成すると、蓄積
電極表面積が広くなるために、大きな容量が確保され
る。
【０００４】
【発明が解決しようとする課題】上述の従来の技術で
は、蓄積電極の間隔が狭いために、表面に誘電体膜を均
一に堆積することと、プレート電極を中空の奥深くまで
埋め込むことが困難である。蓄積電極の間隔を広げれば
この問題は解決されるが、蓄積電極が縦積みになってい
るために蓄積電極の高さが高くなり、メモリセルアレイ
領域と周辺領域の段差が大きくなり、後工程である金属
配線のリソグラフィーにおけるフォーカスマージンの問
題やエッチングのオーバー量の増大といった困難が生じ
る。また中空とするために蓄積電極３３−３となる全表
面に堆積された膜の該領域を除去するためのリソグラフ
ィー工程が余分に必要になる。また、膜を除去する手法
として等方性エッチングを用いるためにエッチング終点
の決定が困難である。また、中空とする前にいったん分
離絶縁膜を堆積し、その上に蓄積電極となる膜を堆積す
る工程をくり返してから分離絶縁膜を除去して中空とす
る。そのため膜の堆積及びエッチング回数が多くなり、
工程数の増加という製造上の問題もある。
は、蓄積電極の間隔が狭いために、表面に誘電体膜を均
一に堆積することと、プレート電極を中空の奥深くまで
埋め込むことが困難である。蓄積電極の間隔を広げれば
この問題は解決されるが、蓄積電極が縦積みになってい
るために蓄積電極の高さが高くなり、メモリセルアレイ
領域と周辺領域の段差が大きくなり、後工程である金属
配線のリソグラフィーにおけるフォーカスマージンの問
題やエッチングのオーバー量の増大といった困難が生じ
る。また中空とするために蓄積電極３３−３となる全表
面に堆積された膜の該領域を除去するためのリソグラフ
ィー工程が余分に必要になる。また、膜を除去する手法
として等方性エッチングを用いるためにエッチング終点
の決定が困難である。また、中空とする前にいったん分
離絶縁膜を堆積し、その上に蓄積電極となる膜を堆積す
る工程をくり返してから分離絶縁膜を除去して中空とす
る。そのため膜の堆積及びエッチング回数が多くなり、
工程数の増加という製造上の問題もある。
【０００５】本発明の目的は、蓄積電極の高さを高くす
ることなく蓄積電極の表面積を大きくする構造と簡略化
された製造方法を提供することにある。
ることなく蓄積電極の表面積を大きくする構造と簡略化
された製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の構造は、１つの絶縁ゲート電界効果トラン
ジスタとこの絶縁ゲート電界効果トランジスタのソース
・ドレイン領域の一方が容量蓄積部の下部電極に接続
し、他方がビット線に接続することで構成される半導体
メモリセルにおいて、前記容量蓄積部の下部電極が絶縁
膜上に形成された第１導電体部と第２導電体部によって
構成され、前記第１導電体部と第２導電体部の間にトン
ネル状の領域が横並びに形成され、このトンネル状の領
域の内側も蓄積容量部として用いる構造となることを特
徴とする。
めに本発明の構造は、１つの絶縁ゲート電界効果トラン
ジスタとこの絶縁ゲート電界効果トランジスタのソース
・ドレイン領域の一方が容量蓄積部の下部電極に接続
し、他方がビット線に接続することで構成される半導体
メモリセルにおいて、前記容量蓄積部の下部電極が絶縁
膜上に形成された第１導電体部と第２導電体部によって
構成され、前記第１導電体部と第２導電体部の間にトン
ネル状の領域が横並びに形成され、このトンネル状の領
域の内側も蓄積容量部として用いる構造となることを特
徴とする。
【０００７】本発明の製造方法は、半導体基板上に絶縁
ゲート電界効果トランジスタを形成する工程と、前記絶
縁ゲート電界効果トランジスタのソース・ドレイン領域
の一方に接続する下部電極となる導電体膜を堆積する工
程と、前記下地導電体膜上に前記下地導電体膜と材質の
異なる材料を用いて縞状パターンを形成する工程と、表
面に第２導電体膜を堆積したと下部電極パターンを形成
する工程と、前記縞状パターンを選択的に除去する工程
と、前記第１導電体部と第２導電体部の表面に誘電体膜
を形成する工程と、前記誘電体膜表面上に対向電極とな
る第３導電体領域を形成する工程とを含むことを特徴と
する。
ゲート電界効果トランジスタを形成する工程と、前記絶
縁ゲート電界効果トランジスタのソース・ドレイン領域
の一方に接続する下部電極となる導電体膜を堆積する工
程と、前記下地導電体膜上に前記下地導電体膜と材質の
異なる材料を用いて縞状パターンを形成する工程と、表
面に第２導電体膜を堆積したと下部電極パターンを形成
する工程と、前記縞状パターンを選択的に除去する工程
と、前記第１導電体部と第２導電体部の表面に誘電体膜
を形成する工程と、前記誘電体膜表面上に対向電極とな
る第３導電体領域を形成する工程とを含むことを特徴と
する。
【０００８】
【実施例】以下、本発明の実施例について図面を用い
て、詳細に説明する。
て、詳細に説明する。
【０００９】図１は、第１の実施例のメモリセルの断面
構造である。メモリセルはＭＯＳトランジスタと容量蓄
積部を有している。各ＭＯＳトランジスタはＰ型シリコ
ン基板１の表面にシリコン酸化膜２によって素子分離さ
れ形成される。その構成は、ゲート酸化膜３によりＰ型
シリコン基板１と絶縁されたゲート電極４とＰ型シリコ
ン基板１表面にＮ型不純物を拡散して形成されたＮ型ソ
ース・ドレイン領域５−１、５−２からなる。ゲート電
極４は第１層間絶縁膜６によって被覆され、第１コンタ
クト孔７を通して第１層間絶縁膜６上に形成されたビッ
ト線８と一方の前記Ｎ型ソース・ドレイン５−１と接続
されている。尚、ビット線８と第２コンタクト孔１０の
接触を避けるために、ビツト線８と第１コンタクト孔７
は図１の奥行き方向に避けて形成される。ビット線８は
第２層間絶縁膜９によって被覆され、第２コンタクト１
０孔を通して第２層間絶縁膜９上に形成された第１導電
体部１１と他方のＮ型ソース・ドレイン５−２とが接続
されている。容量蓄積部は第１導電体部１１と第２導電
体部１２の該表面に形成された誘電体膜１３−１、１３
−２とその表面及び中に形成された対向電極１４−１、
１４−２から構成されている。
構造である。メモリセルはＭＯＳトランジスタと容量蓄
積部を有している。各ＭＯＳトランジスタはＰ型シリコ
ン基板１の表面にシリコン酸化膜２によって素子分離さ
れ形成される。その構成は、ゲート酸化膜３によりＰ型
シリコン基板１と絶縁されたゲート電極４とＰ型シリコ
ン基板１表面にＮ型不純物を拡散して形成されたＮ型ソ
ース・ドレイン領域５−１、５−２からなる。ゲート電
極４は第１層間絶縁膜６によって被覆され、第１コンタ
クト孔７を通して第１層間絶縁膜６上に形成されたビッ
ト線８と一方の前記Ｎ型ソース・ドレイン５−１と接続
されている。尚、ビット線８と第２コンタクト孔１０の
接触を避けるために、ビツト線８と第１コンタクト孔７
は図１の奥行き方向に避けて形成される。ビット線８は
第２層間絶縁膜９によって被覆され、第２コンタクト１
０孔を通して第２層間絶縁膜９上に形成された第１導電
体部１１と他方のＮ型ソース・ドレイン５−２とが接続
されている。容量蓄積部は第１導電体部１１と第２導電
体部１２の該表面に形成された誘電体膜１３−１、１３
−２とその表面及び中に形成された対向電極１４−１、
１４−２から構成されている。
【００１０】図２〜８は、本発明の第１の実施例により
得られたメモリセルの製造方法を順を追って示した断面
図である。Ｐ型シリコン基板１上に選択酸化法により素
子分離領域となるシリコン酸化膜２を形成し、このシリ
コン酸化膜２以外の領域のＰ型シリコン基板１表面に熱
酸化法によってゲート酸化膜３を形成し、その上にＮ型
多結晶シリコンからなるゲート電極４を形成し、イオン
注入法によりＮ型ソース・ドレイン領域５−１、５−２
を形成し、ＣＶＤ法により表面にシリコン酸化膜からな
る第１層間絶縁膜６を堆積すると図２に示したＮチャン
ネルＭＯＳトランジスタが得られる。次に、Ｎ型ソース
・ドレイン５−１上の第１層間絶縁膜６に第１コンタク
ト孔７を開口し、第１コンタクト孔７にＮ型多結晶シリ
コンを埋め込み、表面にタングステンシリサイド膜から
なるビット線８を形成し、ＣＶＤ法により表面にシリコ
ン酸化膜からなる第２層間絶縁膜９を堆積すると図３に
示した構造となる。次に、Ｎ型ソース・ドレイン５−２
領域上の第１層間絶縁膜６及び第２層間絶縁膜９に第２
コンタクト孔１０を開口し、第２コンタクト孔１０にＮ
型多結晶シリコンを埋め込み、表面にＮ型多結晶シリコ
ンからなる第１導電体膜１１を厚さ０．１μｍ堆積する
と図４の構造となる。次に、ＣＶＤ法により表面にシリ
コン酸化膜を厚さ０．３μｍ堆積し、リソグラフィー技
術を用いて第１レジスト１６のパターンを形成し、ドラ
イエッチングを行って縞状のシリコン酸化膜層１５を形
成して図５の構造を得る。次に、第１レジスト１６を除
去し、Ｎ型多結晶シリコンからなる第２導電体膜１２を
厚さ０．１μｍ堆積し、第２レジスト１８のパターンを
形成し、ドライエッチングを行って図６の構造を得る。
点線で示した途中までエッチングされた第２導電体膜１
９とは、図６に示された断面の奥行き方向において第２
レジスト１８が存在しない領域であり、シリコン酸化膜
層１５の側壁に残ったものである。次に、緩衝弗酸溶液
によりシリコン酸化膜１５のみを選択的に除去すると中
空２０が形成され、第２レジスト１８をマスクとして前
述の途中までエッチングされた第２導電体膜部１９及び
第１導電体膜１１をエッチングすると図７の構造とな
る。次に、第２レジスト１８を除去し、残った第１導電
体膜１１と第２導電体膜１２の表面を酸化してシリコン
酸化膜を形成し、その表面にシリコン窒化膜を形成す
る。この積層膜からなる誘電体膜１３−１、１３−２を
シリコン酸化膜容量膜厚換算で５ｎｍ堆積する。（図
８）次に、表面と中空２０にＮ型多結晶シリコンからな
る対向電極１４−１、１４−２を形成すると図１に示す
メモリセルが得られる。
得られたメモリセルの製造方法を順を追って示した断面
図である。Ｐ型シリコン基板１上に選択酸化法により素
子分離領域となるシリコン酸化膜２を形成し、このシリ
コン酸化膜２以外の領域のＰ型シリコン基板１表面に熱
酸化法によってゲート酸化膜３を形成し、その上にＮ型
多結晶シリコンからなるゲート電極４を形成し、イオン
注入法によりＮ型ソース・ドレイン領域５−１、５−２
を形成し、ＣＶＤ法により表面にシリコン酸化膜からな
る第１層間絶縁膜６を堆積すると図２に示したＮチャン
ネルＭＯＳトランジスタが得られる。次に、Ｎ型ソース
・ドレイン５−１上の第１層間絶縁膜６に第１コンタク
ト孔７を開口し、第１コンタクト孔７にＮ型多結晶シリ
コンを埋め込み、表面にタングステンシリサイド膜から
なるビット線８を形成し、ＣＶＤ法により表面にシリコ
ン酸化膜からなる第２層間絶縁膜９を堆積すると図３に
示した構造となる。次に、Ｎ型ソース・ドレイン５−２
領域上の第１層間絶縁膜６及び第２層間絶縁膜９に第２
コンタクト孔１０を開口し、第２コンタクト孔１０にＮ
型多結晶シリコンを埋め込み、表面にＮ型多結晶シリコ
ンからなる第１導電体膜１１を厚さ０．１μｍ堆積する
と図４の構造となる。次に、ＣＶＤ法により表面にシリ
コン酸化膜を厚さ０．３μｍ堆積し、リソグラフィー技
術を用いて第１レジスト１６のパターンを形成し、ドラ
イエッチングを行って縞状のシリコン酸化膜層１５を形
成して図５の構造を得る。次に、第１レジスト１６を除
去し、Ｎ型多結晶シリコンからなる第２導電体膜１２を
厚さ０．１μｍ堆積し、第２レジスト１８のパターンを
形成し、ドライエッチングを行って図６の構造を得る。
点線で示した途中までエッチングされた第２導電体膜１
９とは、図６に示された断面の奥行き方向において第２
レジスト１８が存在しない領域であり、シリコン酸化膜
層１５の側壁に残ったものである。次に、緩衝弗酸溶液
によりシリコン酸化膜１５のみを選択的に除去すると中
空２０が形成され、第２レジスト１８をマスクとして前
述の途中までエッチングされた第２導電体膜部１９及び
第１導電体膜１１をエッチングすると図７の構造とな
る。次に、第２レジスト１８を除去し、残った第１導電
体膜１１と第２導電体膜１２の表面を酸化してシリコン
酸化膜を形成し、その表面にシリコン窒化膜を形成す
る。この積層膜からなる誘電体膜１３−１、１３−２を
シリコン酸化膜容量膜厚換算で５ｎｍ堆積する。（図
８）次に、表面と中空２０にＮ型多結晶シリコンからな
る対向電極１４−１、１４−２を形成すると図１に示す
メモリセルが得られる。
【００１１】図９〜１３は、本発明の第２の実施例によ
り得られたメモリセルの製造方法を順を追って示した断
面図である。製造方法の前半は第１の実施例の図２、
３、４と同様である。次に、ＣＶＤ法により表面にシリ
コン窒化膜を厚さ０．３μｍ堆積し、リソグラフィー技
術とドライエッチング技術によって第１の実施例と同様
に縞状のシリコン窒化膜層２１を形成し、表面にＣＶＤ
シリコン酸化膜２２を０．１μｍ堆積すると図９の構造
を得る。次に、ドライエッチング技術によりＣＶＤシリ
コン酸化膜２２をエッチングしてシリコン窒化膜層２１
の側壁にのみＣＶＤシリコン酸化膜２２を残すと図１０
に示す構造となる。次に、燐酸を用いてシリコン窒化膜
層２１を選択的に除去した後、Ｎ型多結晶シリコン膜を
厚さ０．１μｍ堆積し、リソグラフィー技術を用いて第
３レジスト２４パターンを形成し、ドライエッチング技
術によって第３レジスト２４が存在しない領域の第２導
電体膜を除去すると図１１の構造となる。点線で示した
途中までエッチングされた第２導電体膜２５とは、図１
１に示された断面の奥行き方向において第３レジスト２
４が存在しない領域であり、ＣＶＤシリコン酸化膜２２
の側壁に残ったものである。次に、緩衝弗酸溶液により
シリコン酸化膜２２のみを選択的に除去すると中空２６
が形成され、第３レジスト２４をマスクとして前述の途
中までエッチングされた第２導電体膜２５及び第１導電
体膜１１をエッチングし、第１導電体膜１１と第２導電
体膜２３の表面を酸化してシリコン酸化膜を形成し、そ
の表面にシリコン窒化膜を形成するこの積層膜からなる
誘電体膜２７−１、２７−２をシリコン酸化膜容量膜厚
換算で５ｎｍ堆積する。（図１２）次に、表面と中空に
Ｎ型多結晶シリコンからなる対向電極２８−１、２８−
２を形成すると図１３に示されるようなメモリセルが得
られる。この実施例では中空を形成するための補助層と
して側壁に残った膜を用いているので、第１の実施例よ
り高密度に中空を形成できる。
り得られたメモリセルの製造方法を順を追って示した断
面図である。製造方法の前半は第１の実施例の図２、
３、４と同様である。次に、ＣＶＤ法により表面にシリ
コン窒化膜を厚さ０．３μｍ堆積し、リソグラフィー技
術とドライエッチング技術によって第１の実施例と同様
に縞状のシリコン窒化膜層２１を形成し、表面にＣＶＤ
シリコン酸化膜２２を０．１μｍ堆積すると図９の構造
を得る。次に、ドライエッチング技術によりＣＶＤシリ
コン酸化膜２２をエッチングしてシリコン窒化膜層２１
の側壁にのみＣＶＤシリコン酸化膜２２を残すと図１０
に示す構造となる。次に、燐酸を用いてシリコン窒化膜
層２１を選択的に除去した後、Ｎ型多結晶シリコン膜を
厚さ０．１μｍ堆積し、リソグラフィー技術を用いて第
３レジスト２４パターンを形成し、ドライエッチング技
術によって第３レジスト２４が存在しない領域の第２導
電体膜を除去すると図１１の構造となる。点線で示した
途中までエッチングされた第２導電体膜２５とは、図１
１に示された断面の奥行き方向において第３レジスト２
４が存在しない領域であり、ＣＶＤシリコン酸化膜２２
の側壁に残ったものである。次に、緩衝弗酸溶液により
シリコン酸化膜２２のみを選択的に除去すると中空２６
が形成され、第３レジスト２４をマスクとして前述の途
中までエッチングされた第２導電体膜２５及び第１導電
体膜１１をエッチングし、第１導電体膜１１と第２導電
体膜２３の表面を酸化してシリコン酸化膜を形成し、そ
の表面にシリコン窒化膜を形成するこの積層膜からなる
誘電体膜２７−１、２７−２をシリコン酸化膜容量膜厚
換算で５ｎｍ堆積する。（図１２）次に、表面と中空に
Ｎ型多結晶シリコンからなる対向電極２８−１、２８−
２を形成すると図１３に示されるようなメモリセルが得
られる。この実施例では中空を形成するための補助層と
して側壁に残った膜を用いているので、第１の実施例よ
り高密度に中空を形成できる。
【００１２】前記実施例において、中空を形成するため
の補助層としてシリコン酸化膜層を用いたが、これに限
定するものではなく第１導電体膜及び第２導電体膜に対
して選択的に除去できる材質であればよい。また、第１
導電体膜及び第２導電体膜の膜厚を０．１μｍ、中空を
形成するための補助層の膜厚を０．３μｍとしたがこれ
に限定するものではなく、中空を形成できる組合せの厚
さであればよい。
の補助層としてシリコン酸化膜層を用いたが、これに限
定するものではなく第１導電体膜及び第２導電体膜に対
して選択的に除去できる材質であればよい。また、第１
導電体膜及び第２導電体膜の膜厚を０．１μｍ、中空を
形成するための補助層の膜厚を０．３μｍとしたがこれ
に限定するものではなく、中空を形成できる組合せの厚
さであればよい。
【００１３】
【発明の効果】本発明の構造をとることによって、蓄積
電極の高さを高くすることなく蓄積電極の表面積を大き
くでき、従来例と同等の蓄積容量が得られた。中空の長
さが短いために誘電体膜は中空にも均一に堆積でき、し
かも対向電極で中空を完全に埋め込むことが可能であっ
た。また、前記製造方法をとることによって、従来例に
比べて製造工程を簡略化できた。
電極の高さを高くすることなく蓄積電極の表面積を大き
くでき、従来例と同等の蓄積容量が得られた。中空の長
さが短いために誘電体膜は中空にも均一に堆積でき、し
かも対向電極で中空を完全に埋め込むことが可能であっ
た。また、前記製造方法をとることによって、従来例に
比べて製造工程を簡略化できた。
【図１】本発明の第１の実施例のメモリセルの構造を示
す断面図である。
す断面図である。
【図２】本発明の第１の実施例のメモリセルの製造方法
を示す断面図である。
を示す断面図である。
【図３】本発明の第１の実施例のメモリセルの製造方法
を示す断面図である。
を示す断面図である。
【図４】本発明の第１の実施例のメモリセルの製造方法
を示す断面図である。
を示す断面図である。
【図５】本発明の第１の実施例のメモリセルの製造方法
を示す断面図である。
を示す断面図である。
【図６】本発明の第１の実施例のメモリセルの製造方法
を示す断面図である。
を示す断面図である。
【図７】本発明の第１の実施例のメモリセルの製造方法
を示す断面図である。
を示す断面図である。
【図８】本発明の第１の実施例のメモリセルの製造方法
を示す断面図である。
を示す断面図である。
【図９】本発明の第２の実施例のメモリセルの製造方法
を示す断面図である。
を示す断面図である。
【図１０】本発明の第２の実施例のメモリセルの製造方
法を示す断面図である。
法を示す断面図である。
【図１１】本発明の第２の実施例のメモリセルの製造方
法を示す断面図である。
法を示す断面図である。
【図１２】本発明の第２の実施例のメモリセルの製造方
法を示す断面図である。
法を示す断面図である。
【図１３】本発明の第２の実施例のメモリセルの製造方
法を示す断面図である。
法を示す断面図である。
【図１４】従来のメモリセルの構造を示す断面図であ
る。
る。
１ Ｐ型シリコン基板 ２ シリコン酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５−１、５−２ Ｎ型ソース・ドレイン領域 ６ 第１層間絶縁膜 ７ 第１コンタクト孔 ８ ビット線 ９ 第２層間絶縁膜 １０ 第２コンタクト孔 １１ 第１導電体膜 １２、２３ 第２導電体膜 １３−１、１３−２、２７−１、２７−２、３４ 誘電
体膜 １４−１、１４−２、２８−１、２８−２ 対向電極 １５ ＣＶＤシリコン酸化膜層 １６ 第１レジスト １８ 第２レジスト １９、２５ 途中までエッチングされた第２導電体膜 ２０、２６ 中空 ２１ シリコン窒化膜層 ２２ ＣＶＤシリコン酸化膜 ２４ 第３レジスト ３１ ゲート被覆絶縁膜 ３２−１、３２−２ パット電極 ３３−１、３３−２、３３−３ 蓄積電極 ３５−１、３５−２、３５−３ プレート電極
体膜 １４−１、１４−２、２８−１、２８−２ 対向電極 １５ ＣＶＤシリコン酸化膜層 １６ 第１レジスト １８ 第２レジスト １９、２５ 途中までエッチングされた第２導電体膜 ２０、２６ 中空 ２１ シリコン窒化膜層 ２２ ＣＶＤシリコン酸化膜 ２４ 第３レジスト ３１ ゲート被覆絶縁膜 ３２−１、３２−２ パット電極 ３３−１、３３−２、３３−３ 蓄積電極 ３５−１、３５−２、３５−３ プレート電極
Claims (2)
- 【請求項１】 １つの絶縁ゲート電界効果トランジスタ
とこの絶縁ゲート電界効果トランジスタのソース・ドレ
イン領域の一方が容量蓄積部の下部電極に接続し、他方
がビット線に接続することで構成される半導体メモリセ
ルにおいて、前記容量蓄積部の下部電極が絶縁膜上に形
成された第１導電体部と第２導電体部によって構成さ
れ、前記第１導電体部と第２導電体部の間にトンネル状
の領域が横並びに形成され、このトンネル状の領域の内
側も蓄積容量部として用いることを特徴とする半導体メ
モリセル。 - 【請求項２】 半導体上に絶縁ゲート電界効果トランジ
スタを形成する工程とこの絶縁ゲート電界効果トランジ
スタのソース・ドレイン領域の一方に接続する下部電極
となる導電体膜を堆積する工程と、前記下地導電体膜上
に前記下地導電体膜と材質の異なる材料を用いて縞状パ
ターンを形成する工程と、表面に第２導電体膜を堆積し
た後下部電極パターンを形成する工程と、前記縞状パタ
ーンを選択的に除去する工程と、前記第１導電体部と第
２導電体部の表面に誘電体膜を形成する工程と、前記誘
電体膜表面上に対向電極となる第３導電体領域を形成す
る工程とを含むことを特徴とする半導体メモリセルの製
造方法。
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH05251657A true JPH05251657A (ja) | 1993-09-28 |
| JP2906807B2 JP2906807B2 (ja) | 1999-06-21 |
Family
ID=12747748
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046459A Expired - Lifetime JP2906807B2 (ja) | 1992-03-04 | 1992-03-04 | 半導体メモリセルとその製造方法 |
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| JP2906807B2 (ja) | 1999-06-21 |
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