JPH0439808B2 - - Google Patents
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- JPH0439808B2 JPH0439808B2 JP57209204A JP20920482A JPH0439808B2 JP H0439808 B2 JPH0439808 B2 JP H0439808B2 JP 57209204 A JP57209204 A JP 57209204A JP 20920482 A JP20920482 A JP 20920482A JP H0439808 B2 JPH0439808 B2 JP H0439808B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/06—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using differential modulation, e.g. delta modulation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
- Laminated Bodies (AREA)
Description
【発明の詳細な説明】
本発明は、アナログ入力信号および負帰還され
たアナログ信号から差信号が形成され、該差信号
が積分され、増幅され、続いて量子化され、また
量子化された信号が入力信号に負帰還されるよう
になつたＡ−Ｄ変換方法に関する。
たアナログ信号から差信号が形成され、該差信号
が積分され、増幅され、続いて量子化され、また
量子化された信号が入力信号に負帰還されるよう
になつたＡ−Ｄ変換方法に関する。
このような方法によるＡ−Ｄ変換器は、比較的
低精度かつ比較的低速度の部品の使用にもかかわ
らず、高い信号対雑音比を有し、また通常のテク
ノロジイで製作可能でなければならない。用途と
しては、たとえば電話用のコーデツク・フイルタ
および高品質デイジタル録音用のオーデイオ信号
のデイジタル化のためのコーデイング・フイルタ
がある。デイジタル化とは、アナログ波形の標本
値にその大きさに比例する数値コードを対応づけ
ることを意味する。
低精度かつ比較的低速度の部品の使用にもかかわ
らず、高い信号対雑音比を有し、また通常のテク
ノロジイで製作可能でなければならない。用途と
しては、たとえば電話用のコーデツク・フイルタ
および高品質デイジタル録音用のオーデイオ信号
のデイジタル化のためのコーデイング・フイルタ
がある。デイジタル化とは、アナログ波形の標本
値にその大きさに比例する数値コードを対応づけ
ることを意味する。
Ａ−Ｄ変換器には種々の方法によるものがある
が、通常のＡ−Ｄ変換器は非常に高精度の部品を
使用する必要がある。変換過程で必要とされるア
ナログ部品を比較的低精度のものですませ得るよ
うに、最近ではデルタ変調法が用いられる。しか
し、このデルタ変調法は非常に高い標本化周波数
を必要とする。たとえば、K.Niwa A.Yukawa，
A.Tomozawa“Ａ Discretely Adaptive Delta
Modulation Codec”，IEEE Transactions on
Communications，vol.Com−29，No.２，1981年
２月、第168〜173頁には、入力信号の勾配が大き
い（もしくは小さい）場合には量子化出力のレベ
ル変化も大きく（もしくは小さく）するいわゆる
勾配適応回路を負帰還回路に含むデルタ変調コー
デツクが記載されているが、このコーデツクは勾
配適応回路を作動させるために非常に高い周波数
を必要とする。さらに、標本化周波数が高いため
に、適応が準連続的であり、従つてステツプ状の
入力パルスに比較的緩慢にしか応答し得ない。最
後に、このコーデツクは入力側に１つのアナログ
積分器およびただ１つのコンパレータを有する。
が、通常のＡ−Ｄ変換器は非常に高精度の部品を
使用する必要がある。変換過程で必要とされるア
ナログ部品を比較的低精度のものですませ得るよ
うに、最近ではデルタ変調法が用いられる。しか
し、このデルタ変調法は非常に高い標本化周波数
を必要とする。たとえば、K.Niwa A.Yukawa，
A.Tomozawa“Ａ Discretely Adaptive Delta
Modulation Codec”，IEEE Transactions on
Communications，vol.Com−29，No.２，1981年
２月、第168〜173頁には、入力信号の勾配が大き
い（もしくは小さい）場合には量子化出力のレベ
ル変化も大きく（もしくは小さく）するいわゆる
勾配適応回路を負帰還回路に含むデルタ変調コー
デツクが記載されているが、このコーデツクは勾
配適応回路を作動させるために非常に高い周波数
を必要とする。さらに、標本化周波数が高いため
に、適応が準連続的であり、従つてステツプ状の
入力パルスに比較的緩慢にしか応答し得ない。最
後に、このコーデツクは入力側に１つのアナログ
積分器およびただ１つのコンパレータを有する。
T.Last“Proportional Step Size Tracking
Analog to Degital Converter”，Rev.Sci.
Instrum.，51(3)，1980年３月、第369〜374頁に
は、同様に勾配適応回路を有し、この回路が１つ
の量子化器および１つのアツプ／ダウンカウンタ
から形成されているＡ−Ｄ変換器が記載されてい
る。しかし、この回路はアナログ回路または機能
を有していないので、簡単なＡ−Ｄ変換器として
作用し、デルタ変調器としては作用しない。さら
に、この変換器は入力側で積分を行なつておら
ず、従つて高い量子化雑音レベルを有する。次回
サイクル中の累積誤差を減ずるため、変調サイク
ル中の誤差は負帰還されない。
Analog to Degital Converter”，Rev.Sci.
Instrum.，51(3)，1980年３月、第369〜374頁に
は、同様に勾配適応回路を有し、この回路が１つ
の量子化器および１つのアツプ／ダウンカウンタ
から形成されているＡ−Ｄ変換器が記載されてい
る。しかし、この回路はアナログ回路または機能
を有していないので、簡単なＡ−Ｄ変換器として
作用し、デルタ変調器としては作用しない。さら
に、この変換器は入力側で積分を行なつておら
ず、従つて高い量子化雑音レベルを有する。次回
サイクル中の累積誤差を減ずるため、変調サイク
ル中の誤差は負帰還されない。
F.de Jager“Delta Modnlation ａ Method
of PCM Trasmission Using the １−Unit
Code”，Phillips Res，Rept.，vol.7、1952年、
第442〜466頁には、アナログ積分器の形態の勾配
適応変調回路を用いるデルタ変調システムが記載
されている。このシステムは２つのアナログ積分
器を有し、そのうちの１つが入力回路に配置され
ている。２つのアナログ積分器の使用はアナログ
部品の許容差の著しい減少に通じ、また安定な回
路を得るのに著しい設計上の問題を生じ、また経
済的に望ましくない。
of PCM Trasmission Using the １−Unit
Code”，Phillips Res，Rept.，vol.7、1952年、
第442〜466頁には、アナログ積分器の形態の勾配
適応変調回路を用いるデルタ変調システムが記載
されている。このシステムは２つのアナログ積分
器を有し、そのうちの１つが入力回路に配置され
ている。２つのアナログ積分器の使用はアナログ
部品の許容差の著しい減少に通じ、また安定な回
路を得るのに著しい設計上の問題を生じ、また経
済的に望ましくない。
J.C.Candy“Ａ Use of Limit Cycle
Oscillations to Obtain Robust Analog to
Digital Converters”，IEEE Trans.on
Communications，vol.COM−22，No.３，1974年
３月、第298〜305頁およびB.A.Wooley，L.L.
Henry“An Integrated Per−Channel PCM
Encoder Based on Interpolation”IEEE
Journal of Solid−State Circuits”，vol.SC−
14、No.１、1979年２月、第14〜20頁には、入力回
路に積分および増幅回路を配置することにより標
本化周波数を低くし、信号対雑音比を高くしたＡ
−Ｄ変換器が記載されている。しかし、積分およ
び増幅回路の出力を量子化して直接に負帰還して
いるので、可能なデイジタル推定値の数が量子化
器の量子化レベルの数に減ぜられている。さら
に、この回路は勾配適応形ではない。
Oscillations to Obtain Robust Analog to
Digital Converters”，IEEE Trans.on
Communications，vol.COM−22，No.３，1974年
３月、第298〜305頁およびB.A.Wooley，L.L.
Henry“An Integrated Per−Channel PCM
Encoder Based on Interpolation”IEEE
Journal of Solid−State Circuits”，vol.SC−
14、No.１、1979年２月、第14〜20頁には、入力回
路に積分および増幅回路を配置することにより標
本化周波数を低くし、信号対雑音比を高くしたＡ
−Ｄ変換器が記載されている。しかし、積分およ
び増幅回路の出力を量子化して直接に負帰還して
いるので、可能なデイジタル推定値の数が量子化
器の量子化レベルの数に減ぜられている。さら
に、この回路は勾配適応形ではない。
本発明の目的は、デルタ変調原理によるＡ−Ｄ
変換方法として、比較的低い標本化周波数で作動
し、しかも高い信号対雑音比が得られ、またデイ
ジタル出力信号に大きな誤差を生ずることなくか
つ回路に不安定性を生ずることなく部品の値にか
なりのばらつきを許容し、従つて大きな安定範囲
を有するＡ−Ｄ変換方法を提案することである。
変換方法として、比較的低い標本化周波数で作動
し、しかも高い信号対雑音比が得られ、またデイ
ジタル出力信号に大きな誤差を生ずることなくか
つ回路に不安定性を生ずることなく部品の値にか
なりのばらつきを許容し、従つて大きな安定範囲
を有するＡ−Ｄ変換方法を提案することである。
この目的は本発明によれば、冒頭に記載した種
類の方法において、量子化された信号はｎ（ｎ＞
１）量子化ステツプを有しかつ周期的和形成によ
りデイジタル的に積分され、デイジタル積分信号
はＮ（Ｎ＞ｎ）ビツトを有しアナログ信号に変換
されて入力信号に負帰還され、入力信号と負帰還
されたアナログ信号との差がアナログ的に積分さ
れ、増幅されることを特徴とするＡ−Ｄ変換方法
により達成される。
類の方法において、量子化された信号はｎ（ｎ＞
１）量子化ステツプを有しかつ周期的和形成によ
りデイジタル的に積分され、デイジタル積分信号
はＮ（Ｎ＞ｎ）ビツトを有しアナログ信号に変換
されて入力信号に負帰還され、入力信号と負帰還
されたアナログ信号との差がアナログ的に積分さ
れ、増幅されることを特徴とするＡ−Ｄ変換方法
により達成される。
本発明による本法を実施するための有利な装置
は、アナログ入力信号および負帰還された信号か
ら形成された差信号を与えられる積分および増幅
回路と、ｎ量子化ステツプを有し積分および増幅
回路の出力信号を与えられる量子化器と、量子化
器の出力信号を与えられる加算レジスタと、加算
レジスタの出力信号を与えられて負帰還信号を出
力信号として生ずるＤ−Ａ変換器とを含んでいる
ことを特徴とする。
は、アナログ入力信号および負帰還された信号か
ら形成された差信号を与えられる積分および増幅
回路と、ｎ量子化ステツプを有し積分および増幅
回路の出力信号を与えられる量子化器と、量子化
器の出力信号を与えられる加算レジスタと、加算
レジスタの出力信号を与えられて負帰還信号を出
力信号として生ずるＤ−Ａ変換器とを含んでいる
ことを特徴とする。
本発明による装置の有利な実施態様は特許請求
の範囲第３項以下にあげられている。
の範囲第３項以下にあげられている。
本発明により変形され、“勾配適応”動作を行
ない、量子化器および加算レジスタを有するデル
タ変調回路を用いることにより、入力信号のデイ
ジタル推定値の精度を改善することができる。勾
配適応回路は単一のタイミングクロツクで作動し
得るので、全変調回路と同一のタイミングクロツ
クを利用することができる。量子化レベルが最適
点の付近に選定されるならば、量子化器内の誤差
に起因する変換過程中の誤差はわずかである。
ない、量子化器および加算レジスタを有するデル
タ変調回路を用いることにより、入力信号のデイ
ジタル推定値の精度を改善することができる。勾
配適応回路は単一のタイミングクロツクで作動し
得るので、全変調回路と同一のタイミングクロツ
クを利用することができる。量子化レベルが最適
点の付近に選定されるならば、量子化器内の誤差
に起因する変換過程中の誤差はわずかである。
加算レジスタは通常のデイジタル回路により簡
単かつ経済的に製作され得る。積分および増幅回
路は１つまたはそれ以上の通常の演算増幅器を用
いて実現可能である。積分および増幅回路への負
帰還に先立つて加算レジスタ内の入力信号のデイ
ジタル推定値をアナログ値に変換するためのデイ
ジタル・アナログ（Ｄ−Ａ）変換器は精度の低い
ものですますことができる。デイジタル出力信号
は加算レジスタから得ることもできるし、量子化
器の出力端から得ることもできる。以後の処理
は、信号の質を改善するためそれ自体は公知のよ
うにデイジタルフイルタを介して行なうこともで
きるし、直接に行なうこともできる。
単かつ経済的に製作され得る。積分および増幅回
路は１つまたはそれ以上の通常の演算増幅器を用
いて実現可能である。積分および増幅回路への負
帰還に先立つて加算レジスタ内の入力信号のデイ
ジタル推定値をアナログ値に変換するためのデイ
ジタル・アナログ（Ｄ−Ａ）変換器は精度の低い
ものですますことができる。デイジタル出力信号
は加算レジスタから得ることもできるし、量子化
器の出力端から得ることもできる。以後の処理
は、信号の質を改善するためそれ自体は公知のよ
うにデイジタルフイルタを介して行なうこともで
きるし、直接に行なうこともできる。
本発明による勾配適応回路は入力信号のデイジ
タル推定値の精度を向上し、従つて公知の変調器
にくらべて標本化周波数を減少しかつ特定の信号
対雑音比を保証するという本発明の課題を解決す
る。勾配適応回路は、それ自体は公知のように並
列法で作動し積分および増幅回路の出力信号を量
子化するＡ−Ｄ変換器（“フラツシユ”Ａ−Ｄ変
換器）から簡単に構成される。この量子化器の出
力信号は前回の評価以後の入力信号の変化すなわ
ちその勾配を表わす。この情報は、その変化の大
きさだけ加算レジスタの内容を変更するため、加
算レジスタに与えられる。
タル推定値の精度を向上し、従つて公知の変調器
にくらべて標本化周波数を減少しかつ特定の信号
対雑音比を保証するという本発明の課題を解決す
る。勾配適応回路は、それ自体は公知のように並
列法で作動し積分および増幅回路の出力信号を量
子化するＡ−Ｄ変換器（“フラツシユ”Ａ−Ｄ変
換器）から簡単に構成される。この量子化器の出
力信号は前回の評価以後の入力信号の変化すなわ
ちその勾配を表わす。この情報は、その変化の大
きさだけ加算レジスタの内容を変更するため、加
算レジスタに与えられる。
電話に応用可能な本発明の実施例では、量子化
器の量子化レベルは圧伸（コンパンド）されてい
る。たとえば量子化レベルは参照電圧を２進分割
したものである。デイジタル加算レジスタおよび
Ｄ−Ａ変換器は、積分および増幅回路の増幅率に
より定められる係数を乗算された量子化器の電圧
レベル（最適点）に各レジスタ位置が合致するよ
うに構成されている。各サイクル中に、レジスタ
の内容を変更するため、１つの２進“１”がレジ
スタの個々のビツト位置に加算されまたはそれか
ら減算される。この加算または減算はそれ自体は
公知の仕方で行なわれ得る。
器の量子化レベルは圧伸（コンパンド）されてい
る。たとえば量子化レベルは参照電圧を２進分割
したものである。デイジタル加算レジスタおよび
Ｄ−Ａ変換器は、積分および増幅回路の増幅率に
より定められる係数を乗算された量子化器の電圧
レベル（最適点）に各レジスタ位置が合致するよ
うに構成されている。各サイクル中に、レジスタ
の内容を変更するため、１つの２進“１”がレジ
スタの個々のビツト位置に加算されまたはそれか
ら減算される。この加算または減算はそれ自体は
公知の仕方で行なわれ得る。
本発明の別の実施例では、１つの線形量子化
器、１つの加算器および１つのレジスタが用いら
れる。レジスタの内容は常に加算器の一方の入力
端に負帰還される。加算器の第２の入力端は量子
化器の（コード化）出力端と接続されている。こ
のようにしてレジスタ内容が各サイクルで量子化
器の出力により変更される。
器、１つの加算器および１つのレジスタが用いら
れる。レジスタの内容は常に加算器の一方の入力
端に負帰還される。加算器の第２の入力端は量子
化器の（コード化）出力端と接続されている。こ
のようにしてレジスタ内容が各サイクルで量子化
器の出力により変更される。
上記２つの実施例のいずれにおいてもレジスタ
の出力信号はアナログ信号に変換されるが、その
際に用いられるＤ−Ａ変換器は精度の低いもので
すますことができる。たとえば、U.Tietze，Ch.
Schenk“Halbleiter−Schaltungstechnik”，
Springer−Verlag Berlin Heidelberg New
York，1980年、第635〜638頁から公知のはしご
形回路網を有するＤ−Ａ変換器を用いることがで
きる。最後に、Ｄ−Ａ変換の結果すなわちＤ−Ａ
変換器の出力信号が積分および増幅回路の入力端
でアナログ入力信号から差引かれる。このように
して勾配適応回路は入力信号の各デイジタル推定
値の精度を改善し、また信号対雑音比を改善す
る。この理由から、“オーバーサンプリング”（処
理すべき周波数の２倍よりも高い標本化周波数）
を行なう必要も、後段にデイジタルフイルタを用
いる必要もなくなる。
の出力信号はアナログ信号に変換されるが、その
際に用いられるＤ−Ａ変換器は精度の低いもので
すますことができる。たとえば、U.Tietze，Ch.
Schenk“Halbleiter−Schaltungstechnik”，
Springer−Verlag Berlin Heidelberg New
York，1980年、第635〜638頁から公知のはしご
形回路網を有するＤ−Ａ変換器を用いることがで
きる。最後に、Ｄ−Ａ変換の結果すなわちＤ−Ａ
変換器の出力信号が積分および増幅回路の入力端
でアナログ入力信号から差引かれる。このように
して勾配適応回路は入力信号の各デイジタル推定
値の精度を改善し、また信号対雑音比を改善す
る。この理由から、“オーバーサンプリング”（処
理すべき周波数の２倍よりも高い標本化周波数）
を行なう必要も、後段にデイジタルフイルタを用
いる必要もなくなる。
また、本発明によれば、公知の二重積分が行な
われるデルタ変調回路にくらべて、安定範囲が拡
大されるという利点も得られる。本発明による変
調器の演算式には安定化項が追加されている。こ
の安定化は、積分および増幅回路の出力信号が連
続的に積分されるのではなく予め標本化され（加
算レジスタに与えられるタイミングクロツクによ
り定められる）離散的時点においてのみ加算され
るという事実に基づくものである。このようにし
て変調回路が自動的に安定化される。
われるデルタ変調回路にくらべて、安定範囲が拡
大されるという利点も得られる。本発明による変
調器の演算式には安定化項が追加されている。こ
の安定化は、積分および増幅回路の出力信号が連
続的に積分されるのではなく予め標本化され（加
算レジスタに与えられるタイミングクロツクによ
り定められる）離散的時点においてのみ加算され
るという事実に基づくものである。このようにし
て変調回路が自動的に安定化される。
さらに、本発明によれば、積分および増幅回路
を入力部またはフオワード方向に用いているたい
ていの公知のデルタ変調システムにおいて応答が
遅いという問題点も解決される。加算レジスタの
内容が各サイクルで量子化器の最大量子化レベル
の値に応じて（必要の場合には）変更され得るの
で、応答速度の制限は本発明による方法では生じ
ない。
を入力部またはフオワード方向に用いているたい
ていの公知のデルタ変調システムにおいて応答が
遅いという問題点も解決される。加算レジスタの
内容が各サイクルで量子化器の最大量子化レベル
の値に応じて（必要の場合には）変更され得るの
で、応答速度の制限は本発明による方法では生じ
ない。
以下、図面により本発明を一層詳細に説明す
る。図面中の同一の要素には同一の参照符号が付
されている。
る。図面中の同一の要素には同一の参照符号が付
されている。
第１図は本発明によるＡ−Ｄ変換器４１の１つ
の実施例のブロツク図である。積分および増幅回
路１はアナログ入力信号５とその推定値６との差
の累算を行なう。量子化器２は回路１のアナログ
出力信号をｎビツト幅のデイジタル信号８に変換
する。ここで、ｎ＞１であり、また量子化器２の
分解能はＡ−Ｄ変換器４１の所望の分解能よりも
低い。加算レジスタ３はその内容への量子化器２
の出力信号８の加算またはその内容からの量子化
器出力信号８の減算を行なう。Ｄ−Ａ変換器４は
加算レジスタ３の出力端９から到来するデイジタ
ル語をアナログ値に変換して、回路１の入力端６
に与える。
の実施例のブロツク図である。積分および増幅回
路１はアナログ入力信号５とその推定値６との差
の累算を行なう。量子化器２は回路１のアナログ
出力信号をｎビツト幅のデイジタル信号８に変換
する。ここで、ｎ＞１であり、また量子化器２の
分解能はＡ−Ｄ変換器４１の所望の分解能よりも
低い。加算レジスタ３はその内容への量子化器２
の出力信号８の加算またはその内容からの量子化
器出力信号８の減算を行なう。Ｄ−Ａ変換器４は
加算レジスタ３の出力端９から到来するデイジタ
ル語をアナログ値に変換して、回路１の入力端６
に与える。
第１図の装置は、アナログ入力信号５がそのデ
イジタル推定値の正負符号を反転したアナログ値
６に加えられるように作動する。差信号は連続的
に積分され、かつ増幅される。積分された差信号
および増幅された差信号の値は加え合わされる。
この過程は、コンデンサおよび抵抗の直列回路を
負帰還回路に有する通常の演算増幅器により簡単
に行なわれ得る。本発明によれば、積分器の時定
数は、加算レジスタ３に与えられるタイミングク
ロツクにより一般に定められる標本化周期からの
偏差が最大20％にとどまるように選定される。好
ましくは、積分器の時定数は標本化周期に等しく
選定される。増幅率は１ないし２、特に1.2ない
し1.8であることが好ましく、その最適値は1.5で
ある。
イジタル推定値の正負符号を反転したアナログ値
６に加えられるように作動する。差信号は連続的
に積分され、かつ増幅される。積分された差信号
および増幅された差信号の値は加え合わされる。
この過程は、コンデンサおよび抵抗の直列回路を
負帰還回路に有する通常の演算増幅器により簡単
に行なわれ得る。本発明によれば、積分器の時定
数は、加算レジスタ３に与えられるタイミングク
ロツクにより一般に定められる標本化周期からの
偏差が最大20％にとどまるように選定される。好
ましくは、積分器の時定数は標本化周期に等しく
選定される。増幅率は１ないし２、特に1.2ない
し1.8であることが好ましく、その最適値は1.5で
ある。
第１図中の回路１の１つの実施例が第２図に示
されている。アナログ入力信号５は第１の抵抗１
１の一端に与えられ、また第１図のＤ−Ａ変換器
４から直接取出される反転“推定信号”６は第２
の抵抗１２の一端に与えられる。両抵抗１１およ
び１２は互いに等しい抵抗値を有し、信号５およ
び６の電流の加算を行なう。すなわち、抵抗１１
および１２の他端を互いに接続する接続点１３に
は、入力信号５と反転“推定信号”６との和を表
わす信号が現われる。接続点１３は同時に演算増
幅器１５の負入力端と接続されている。演算増幅
器１５の正入力端１４は接地点と接続されてい
る。しかし、正入力端１４は自動零調整回路と接
続されて、ある電圧を与えられていてもよい。演
算増幅器１５の出力端７と負入力端１３との間に
は、負帰還抵抗１６および負帰還コンデンサ１７
の直列回路が配置されている。負帰還抵抗１６の
抵抗値は抵抗１１および１２の抵抗値よりも１な
いし２倍だけ高く、この抵抗比により増幅率が定
められる。負帰還コンデンサ１７は積分作用を生
ずるのに用いられており、その積分時定数はコン
デンサ１７のキヤパシタンス値と抵抗１６および
１１または１２の抵抗値とにより定められる。演
算増幅器１５の出力信号７は、負入力端１３に与
えられた信号を積分しかつ増幅した値と反転され
た正負符号とを有する信号である。
されている。アナログ入力信号５は第１の抵抗１
１の一端に与えられ、また第１図のＤ−Ａ変換器
４から直接取出される反転“推定信号”６は第２
の抵抗１２の一端に与えられる。両抵抗１１およ
び１２は互いに等しい抵抗値を有し、信号５およ
び６の電流の加算を行なう。すなわち、抵抗１１
および１２の他端を互いに接続する接続点１３に
は、入力信号５と反転“推定信号”６との和を表
わす信号が現われる。接続点１３は同時に演算増
幅器１５の負入力端と接続されている。演算増幅
器１５の正入力端１４は接地点と接続されてい
る。しかし、正入力端１４は自動零調整回路と接
続されて、ある電圧を与えられていてもよい。演
算増幅器１５の出力端７と負入力端１３との間に
は、負帰還抵抗１６および負帰還コンデンサ１７
の直列回路が配置されている。負帰還抵抗１６の
抵抗値は抵抗１１および１２の抵抗値よりも１な
いし２倍だけ高く、この抵抗比により増幅率が定
められる。負帰還コンデンサ１７は積分作用を生
ずるのに用いられており、その積分時定数はコン
デンサ１７のキヤパシタンス値と抵抗１６および
１１または１２の抵抗値とにより定められる。演
算増幅器１５の出力信号７は、負入力端１３に与
えられた信号を積分しかつ増幅した値と反転され
た正負符号とを有する信号である。
第１図中の積分および増幅回路１は他の形態で
も構成され得る。たとえば、積分回路および増幅
回路を別々に設けておき、両回路の出力信号を加
え合わせることにより所望の積分および増幅機能
を実現することもできる。
も構成され得る。たとえば、積分回路および増幅
回路を別々に設けておき、両回路の出力信号を加
え合わせることにより所望の積分および増幅機能
を実現することもできる。
差信号の積分されかつ増幅された値はｎ個の可
能なデイジタル値のうちの１つに量子化される。
この値は直前の標本化周期中の入力信号の変化を
近似的に表わすものである。量子化器２は任意の
形態で構成されていてよい。所望速度の理由か
ら、並列法で作動する量子化器２が用いられるこ
とが好ましい。たとえば、種々の正の電圧レベル
および参照電圧としての“零”と接続されている
ｎ−１／２個のコンパレータが用いられ得る。この 場合、量子化器の入力信号を常に正に保つため、
絶対値形成回路が用いられ得る。量子化器２を
MOS技術で構成し、スイツチド・キヤパシタ技
術により正電圧のみを量子化器内で利用し、入力
信号または参照電圧の極性をコンパレータの前で
入力信号の符号または符号コンパレータの出力に
関係して変更することも可能である。他の実施例
として、正レベルの参照電圧も負レベルの参照電
圧も有するｎ個のコンパレータを用いることもで
きる。
能なデイジタル値のうちの１つに量子化される。
この値は直前の標本化周期中の入力信号の変化を
近似的に表わすものである。量子化器２は任意の
形態で構成されていてよい。所望速度の理由か
ら、並列法で作動する量子化器２が用いられるこ
とが好ましい。たとえば、種々の正の電圧レベル
および参照電圧としての“零”と接続されている
ｎ−１／２個のコンパレータが用いられ得る。この 場合、量子化器の入力信号を常に正に保つため、
絶対値形成回路が用いられ得る。量子化器２を
MOS技術で構成し、スイツチド・キヤパシタ技
術により正電圧のみを量子化器内で利用し、入力
信号または参照電圧の極性をコンパレータの前で
入力信号の符号または符号コンパレータの出力に
関係して変更することも可能である。他の実施例
として、正レベルの参照電圧も負レベルの参照電
圧も有するｎ個のコンパレータを用いることもで
きる。
量子化器２内の参照電圧レベルは、量子化器２
のデイジタルコードに係数βをかけた値に相当す
るレベルに合致しなければならない。安定性の理
由から、係数βは積分および増幅回路１の増幅率
により関係式 Ａ／Ａ−１＞β＞Ａ／Ａ＋１ ここに、 Ａ：積分および増幅回路１の増幅率 β：量子化器２のデイジタルコードにかける係
数 を満足するように定められる。Ａ＝1.5の場合、
βの最適値は1.5である。
のデイジタルコードに係数βをかけた値に相当す
るレベルに合致しなければならない。安定性の理
由から、係数βは積分および増幅回路１の増幅率
により関係式 Ａ／Ａ−１＞β＞Ａ／Ａ＋１ ここに、 Ａ：積分および増幅回路１の増幅率 β：量子化器２のデイジタルコードにかける係
数 を満足するように定められる。Ａ＝1.5の場合、
βの最適値は1.5である。
第３図は第１図中の量子化器２の１つの実施例
の回路図である。この量子化器はコンパレータ２
４（a0〜anおよびa′1〜a′n）、抵抗２３（R1〜Rn
およびR′1〜R′n）、正および負の参照電圧２１お
よび２２ならびにデコード論理回路２５から成
る。コンパレータ２４および参照電圧を形成する
抵抗２３は、並列法で作動する量子化器において
公知のように直列に接続されている。この実施例
では、抵抗Riは抵抗R′iと等しく、またコンパレ
ータ２４はすべて同一に構成されている。圧伸さ
れたレベルを実現したい場合には、抵抗２３はた
とえばRi＝1/2Ri+1の関係を満足するように定め
られ得る。
の回路図である。この量子化器はコンパレータ２
４（a0〜anおよびa′1〜a′n）、抵抗２３（R1〜Rn
およびR′1〜R′n）、正および負の参照電圧２１お
よび２２ならびにデコード論理回路２５から成
る。コンパレータ２４および参照電圧を形成する
抵抗２３は、並列法で作動する量子化器において
公知のように直列に接続されている。この実施例
では、抵抗Riは抵抗R′iと等しく、またコンパレ
ータ２４はすべて同一に構成されている。圧伸さ
れたレベルを実現したい場合には、抵抗２３はた
とえばRi＝1/2Ri+1の関係を満足するように定め
られ得る。
デコード論理回路２５は、入力信号７のレベル
に関係して、２進“１”の値をｎ個の出力導線８
のうちの１つに、また２進“０”の値をそれ以外
の出力導線８に与える。“１”または“０”をコ
ード化した形態で出力導線に与えることもでき
る。
に関係して、２進“１”の値をｎ個の出力導線８
のうちの１つに、また２進“０”の値をそれ以外
の出力導線８に与える。“１”または“０”をコ
ード化した形態で出力導線に与えることもでき
る。
デコード論理回路２５は通常のプライオリテ
イ・デコーダとして構成されていてよい。
イ・デコーダとして構成されていてよい。
他の実施例では、抵抗２３の値がRi＝Ri+1の関
係を満足するように定められており、この場合に
は線形量子化器が得られる。この場合、デコード
論理回路２５は出力端８に、入力端７のレベルを
表わすデイジタル語を生じなければならない。第
３図中の接続導線２０は接地点と接続されてお
り、コンパレータa0は入力端７に与えられる信号
の正負符号を求める役割をする。入力端７とコン
パレータa1〜aoの入力端との間に絶対値形成回路
を接続すれば、抵抗R1〜Rn、コンパレータa0〜
aoおよび正の参照電圧２１のみが必要とされる。
係を満足するように定められており、この場合に
は線形量子化器が得られる。この場合、デコード
論理回路２５は出力端８に、入力端７のレベルを
表わすデイジタル語を生じなければならない。第
３図中の接続導線２０は接地点と接続されてお
り、コンパレータa0は入力端７に与えられる信号
の正負符号を求める役割をする。入力端７とコン
パレータa1〜aoの入力端との間に絶対値形成回路
を接続すれば、抵抗R1〜Rn、コンパレータa0〜
aoおよび正の参照電圧２１のみが必要とされる。
並列法で作動する量子化器２を実現するための
他の回路はたとえば“Elektronik”、1975年、第
11巻、第86，87頁またはU.Tietze，Ch.Schenk
“Halbleiterschaltungstechnik”、Springer−
Verlag，Berlin Heidelberg New York、1980
年、第649〜657頁から知られている。
他の回路はたとえば“Elektronik”、1975年、第
11巻、第86，87頁またはU.Tietze，Ch.Schenk
“Halbleiterschaltungstechnik”、Springer−
Verlag，Berlin Heidelberg New York、1980
年、第649〜657頁から知られている。
加算レジスタ３は、２進重み付けされた量子化
レベルまたは他の仕方で圧伸された量子化レベル
を有する量子化器２が用いられるならば、各ビツ
ト位置でカウント過程を開始し得るアツプ／ダウ
ンカウンタとして構成され得る。線形重み付けさ
れた量子化レベルを有す量子化器２が用いられる
場合には、並列全加算器を用いる加算レジスタ３
を用いるのが有利である。
レベルまたは他の仕方で圧伸された量子化レベル
を有する量子化器２が用いられるならば、各ビツ
ト位置でカウント過程を開始し得るアツプ／ダウ
ンカウンタとして構成され得る。線形重み付けさ
れた量子化レベルを有す量子化器２が用いられる
場合には、並列全加算器を用いる加算レジスタ３
を用いるのが有利である。
第４図にブロツク図で示されている加算レジス
タ３は１つの全加算器（並列加算器）３１および
１つのデイジタルレジスタ３３から成り、そのビ
ツト幅Ｎは一般にｎ＋２またはｎ＋３に選ばれて
いる（ここに、ｎは量子化器２の量子化ステツプ
またはその出力端８の数）。レジスタ３３の出力
端９に生ずる信号は加算器３１の一方の入力端に
負帰還されている。加算器３１の他方の入力端は
第３図中のデコード論理回路２５の出力端８と接
続されている。レジスタ３３に対する新しい値
は、加算器３１の出力端をレジスタ３３の入力端
と接続するＮビツト幅の導線３２上に現われ、Ｔ
秒間隔でレジスタ３３に与えられるクロツク信号
３４によりレジスタ３３のなかに記憶される。レ
ジスタ３３以外の変調器回路のすべての構成要素
はクロツク信号により制御されていないので、Ｔ
は全変調器回路の標本化周期である。レジスタ３
３内の値は、第３図中のデコード論理回路２５、
第４図中の並列加算器３１および第１図中のＤ−
Ａ変換器４の構造に関係して正負符号−大きさ表
示（サイン−マグニチユード）または“２の補
数”コードで記憶され得る。さらに、たとえば
T.A.Last，Rev.Sci.Instrum.，51（３）、1980年３
月、第369〜374頁から知られているように、第４
図の回路を圧伸された量子化器と組み合わせて変
形されたアツプ／ダウンカウンタとして構成する
こともできる。
タ３は１つの全加算器（並列加算器）３１および
１つのデイジタルレジスタ３３から成り、そのビ
ツト幅Ｎは一般にｎ＋２またはｎ＋３に選ばれて
いる（ここに、ｎは量子化器２の量子化ステツプ
またはその出力端８の数）。レジスタ３３の出力
端９に生ずる信号は加算器３１の一方の入力端に
負帰還されている。加算器３１の他方の入力端は
第３図中のデコード論理回路２５の出力端８と接
続されている。レジスタ３３に対する新しい値
は、加算器３１の出力端をレジスタ３３の入力端
と接続するＮビツト幅の導線３２上に現われ、Ｔ
秒間隔でレジスタ３３に与えられるクロツク信号
３４によりレジスタ３３のなかに記憶される。レ
ジスタ３３以外の変調器回路のすべての構成要素
はクロツク信号により制御されていないので、Ｔ
は全変調器回路の標本化周期である。レジスタ３
３内の値は、第３図中のデコード論理回路２５、
第４図中の並列加算器３１および第１図中のＤ−
Ａ変換器４の構造に関係して正負符号−大きさ表
示（サイン−マグニチユード）または“２の補
数”コードで記憶され得る。さらに、たとえば
T.A.Last，Rev.Sci.Instrum.，51（３）、1980年３
月、第369〜374頁から知られているように、第４
図の回路を圧伸された量子化器と組み合わせて変
形されたアツプ／ダウンカウンタとして構成する
こともできる。
加算レジスタ３は入力信号の各新デイジタル推
定値を記憶する。その内容は、低い精度しか有さ
ないＤ−Ａ変換器４によりアナログ電圧に変換さ
れる。シミユレーシヨンおよび実験の結果、Ｄ−
Ａ変換器４内の２％の誤差に起因する増幅誤差は
80dBの入力振幅範囲にわたり0.15dBよりも小さ
いことが示された。Ｄ−Ａ変換器４のアナログ出
力信号６（通常のＤ−Ａ変換器では既に反転され
ている）が入力信号５から差引かれ、こうして変
調器の負帰還回路が完成される。
定値を記憶する。その内容は、低い精度しか有さ
ないＤ−Ａ変換器４によりアナログ電圧に変換さ
れる。シミユレーシヨンおよび実験の結果、Ｄ−
Ａ変換器４内の２％の誤差に起因する増幅誤差は
80dBの入力振幅範囲にわたり0.15dBよりも小さ
いことが示された。Ｄ−Ａ変換器４のアナログ出
力信号６（通常のＤ−Ａ変換器では既に反転され
ている）が入力信号５から差引かれ、こうして変
調器の負帰還回路が完成される。
入力信号のデイジタル推定値は、その後の処理
のめに、レジスタ３３または加算レジスタ３の出
力端９から直接に取出され得る。しかし、このデ
イジタル推定値を簡単なコード化形態で量子化器
２の出力端８から取出すこともできる。これらの
出力端から取出された出力は精度の改善のためま
た量子化雑音の減少のためにデイジタルフイルタ
により処理され得る。このフイルタは通常の形態
たとえばトランスバーサルおよびリカーシブ形態
で製作されていてよい。
のめに、レジスタ３３または加算レジスタ３の出
力端９から直接に取出され得る。しかし、このデ
イジタル推定値を簡単なコード化形態で量子化器
２の出力端８から取出すこともできる。これらの
出力端から取出された出力は精度の改善のためま
た量子化雑音の減少のためにデイジタルフイルタ
により処理され得る。このフイルタは通常の形態
たとえばトランスバーサルおよびリカーシブ形態
で製作されていてよい。
変調器１４の伝達関数は次式により表わされ
る。
る。
ここで
Vput＝出力電圧
Vio＝入力電圧
Ｔ＝標本化周期
R11，R16，C17＝第２図中の抵抗１１，１６およ
びコンデンサ１７の値 β＝量子化器２のデイジタルコードにかける係数 第５図は変調器４１の典型的な伝達関数曲線４
２を示す。曲線４２は低い周波数における小さい
増幅率および標本化周波数４３における零位置を
示す。
びコンデンサ１７の値 β＝量子化器２のデイジタルコードにかける係数 第５図は変調器４１の典型的な伝達関数曲線４
２を示す。曲線４２は低い周波数における小さい
増幅率および標本化周波数４３における零位置を
示す。
第６図は、Ｄ−Ａ変換器４が２％の誤差を有
し、また8kHzへのダウン・サンプリング・フイ
ルタによる通常のデイジタルフイルタリングが行
なわれた場合について、入力振幅４５の関数とし
て本発明によるＡ−Ｄ変換器の典型的な信号対雑
音比曲線４４を示す。この曲線は、入力周波数が
811Hz、標本化周波数が128kHz、積分および増幅
回路１のフオワード増幅率が1.5、回路１の積分
時定数が8μs、圧伸された量子化器の参照電圧レ
ベルが全体で17（ｎ＝８）、また増幅率が0.7の変
調器に関するものであり、図面中の3dBが全偏移
に相当する。
し、また8kHzへのダウン・サンプリング・フイ
ルタによる通常のデイジタルフイルタリングが行
なわれた場合について、入力振幅４５の関数とし
て本発明によるＡ−Ｄ変換器の典型的な信号対雑
音比曲線４４を示す。この曲線は、入力周波数が
811Hz、標本化周波数が128kHz、積分および増幅
回路１のフオワード増幅率が1.5、回路１の積分
時定数が8μs、圧伸された量子化器の参照電圧レ
ベルが全体で17（ｎ＝８）、また増幅率が0.7の変
調器に関するものであり、図面中の3dBが全偏移
に相当する。
第７図は上記の変調器における入力振幅４５の
関数としての典型的な増幅率誤差曲線４６を示
す。
関数としての典型的な増幅率誤差曲線４６を示
す。
本発明によるＡ−Ｄ変換器のもう１つの実施例
では、積分および増幅回路１の時定数は7.8μs、
そのフオワード増幅率は1.5、量子化器２の増幅
率は0.67であり、量子化器２は１つの符号コンパ
レータおよび８または９個の双極性コンパレータ
を有し、その参照電圧は２進重み付けされた。加
算レジスタ３は10ビツトまたは12ビツトおよび１
極性ビツト幅であり、また標本化周波数は128k
Hzであつた。
では、積分および増幅回路１の時定数は7.8μs、
そのフオワード増幅率は1.5、量子化器２の増幅
率は0.67であり、量子化器２は１つの符号コンパ
レータおよび８または９個の双極性コンパレータ
を有し、その参照電圧は２進重み付けされた。加
算レジスタ３は10ビツトまたは12ビツトおよび１
極性ビツト幅であり、また標本化周波数は128k
Hzであつた。
一般に積分および増幅回路１の時定数を標本化
周期Ｔの±20％の範囲に、また積分および増幅回
路１の増幅率を1.2ないし1.8の範囲に選定するこ
とは有利である。量子化器２の増幅率１／βの有
利な値は0.5ないし１であり、量子化器２が１つ
の符号コンパレータおよび７ないし９個のコンパ
レータを含んでおり、それらの参照電圧が２進重
み付けされまた双極性（正または負）であり、加
算レジスタ３が９ないし13数値ビツトおよび１符
号ビツトであることは有利である。標本化周波数
（１／Ｔ）はたとえば100kHzないし2MHzの範囲
内に選定され得る。
周期Ｔの±20％の範囲に、また積分および増幅回
路１の増幅率を1.2ないし1.8の範囲に選定するこ
とは有利である。量子化器２の増幅率１／βの有
利な値は0.5ないし１であり、量子化器２が１つ
の符号コンパレータおよび７ないし９個のコンパ
レータを含んでおり、それらの参照電圧が２進重
み付けされまた双極性（正または負）であり、加
算レジスタ３が９ないし13数値ビツトおよび１符
号ビツトであることは有利である。標本化周波数
（１／Ｔ）はたとえば100kHzないし2MHzの範囲
内に選定され得る。
二重積分の変調回路として構成され、第１の積
分が入力信号と“推定”信号との差に関して行な
われるアナログ積分であり、第２の積分が第１の
アナログ積分器のデイジタル化された出力の周期
的加算により行なわれるデイジタル積分である本
発明によるＡ−Ｄ変換器はシグマ−デルタ−シグ
マ変調器とも呼ばれ得る。本発明によるＡ−Ｄ変
換器では、入力信号の可能なデイジタル推定値の
数は2Nであり、ここにＮはｎよりも典型的に２ま
たは３だけ大きい。なぜならば、加算レジスタ３
の幅は量子化レベルの数ｎよりも典型的に２また
は３ビツトだけ広いからである。このことは本発
明によるＡ−Ｄ変換器の信号対雑音比を公知の技
術によるものにくらべて顕著に改善する。
分が入力信号と“推定”信号との差に関して行な
われるアナログ積分であり、第２の積分が第１の
アナログ積分器のデイジタル化された出力の周期
的加算により行なわれるデイジタル積分である本
発明によるＡ−Ｄ変換器はシグマ−デルタ−シグ
マ変調器とも呼ばれ得る。本発明によるＡ−Ｄ変
換器では、入力信号の可能なデイジタル推定値の
数は2Nであり、ここにＮはｎよりも典型的に２ま
たは３だけ大きい。なぜならば、加算レジスタ３
の幅は量子化レベルの数ｎよりも典型的に２また
は３ビツトだけ広いからである。このことは本発
明によるＡ−Ｄ変換器の信号対雑音比を公知の技
術によるものにくらべて顕著に改善する。
第１図は勾配適応回路を有するデルタ変調器の
ブロツク図、第２図は第１図中の積分および増幅
回路の１つの実施例の図路図、第３図は第１図中
の量子化器の１つの実施例の回路図、第４図は第
１図中のデイジタル加算レジスタの１つの実施例
の回路図、第５図は本発明による変換器回路の伝
達関数を示す図、第６図は本発明による方法で作
動する変換器により得られる信号対雑音比曲線の
一例を示す図、第７図は本発明による方法で作動
する変換器における増幅誤差曲線の一例を示す図
である。 １……積分および増幅回路、２……量子化器、
３……加算レジスタ、４……Ｄ−Ａ変換器、５…
…アナログ入力信号、６……推定信号、７……ア
ナログ信号、８……量子化器出力、９……加算レ
ジスタ出力、２５……デコード論理回路、３１…
…全加算器、３３……レジスタ。
ブロツク図、第２図は第１図中の積分および増幅
回路の１つの実施例の図路図、第３図は第１図中
の量子化器の１つの実施例の回路図、第４図は第
１図中のデイジタル加算レジスタの１つの実施例
の回路図、第５図は本発明による変換器回路の伝
達関数を示す図、第６図は本発明による方法で作
動する変換器により得られる信号対雑音比曲線の
一例を示す図、第７図は本発明による方法で作動
する変換器における増幅誤差曲線の一例を示す図
である。 １……積分および増幅回路、２……量子化器、
３……加算レジスタ、４……Ｄ−Ａ変換器、５…
…アナログ入力信号、６……推定信号、７……ア
ナログ信号、８……量子化器出力、９……加算レ
ジスタ出力、２５……デコード論理回路、３１…
…全加算器、３３……レジスタ。
Claims (1)
- 【特許請求の範囲】 １ アナログ入力信号５および負帰還されたアナ
ログ信号６から差信号が形成され、該差信号が積
分され、増幅され、続いて量子化され、また量子
化された信号が入力信号に負帰還されるようにな
つたＡ−Ｄ変換方法において、量子化された信号
８はｎ（ｎ＞１）量子化ステツプを有しかつ周期
的和形成によりデイジタル的に積分され、デイジ
タル積分信号９はＮ（Ｎ＞ｎ）ビツトを有しアナ
ログ信号６に変換されて入力信号５に負帰還さ
れ、入力信号５と負帰還されたアナログ信号６と
の差がアナログ的に積分され、増幅されることを
特徴とするＡ−Ｄ変換方法。 ２ アナログ入力信号５が積分され、増幅され、
続いて量子化され、また量子化された入力信号に
負帰還されるＡ−Ｄ変換装置において、アナログ
入力信号５および負帰還された信号６から形成さ
れた差信号を与えられるアナログ積分および増幅
回路１と、ｎ量子化ステツプ（ｎ＞１）を有し積
分および増幅回路１の出力信号を与えられる量子
化器２と、量子化器２の出力信号を与えられるＮ
（Ｎ＞ｎ）ビツトの加算レジスタ３と、加算レジ
スタ３の出力信号を与えられて負帰還されたアナ
ログ信号６を出力するＤ−Ａ変換器４を含んでい
ることを特徴とするＡ−Ｄ変換装置。 ３ 量子化器２が並列法で作動する変換器として
構成されていることを特徴とする特許請求の範囲
第２項記載の装置。 ４ 量子化器２の量子化ステツプが圧伸されてい
ることを特徴とする特許請求の範囲第２項または
第３項記載の装置。 ５ 量子化器２の量子化ステツプが２進重み付け
されていることを特徴とする特許請求の範囲第２
項ないし第４項のいずれかに記載の装置。 ６ 加算レジスタ３がアツプ／ダウンカウンタと
して構成されていることを特徴とする特許請求の
範囲第２項ないし第５項のいずれかに記載の装
置。 ７ 量子化器２の量子化ステツプが線形重み付け
されていることを特徴とする特許請求の範囲第２
項ないし第６項のいずれかに記載の装置。 ８ 加算レジスタ３が全加算器３１により実現さ
れていることを特徴とする特許請求の範囲第２項
ないし第７項のいずれかに記載の装置。 ９ 積分および増幅回路１が抵抗１６およびコン
デンサ１７から形成された直列回路を負帰還回路
として有する演算増幅器として構成されているこ
とを特徴とする特許請求の範囲第２項ないし第８
項のいずれかに記載の装置。 １０ 積分および増幅回路１の時定数が標本化周
期Ｔの±20％の範囲内に選定されており、積分お
よび増幅回路１の増幅率が1.2ないし1.8の範囲内
に選定されており、量子化器２の増幅率が0.5な
いし１の範囲内に選定されており、また標本化周
波数（１／Ｔ）が100kHzないし2MHzの範囲内に
選定されていることを特徴とする特許請求の範囲
第２項ないし第９項のいずれかに記載の装置。 １１ 量子化器２が１個の符号コンパレータa0お
よび７ないし10個の双極性コンパレータ２４を有
し、それらの参照電圧は２進重み付けされてお
り、また加算レジスタ３が９ないし13数値ビツト
および１符号ビツトの幅を有することを特徴とす
る特許請求の範囲第２項ないし第１０項のいずれ
かに記載の装置。
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