JPH10135837A - オーディオ用デルタシグマ変調器 - Google Patents
オーディオ用デルタシグマ変調器Info
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- 230000003111 delayed effect Effects 0.000 claims description 3
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- 230000007423 decrease Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 3
- 238000013139 quantization Methods 0.000 description 2
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- 238000007493 shaping process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/44—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable
- H03M3/446—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable by a particular choice of poles or zeroes in the z-plane, e.g. by positioning zeroes outside the unit circle, i.e. causing the modulator to operate in a chaotic regime
- H03M3/448—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable by a particular choice of poles or zeroes in the z-plane, e.g. by positioning zeroes outside the unit circle, i.e. causing the modulator to operate in a chaotic regime by removing part of the zeroes, e.g. using local feedback loops
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Abstract
(57)【要約】
【課題】 １８ビットオーディオ用５次デルターシグマ
変調器において、良好な線形性を維持し、信号対雑音比
を向上させ、チップ面積を減少させる。 【解決手段】 各係数が１以下の積分器２０、２１、２
２、２３、２４を、５段順次カスケードに接続し、１段
目の積分器２０に入力Ｘを加える。５段目の積分器２４
の出力を小さい値のフィードバック係数で４段目の積分
器２３の入力側へマイナスで加える。各積分器２０、２
１、２２、２３、２４の出力を、各係数が１以下の各個
別の係数器２６、２７、２８、２９、３０を介して取り
出して加算器３６で加算し、比較器３１で２値状態に量
子化し、出力Ｙとする。出力Ｙは、他方、遅延器３２お
よびＤ／Ａ変換器３３を介して、入力Ｘに対してマイナ
スで加える。
変調器において、良好な線形性を維持し、信号対雑音比
を向上させ、チップ面積を減少させる。 【解決手段】 各係数が１以下の積分器２０、２１、２
２、２３、２４を、５段順次カスケードに接続し、１段
目の積分器２０に入力Ｘを加える。５段目の積分器２４
の出力を小さい値のフィードバック係数で４段目の積分
器２３の入力側へマイナスで加える。各積分器２０、２
１、２２、２３、２４の出力を、各係数が１以下の各個
別の係数器２６、２７、２８、２９、３０を介して取り
出して加算器３６で加算し、比較器３１で２値状態に量
子化し、出力Ｙとする。出力Ｙは、他方、遅延器３２お
よびＤ／Ａ変換器３３を介して、入力Ｘに対してマイナ
スで加える。
Description
【０００１】
【発明の属する技術分野】この発明は、１８ビットのオ
ーディオ用５次デルタシグマ変調器に関するもので、特
にマルチメディアのオーディオ信号処理回路においてア
ナログディジタル変換器やディジタルアナログ変換器の
中で主要処理回路要素として使用される１８ビット以上
の分解能を有する５次デルタシグマ変調器に関するもの
である。
ーディオ用５次デルタシグマ変調器に関するもので、特
にマルチメディアのオーディオ信号処理回路においてア
ナログディジタル変換器やディジタルアナログ変換器の
中で主要処理回路要素として使用される１８ビット以上
の分解能を有する５次デルタシグマ変調器に関するもの
である。
【０００２】
【従来の技術】従来、過標本化（オーバーサンプリン
グ、oversampling）アナログディジタル変換器およびデ
ィジタルアナログ変換器で使用されるデルタシグマ変調
器（ノイズシェーパ、noise shaperとも呼ばれる）は、
入力信号に対しては低域通過フィルタ（ＬＰＦ）として
動作し、量子化された雑音（quantized noise）を高周
波数領域に遷移させながら、変調器の次数と過標本化比
（規定のサンプリングレートの所定倍のレートでサンプ
リングする、その倍数）を増加させることにより、入力
信号帯域内での雑音を減少させるものである。特に、１
８ビットの分解能（resolution）を有するオーディオ信
号処理の場合、信号対雑音比は１００ｄＢ以上であるの
で、これを実現するためには、過標本化比を１２８とし
変調器の次数を４次として設計することもできるが、そ
のようにすると、チップの面積が増加する。したがっ
て、通常、１８ビットの分解能を有するオーディオ信号
を処理する場合、過標本化比を６４とし、変調器の次数
を５次として設計される。
グ、oversampling）アナログディジタル変換器およびデ
ィジタルアナログ変換器で使用されるデルタシグマ変調
器（ノイズシェーパ、noise shaperとも呼ばれる）は、
入力信号に対しては低域通過フィルタ（ＬＰＦ）として
動作し、量子化された雑音（quantized noise）を高周
波数領域に遷移させながら、変調器の次数と過標本化比
（規定のサンプリングレートの所定倍のレートでサンプ
リングする、その倍数）を増加させることにより、入力
信号帯域内での雑音を減少させるものである。特に、１
８ビットの分解能（resolution）を有するオーディオ信
号処理の場合、信号対雑音比は１００ｄＢ以上であるの
で、これを実現するためには、過標本化比を１２８とし
変調器の次数を４次として設計することもできるが、そ
のようにすると、チップの面積が増加する。したがっ
て、通常、１８ビットの分解能を有するオーディオ信号
を処理する場合、過標本化比を６４とし、変調器の次数
を５次として設計される。
【０００３】図４は、従来技術の５次のデルタシグマ変
調器を示すブロックダイアグラムである。図面中、符号
４０、４４、４６、５０、５２は、それぞれ係数が表示
された積分器であり、符号５４、５６は、それぞれ表示
された係数のフィードバック係数器であり、６０、６
２、６４、６６、６８は、それぞれ表示された係数のフ
ィードフォワード係数器であり、２６、２８は、量子化
器であり、７０は、３レベルのディジタルアナログ変換
器であり、３８、４２、４８は、積分器のカスケードル
ート上の加算器であり、５８は、各積分器からの全部の
出力の加算器である。
調器を示すブロックダイアグラムである。図面中、符号
４０、４４、４６、５０、５２は、それぞれ係数が表示
された積分器であり、符号５４、５６は、それぞれ表示
された係数のフィードバック係数器であり、６０、６
２、６４、６６、６８は、それぞれ表示された係数のフ
ィードフォワード係数器であり、２６、２８は、量子化
器であり、７０は、３レベルのディジタルアナログ変換
器であり、３８、４２、４８は、積分器のカスケードル
ート上の加算器であり、５８は、各積分器からの全部の
出力の加算器である。
【０００４】
【発明が解決しようとする課題】図４に示す５次のデル
タシグマ変調器は、最終段の積分器５２の出力を４段目
の積分器５０の入力へ適切な利得（図では、０．０２
０）のフィードバック係数器５６を介してフィードバッ
クさせ、３段目の積分器４６の出力を２段目の積分器４
４の入力へ適切な利得（図では、０．０１１５）のフィ
ードバック係数器５４を介してフィードバックさせて、
変調器を安定化させている。しかし、このようにフィー
ドバックループが多くなると、線形性が低下するし、フ
ィードバック係数器５４の係数値（利得）が小さいため
にキャパシタの容量が大きくなり、設計に際して、チッ
プ面積を大きく占有することになるという問題があっ
た。
タシグマ変調器は、最終段の積分器５２の出力を４段目
の積分器５０の入力へ適切な利得（図では、０．０２
０）のフィードバック係数器５６を介してフィードバッ
クさせ、３段目の積分器４６の出力を２段目の積分器４
４の入力へ適切な利得（図では、０．０１１５）のフィ
ードバック係数器５４を介してフィードバックさせて、
変調器を安定化させている。しかし、このようにフィー
ドバックループが多くなると、線形性が低下するし、フ
ィードバック係数器５４の係数値（利得）が小さいため
にキャパシタの容量が大きくなり、設計に際して、チッ
プ面積を大きく占有することになるという問題があっ
た。
【０００５】図４の構成の場合に発生する主な問題点
は、線形性の減少とチップ面積の増加であるが、それは
フィードバック係数器５４の係数値によって左右され
る。このフィードバック係数器５４の係数値は、線形性
を維持させるためには非常に小さい値に設定するのがよ
く、入力信号帯域内において、伝達関数の零点（ゼロ
点）が０である周波数に近く位置させることができる
が、その係数値が小さくなるにつれてチップ面積が増加
する。
は、線形性の減少とチップ面積の増加であるが、それは
フィードバック係数器５４の係数値によって左右され
る。このフィードバック係数器５４の係数値は、線形性
を維持させるためには非常に小さい値に設定するのがよ
く、入力信号帯域内において、伝達関数の零点（ゼロ
点）が０である周波数に近く位置させることができる
が、その係数値が小さくなるにつれてチップ面積が増加
する。
【０００６】したがって、この発明は、このような従来
の問題点を解決すべくなされたもので、線形性と集積度
および信号対雑音比を向上させた５次デルタシグマ変調
器を提供することを目的とする。
の問題点を解決すべくなされたもので、線形性と集積度
および信号対雑音比を向上させた５次デルタシグマ変調
器を提供することを目的とする。
【０００７】
【課題を解決するための手段】発明者は、上述のような
デルタシグマ変調器において、フィードバック係数器５
４の係数値を０にすると、それはこのフィードバックル
ープが不必要であることを意味するが、それとともに積
分器４４の係数を小さくすると、図４の従来の構成で発
生した多いフィードバックループに起因する線形性の低
下とキャパシタの値が大きくなることなどの問題点を解
決できることに気付いた。
デルタシグマ変調器において、フィードバック係数器５
４の係数値を０にすると、それはこのフィードバックル
ープが不必要であることを意味するが、それとともに積
分器４４の係数を小さくすると、図４の従来の構成で発
生した多いフィードバックループに起因する線形性の低
下とキャパシタの値が大きくなることなどの問題点を解
決できることに気付いた。
【０００８】すなわち、この発明によるデルタシグマ変
調器は、入力信号Ｘを受け出力信号Ｙを出力するもので
あるが、まず、構成の概要を説明すると、各係数が１以
下の積分器を、５段順次カスケードに接続し、１段目の
積分器に入力Ｘを加え、５段目の積分器の出力を小さい
値のフィードバック係数で４段目の積分器の入力側へマ
イナスで加え、五つの各積分器の出力を、各係数が１以
下の各個別の係数器を介して取り出して加算器で加算
し、その加算出力を比較器で２値状態に量子化し、出力
Ｙとし、その出力Ｙを、他方、遅延器およびＤ／Ａ変換
器を介して、入力Ｘに対してマイナスで加えるように構
成されている。
調器は、入力信号Ｘを受け出力信号Ｙを出力するもので
あるが、まず、構成の概要を説明すると、各係数が１以
下の積分器を、５段順次カスケードに接続し、１段目の
積分器に入力Ｘを加え、５段目の積分器の出力を小さい
値のフィードバック係数で４段目の積分器の入力側へマ
イナスで加え、五つの各積分器の出力を、各係数が１以
下の各個別の係数器を介して取り出して加算器で加算
し、その加算出力を比較器で２値状態に量子化し、出力
Ｙとし、その出力Ｙを、他方、遅延器およびＤ／Ａ変換
器を介して、入力Ｘに対してマイナスで加えるように構
成されている。
【０００９】より詳しく構成を述べると、この発明によ
るデルタシグマ変調器は、入力信号Ｘを受け出力信号Ｙ
を出力するものであって、出力信号Ｙを遅延させてディ
ジタルアナログ変換（Ｄ／Ａ変換）した信号と入力信号
Ｘとの差を求める第１加算部と、第１加算部の出力値を
入力とする第１積分器と、第１積分器の出力に係数を演
算して出力する第１フィードフォワード係数器と、第１
積分器の出力を入力とする第２積分器と、第２積分器の
出力に係数を演算して出力する第２フィードフォワード
係数器と、第２積分器の出力を入力とする第３積分器
と、第３積分器の出力に係数を演算して出力する第３フ
ィードフォワード係数器と、第３積分器の出力と後述の
第１フィードバック係数器の出力との差を求める第２加
算部と、第２加算部の出力値を入力とする第４積分器
と、第４積分器の出力に係数を演算して出力する第４フ
ィードフォワード係数器と、第４積分器の出力を入力と
する第５積分器と、第５積分器の出力に係数を演算して
出力する第５フィードフォワード係数器と、第５積分器
の出力にフィードバック係数を演算して第２加算部へフ
ィードバックする第１フィードバック係数器と、第１フ
ィードフォワード係数器、第２フィードフォワード係数
器、第３フィードフォワード係数器、第４フィードフォ
ワード係数器および第５フィードフォワード係数器の出
力の和を求める第３加算部と、第３加算部の出力値を入
力にして所定の基準値との比較をし出力信号Ｙ値を出力
する比較器と、その比較器の出力を入力とする遅延器
と、その遅延器の出力を入力にして第１加算部に出力す
るディジタルアナログ変換フィードバック係数器とを備
えて構成したものである。
るデルタシグマ変調器は、入力信号Ｘを受け出力信号Ｙ
を出力するものであって、出力信号Ｙを遅延させてディ
ジタルアナログ変換（Ｄ／Ａ変換）した信号と入力信号
Ｘとの差を求める第１加算部と、第１加算部の出力値を
入力とする第１積分器と、第１積分器の出力に係数を演
算して出力する第１フィードフォワード係数器と、第１
積分器の出力を入力とする第２積分器と、第２積分器の
出力に係数を演算して出力する第２フィードフォワード
係数器と、第２積分器の出力を入力とする第３積分器
と、第３積分器の出力に係数を演算して出力する第３フ
ィードフォワード係数器と、第３積分器の出力と後述の
第１フィードバック係数器の出力との差を求める第２加
算部と、第２加算部の出力値を入力とする第４積分器
と、第４積分器の出力に係数を演算して出力する第４フ
ィードフォワード係数器と、第４積分器の出力を入力と
する第５積分器と、第５積分器の出力に係数を演算して
出力する第５フィードフォワード係数器と、第５積分器
の出力にフィードバック係数を演算して第２加算部へフ
ィードバックする第１フィードバック係数器と、第１フ
ィードフォワード係数器、第２フィードフォワード係数
器、第３フィードフォワード係数器、第４フィードフォ
ワード係数器および第５フィードフォワード係数器の出
力の和を求める第３加算部と、第３加算部の出力値を入
力にして所定の基準値との比較をし出力信号Ｙ値を出力
する比較器と、その比較器の出力を入力とする遅延器
と、その遅延器の出力を入力にして第１加算部に出力す
るディジタルアナログ変換フィードバック係数器とを備
えて構成したものである。
【００１０】
【発明の効果】以上述べた構成により、この発明のデル
タシグマ変調器によれば、伝達関数の零点を周波数が０
である周波数に近接させることにより線形性が増加する
とともに、従来のものに比べて、カスケード積分器ルー
ト上の前半のフィードバックループと加算器が除去され
るため、チップ面積が減少し、信号対雑音比も向上す
る。
タシグマ変調器によれば、伝達関数の零点を周波数が０
である周波数に近接させることにより線形性が増加する
とともに、従来のものに比べて、カスケード積分器ルー
ト上の前半のフィードバックループと加算器が除去され
るため、チップ面積が減少し、信号対雑音比も向上す
る。
【００１１】
【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について説明する。なお、各実施の形
態間において共通する部分、部位には同一の符号を付
し、重複する説明を省略する。
発明の実施の形態について説明する。なお、各実施の形
態間において共通する部分、部位には同一の符号を付
し、重複する説明を省略する。
【００１２】まず、この種のデルタシグマ変調器の概要
について、従来例を参照して説明する。図５は、従来の
一般化された５次のデルタシグマ変調器の構成を示すブ
ロック図である。図面符号１、２、３、４、５は係数器
を含む積分器であり、符号６、７はフィードバック係数
器であり、符号８、９、１０、１１、１２はフィードフ
ォワード係数器であり、１３は量子化器であり、符号１
４は遅延器であり、符号１５はディジタルアナログ変換
フィードバック係数器であり、符号１６、１７、１８は
積分器への入力の加算器であり、符号１９は各積分器か
らの出力を加算する加算器を示す。
について、従来例を参照して説明する。図５は、従来の
一般化された５次のデルタシグマ変調器の構成を示すブ
ロック図である。図面符号１、２、３、４、５は係数器
を含む積分器であり、符号６、７はフィードバック係数
器であり、符号８、９、１０、１１、１２はフィードフ
ォワード係数器であり、１３は量子化器であり、符号１
４は遅延器であり、符号１５はディジタルアナログ変換
フィードバック係数器であり、符号１６、１７、１８は
積分器への入力の加算器であり、符号１９は各積分器か
らの出力を加算する加算器を示す。
【００１３】図５のように出力される信号Ｙは、遅延器
１４により時間遅延（ｚ-1）され、既設定されたディジ
タルアナログ変換フィードバック係数器１５の係数値ｂ
1に合わせて、ディジタル値からアナログ値に変換さ
れ、この変換されたアナログ値を加算器１６において入
力信号Ｘの値から差し引いた差の値が、積分器１に入力
されて、積分器１により積分される。１段目の積分器１
の出力は、３段目の積分器３の出力をフィードバック回
路６で適切な値にスケーリングしたフィードバック値と
ともに加算器１７を経た値（差分）として２段目の積分
器２の入力に加えられて、積分され、出力される。この
とき、１段目の積分器１の出力信号は、フィードフォワ
ード係数器８によりスケーリングされて、最終積分器５
の出力側に位置する出力加算器１９へ加算される。上記
２段目の積分器２の出力は、３段目の積分器３の入力へ
加えられて、積分される。このとき、２段目の積分器の
出力は、フィードフォワード係数器９により所定の係数
でスケーリングされて、最終積分器５の出力側に位置す
る出力加算器１９へ加算される。
１４により時間遅延（ｚ-1）され、既設定されたディジ
タルアナログ変換フィードバック係数器１５の係数値ｂ
1に合わせて、ディジタル値からアナログ値に変換さ
れ、この変換されたアナログ値を加算器１６において入
力信号Ｘの値から差し引いた差の値が、積分器１に入力
されて、積分器１により積分される。１段目の積分器１
の出力は、３段目の積分器３の出力をフィードバック回
路６で適切な値にスケーリングしたフィードバック値と
ともに加算器１７を経た値（差分）として２段目の積分
器２の入力に加えられて、積分され、出力される。この
とき、１段目の積分器１の出力信号は、フィードフォワ
ード係数器８によりスケーリングされて、最終積分器５
の出力側に位置する出力加算器１９へ加算される。上記
２段目の積分器２の出力は、３段目の積分器３の入力へ
加えられて、積分される。このとき、２段目の積分器の
出力は、フィードフォワード係数器９により所定の係数
でスケーリングされて、最終積分器５の出力側に位置す
る出力加算器１９へ加算される。
【００１４】上記５番目の積分器５の出力をフィードバ
ック回路７により適切な係数値でスケーリングした値と
上記３段目の積分器３の出力値との差を加算器１８によ
り求め、４段目の積分器４の入力へ加えて、積分する。
このとき、３段目の積分器３の出力は、フィードフォワ
ード係数器１０によりスケーリングされ、最終積分器５
の出力側に位置する出力加算器１９へ加算される。上記
４段目の積分器４の出力は、５段目の積分器５の入力へ
加えられて、積分される。このとき、４段目の積分器４
の出力は、フィードフォワード係数器１１によりスケー
リングされ、最終積分器５の出力側に位置する出力加算
器１９へ加算される。上記５段目の積分器５の出力は、
フィードフォワード係数器１２によりスケーリングさ
れ、出力加算器１９へ加算される。この出力加算器１９
において、各フィードフォワード係数器８、９、１０、
１１、１２からの各スケーリングされた信号が加算され
て、量子化器１３の入力側に加えられる。量子化器１３
は、２レベルの量子化器で、入力が基準電圧より大きい
ときはハイ信号を、基準電圧より小さいときはロー信号
を、それぞれ出力する。この出力信号Ｙは、前述のよう
に、遅延器１４とディジタルアナログ変換フィードバッ
ク係数器１５を介して、入力側にある加算器１６へ供給
される。
ック回路７により適切な係数値でスケーリングした値と
上記３段目の積分器３の出力値との差を加算器１８によ
り求め、４段目の積分器４の入力へ加えて、積分する。
このとき、３段目の積分器３の出力は、フィードフォワ
ード係数器１０によりスケーリングされ、最終積分器５
の出力側に位置する出力加算器１９へ加算される。上記
４段目の積分器４の出力は、５段目の積分器５の入力へ
加えられて、積分される。このとき、４段目の積分器４
の出力は、フィードフォワード係数器１１によりスケー
リングされ、最終積分器５の出力側に位置する出力加算
器１９へ加算される。上記５段目の積分器５の出力は、
フィードフォワード係数器１２によりスケーリングさ
れ、出力加算器１９へ加算される。この出力加算器１９
において、各フィードフォワード係数器８、９、１０、
１１、１２からの各スケーリングされた信号が加算され
て、量子化器１３の入力側に加えられる。量子化器１３
は、２レベルの量子化器で、入力が基準電圧より大きい
ときはハイ信号を、基準電圧より小さいときはロー信号
を、それぞれ出力する。この出力信号Ｙは、前述のよう
に、遅延器１４とディジタルアナログ変換フィードバッ
ク係数器１５を介して、入力側にある加算器１６へ供給
される。
【００１５】図５において、出力信号Ｙをｚ平面上で表
現すると、次のようになる。
現すると、次のようになる。
【００１６】
【数１】
【００１７】ここで、Ｙは出力信号、Ｘは入力信号、ｑ
は量子化雑音信号であり、各係数の値は次のとおりであ
る。
は量子化雑音信号であり、各係数の値は次のとおりであ
る。
【００１８】
【数２】
【００１９】ここで、ｆ9、ｆ1、ｆ2、ｆ3は、それぞれ
図５の積分器２、３、４、５の係数を示し、ｆ4、ｆ5、
ｆ6、ｆ7、ｆ8は、それぞれ図５のフィードフォワード
係数器８、９、１０、１１、１２の係数を示し、ｃ1、
ｃ2は、それぞれ図５の３段目、５番目の積分器３、５
からの出力をそれぞれスケーリングするフィードバック
回路６、７の係数であり、ｂ1は出力Ｙを時間遅延（ｚ
-1）させた後ディジタルアナログ変換させるためのフィ
ードバック係数器１５の係数値である。
図５の積分器２、３、４、５の係数を示し、ｆ4、ｆ5、
ｆ6、ｆ7、ｆ8は、それぞれ図５のフィードフォワード
係数器８、９、１０、１１、１２の係数を示し、ｃ1、
ｃ2は、それぞれ図５の３段目、５番目の積分器３、５
からの出力をそれぞれスケーリングするフィードバック
回路６、７の係数であり、ｂ1は出力Ｙを時間遅延（ｚ
-1）させた後ディジタルアナログ変換させるためのフィ
ードバック係数器１５の係数値である。
【００２０】発明者が解析したところ、数１および数２
において、ｆ1、ｆ2、ｆ3、ｆ4、ｆ5、ｆ6、ｆ7、ｆ8、
ｆ9、ｂ1、ｃ1、ｃ2は、全て正の値として係数が定義さ
れているが、図４の場合（ｂ1＝１、ｃ1＝０．０１１
５、ｆ9＝１）に比べて、ｂ＝1のままでｃ1＝０とする
と、伝達関数の零点が０である周波数により近く位置さ
せることができるし、ｃ1＝０.０１１５とｆ9＝１であ
った代わりにｃ1＝０とｆ9＝０．９を使用すると、この
部分の利得を維持したままで、チップの面積をより減少
させることができることを見出した。
において、ｆ1、ｆ2、ｆ3、ｆ4、ｆ5、ｆ6、ｆ7、ｆ8、
ｆ9、ｂ1、ｃ1、ｃ2は、全て正の値として係数が定義さ
れているが、図４の場合（ｂ1＝１、ｃ1＝０．０１１
５、ｆ9＝１）に比べて、ｂ＝1のままでｃ1＝０とする
と、伝達関数の零点が０である周波数により近く位置さ
せることができるし、ｃ1＝０.０１１５とｆ9＝１であ
った代わりにｃ1＝０とｆ9＝０．９を使用すると、この
部分の利得を維持したままで、チップの面積をより減少
させることができることを見出した。
【００２１】この発明は、上記のような条件を満足させ
るような５次のデルタシグマ変調器を提供するもので、
その構成を図１のブロック図に示す。図２は、図１の等
価回路図である。
るような５次のデルタシグマ変調器を提供するもので、
その構成を図１のブロック図に示す。図２は、図１の等
価回路図である。
【００２２】図１および図２に示すように、この発明の
デルタシグマ変調器は、入力信号Ｘを受け出力信号Ｙを
出力するものであって、出力信号Ｙを遅延させてディジ
タルアナログ変換（Ｄ／Ａ変換）した信号と入力信号Ｘ
との差を求める第１加算器３４と、第１加算器３４の出
力値を入力とする係数＝１の第１積分器２０と、第１積
分器２０の出力に係数ｆ4＝０．９５を演算して出力す
る第１フィードフォワード係数器２６と、第１積分器２
０の出力を入力とする係数ｆ9＝０．９の第２積分器２
１と、第２積分器２１の出力に係数ｆ5＝０．４５を演
算して出力する第２フィードフォワード係数器２７と、
第２積分器２１の出力を入力とする係数ｆ1＝０．２の
第３積分器２２と、第３積分器２２の出力に係数ｆ6＝
０．６０を演算して出力する第３フィードフォワード係
数器２８と、第３積分器２２の出力と後述の第１フィー
ドバック係数器２５の出力との差を求める第２加算器３
５と、第２加算器３５の出力値を入力とする係数ｆ2＝
０．２の第４積分器２３と、第４積分器２３の出力に係
数ｆ7＝０．４５を演算して出力する第４フィードフォ
ワード係数器２９と、第４積分器２３の出力を入力とす
る係数ｆ3＝０．２の第５積分器２４と、第５積分器２
４の出力に係数ｆ８＝０．１５を演算して出力する第５
フィードフォワード係数器３０と、第５積分器２４の出
力にフィードバック係数ｃ2＝０．０２０を演算して第
２加算器３５へフィードバックする第１フィードバック
係数器２５と、第１フィードフォワード係数器２６、第
２フィードフォワード係数器２７、第３フィードフォワ
ード係数器２８、第４フィードフォワード係数器２９お
よび第５フィードフォワード係数器３０の出力の和を求
める第３加算器３６と、第３加算器３６の出力値を入力
にして所定の基準値ＶREFとの比較をし出力信号Ｙ値を
出力する比較器３１と、その比較器３１の出力を入力と
する遅延器３２と、その遅延器３２の出力を入力にして
第１加算器３４へ出力する係数ｂ１＝１のディジタルア
ナログ変換フィードバック係数器３３とを備えて構成さ
れている。
デルタシグマ変調器は、入力信号Ｘを受け出力信号Ｙを
出力するものであって、出力信号Ｙを遅延させてディジ
タルアナログ変換（Ｄ／Ａ変換）した信号と入力信号Ｘ
との差を求める第１加算器３４と、第１加算器３４の出
力値を入力とする係数＝１の第１積分器２０と、第１積
分器２０の出力に係数ｆ4＝０．９５を演算して出力す
る第１フィードフォワード係数器２６と、第１積分器２
０の出力を入力とする係数ｆ9＝０．９の第２積分器２
１と、第２積分器２１の出力に係数ｆ5＝０．４５を演
算して出力する第２フィードフォワード係数器２７と、
第２積分器２１の出力を入力とする係数ｆ1＝０．２の
第３積分器２２と、第３積分器２２の出力に係数ｆ6＝
０．６０を演算して出力する第３フィードフォワード係
数器２８と、第３積分器２２の出力と後述の第１フィー
ドバック係数器２５の出力との差を求める第２加算器３
５と、第２加算器３５の出力値を入力とする係数ｆ2＝
０．２の第４積分器２３と、第４積分器２３の出力に係
数ｆ7＝０．４５を演算して出力する第４フィードフォ
ワード係数器２９と、第４積分器２３の出力を入力とす
る係数ｆ3＝０．２の第５積分器２４と、第５積分器２
４の出力に係数ｆ８＝０．１５を演算して出力する第５
フィードフォワード係数器３０と、第５積分器２４の出
力にフィードバック係数ｃ2＝０．０２０を演算して第
２加算器３５へフィードバックする第１フィードバック
係数器２５と、第１フィードフォワード係数器２６、第
２フィードフォワード係数器２７、第３フィードフォワ
ード係数器２８、第４フィードフォワード係数器２９お
よび第５フィードフォワード係数器３０の出力の和を求
める第３加算器３６と、第３加算器３６の出力値を入力
にして所定の基準値ＶREFとの比較をし出力信号Ｙ値を
出力する比較器３１と、その比較器３１の出力を入力と
する遅延器３２と、その遅延器３２の出力を入力にして
第１加算器３４へ出力する係数ｂ１＝１のディジタルア
ナログ変換フィードバック係数器３３とを備えて構成さ
れている。
【００２３】比較器３１は、第３加算器３６を経た最終
信号を入力として２レベル以上の出力状態を有する量子
化器で、ディジタル信号を出力する。ディジタルアナロ
グ変換フィードバック係数器３３は、１以下の係数を持
ち、遅延器３２で時間遅延（ｚ-1）させた比較器３１か
らのディジタル信号をアナログ信号に変換して、加算器
３４へフィードバックする。第１、２、３、４、５積分
器２０、２１、２２、２３、２４は、積分器をカスケー
ドに接続したもので、関心ある周波数帯域内の量子化雑
音を高周波領域にノイズシェーピング（noise shapin
g）することができる。第１積分器２０は、入力信号Ｘ
と上記ディジタルアナログ変換した信号との差を係数＝
１を用いて積分する。第１フィードフォワード係数器２
６は、第１積分器２０の出力を１より小さい係数値にス
ケーリングして、第３加算器３６を通って比較器３１の
入力に加える。
信号を入力として２レベル以上の出力状態を有する量子
化器で、ディジタル信号を出力する。ディジタルアナロ
グ変換フィードバック係数器３３は、１以下の係数を持
ち、遅延器３２で時間遅延（ｚ-1）させた比較器３１か
らのディジタル信号をアナログ信号に変換して、加算器
３４へフィードバックする。第１、２、３、４、５積分
器２０、２１、２２、２３、２４は、積分器をカスケー
ドに接続したもので、関心ある周波数帯域内の量子化雑
音を高周波領域にノイズシェーピング（noise shapin
g）することができる。第１積分器２０は、入力信号Ｘ
と上記ディジタルアナログ変換した信号との差を係数＝
１を用いて積分する。第１フィードフォワード係数器２
６は、第１積分器２０の出力を１より小さい係数値にス
ケーリングして、第３加算器３６を通って比較器３１の
入力に加える。
【００２４】第２積分器２１は、第１積分器２０の出力
を１より小さい値の係数を用いて積分する。第２フィー
ドフォワード係数器２７は、第２積分器２１の出力を１
より小さい値にスケーリングして、第３加算器３６を通
って比較器３１の入力として加える。
を１より小さい値の係数を用いて積分する。第２フィー
ドフォワード係数器２７は、第２積分器２１の出力を１
より小さい値にスケーリングして、第３加算器３６を通
って比較器３１の入力として加える。
【００２５】第３積分器２２は、第２積分器２１の出力
を１より小さい値の係数を用いて積分する。第３フィー
ドフォワード係数器２８は、第３積分器２２の出力を１
より小さい係数値にスケーリングして、第３加算器３６
を通って比較器３１の入力として加える。
を１より小さい値の係数を用いて積分する。第３フィー
ドフォワード係数器２８は、第３積分器２２の出力を１
より小さい係数値にスケーリングして、第３加算器３６
を通って比較器３１の入力として加える。
【００２６】第４積分器２３は、第３積分器２２の出力
と、第５積分器２４の出力信号を１より小さい係数値に
スケーリングしてフィードバックした信号との差を、１
より小さい値の係数を用いて積分する。第４フィードフ
ォワード係数器２９は、第４積分器２３の出力を１より
小さい係数値にスケーリングして第３加算器３６を通っ
て比較器３１の入力として加える。
と、第５積分器２４の出力信号を１より小さい係数値に
スケーリングしてフィードバックした信号との差を、１
より小さい値の係数を用いて積分する。第４フィードフ
ォワード係数器２９は、第４積分器２３の出力を１より
小さい係数値にスケーリングして第３加算器３６を通っ
て比較器３１の入力として加える。
【００２７】第５積分器２４は、第４積分器２３の出力
を１より小さい値の係数を用いて積分する。第５フィー
ドフォワード係数器３０は、第５積分器２４の出力を１
より小さい係数値にスケーリングして、第３加算器３６
を通って比較器３１の入力として加える。
を１より小さい値の係数を用いて積分する。第５フィー
ドフォワード係数器３０は、第５積分器２４の出力を１
より小さい係数値にスケーリングして、第３加算器３６
を通って比較器３１の入力として加える。
【００２８】第１、２、３、４、５積分器２０、２１、
２２、２３、２４の各係数、フィードバック係数器２５
の係数、第１、２、３、４、５フィードフォワード係数
器２６、２７、２８、２９、３０の各係数、およびディ
ジタルアナログ変換フィードバック係数器３３の係数
を、ディジタルアナログ変換機のノイズシェーパである
デルタシグマ変調器では、バイナリコードに変換させて
使用するが、この発明のデルタシグマ変調器では、それ
ぞれの積分器が出力する各出力信号を各所定の時間だけ
時間遅延させた後、各入力信号と時間遅延した出力信号
の合計を出力させる。
２２、２３、２４の各係数、フィードバック係数器２５
の係数、第１、２、３、４、５フィードフォワード係数
器２６、２７、２８、２９、３０の各係数、およびディ
ジタルアナログ変換フィードバック係数器３３の係数
を、ディジタルアナログ変換機のノイズシェーパである
デルタシグマ変調器では、バイナリコードに変換させて
使用するが、この発明のデルタシグマ変調器では、それ
ぞれの積分器が出力する各出力信号を各所定の時間だけ
時間遅延させた後、各入力信号と時間遅延した出力信号
の合計を出力させる。
【００２９】図３は、この発明に係る図１に示した回路
と図４に示した従来技術の回路との周波数特性を比較し
て表し、図面から分かるように、従来技術の場合二つあ
った凹みが、この発明では一つになっている。
と図４に示した従来技術の回路との周波数特性を比較し
て表し、図面から分かるように、従来技術の場合二つあ
った凹みが、この発明では一つになっている。
【００３０】この発明の他の実施例としては、上記第５
積分器２４の出力を、上記第４積分器２３の入力へフィ
ードバックする代わりに、上記第３積分器２２の入力ま
たは上記第２積分器２１の入力のいずれか一方にスケー
リングして加えてもよい。
積分器２４の出力を、上記第４積分器２３の入力へフィ
ードバックする代わりに、上記第３積分器２２の入力ま
たは上記第２積分器２１の入力のいずれか一方にスケー
リングして加えてもよい。
【００３１】この発明のさらに別の実施例としては、上
記最終の第５積分器２４の出力を１より小さい係数値に
スケーリングして、同時にそれぞれ上記第２、３、４積
分器２１、２２、２３の入力に加えるようにしてもよ
い。上記第５積分器２４の出力を上記第４、３、２積分
器２３、２２、２１の入力にそれぞれスケーリングして
加える場合、それぞれの信号は第３、２、１積分器２
２、２１、２０の各出力信号との差を形成して、それら
各差信号を上記第４、３、２積分器２３、２２、２１で
積分することになる。
記最終の第５積分器２４の出力を１より小さい係数値に
スケーリングして、同時にそれぞれ上記第２、３、４積
分器２１、２２、２３の入力に加えるようにしてもよ
い。上記第５積分器２４の出力を上記第４、３、２積分
器２３、２２、２１の入力にそれぞれスケーリングして
加える場合、それぞれの信号は第３、２、１積分器２
２、２１、２０の各出力信号との差を形成して、それら
各差信号を上記第４、３、２積分器２３、２２、２１で
積分することになる。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、伝達関数の零点を周波数が０である周波数に近接さ
せたことにより線形性が向上するのみでなく、フィード
バックループおよび入力加算器が省かれるため、チップ
面積が減少することになり、信号対雑音比も向上する。
なお、キャパシタの容量値がチップ面積の寸法を左右す
ることにおいて、その容量値を小さくすることにより、
今後のアナログディジタル変換器（ＡＤＣ）にも適用可
能であり、かつこの発明に従ってデシマル値をバイナリ
値に修正する場合、ディジタルアナログ変換器に適用さ
れるディジタルノイズシェーパを設計できるので、１８
ビット以上のオーディオディジタルアナログ変換器（Ｄ
ＡＣ）の開発に有用である。
ば、伝達関数の零点を周波数が０である周波数に近接さ
せたことにより線形性が向上するのみでなく、フィード
バックループおよび入力加算器が省かれるため、チップ
面積が減少することになり、信号対雑音比も向上する。
なお、キャパシタの容量値がチップ面積の寸法を左右す
ることにおいて、その容量値を小さくすることにより、
今後のアナログディジタル変換器（ＡＤＣ）にも適用可
能であり、かつこの発明に従ってデシマル値をバイナリ
値に修正する場合、ディジタルアナログ変換器に適用さ
れるディジタルノイズシェーパを設計できるので、１８
ビット以上のオーディオディジタルアナログ変換器（Ｄ
ＡＣ）の開発に有用である。
【図１】 この発明に係る５次デルタシグマ変調器の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１の等価回路図である。
【図３】 この発明に係るデルタシグマ変調器の周波数
特性を従来技術のと比較して示すグラフである。
特性を従来技術のと比較して示すグラフである。
【図４】 従来技術の５次デルタシグマ変調器の構成を
示すブロック図である。
示すブロック図である。
【図５】 従来の一般化された５次デルタシグマ変調器
の構成を示すブロック図である。
の構成を示すブロック図である。
２０、２１、２２、２３、２４：係数器を含む積分器、 ２５：フィードバック係数器、 ２６、２７、２８、２９、３０：フィードフォワード係
数器、 ３１：比較器、 ３２：遅延器、 ３３：ディジタルアナログ変換フィードバック係数器、 ３４、３５：積分器への入力加算器、 ３６：積分器からの出力加算器
数器、 ３１：比較器、 ３２：遅延器、 ３３：ディジタルアナログ変換フィードバック係数器、 ３４、３５：積分器への入力加算器、 ３６：積分器からの出力加算器
Claims (18)
- 【請求項１】 入力信号Ｘを受け出力信号Ｙを出力する
デルタシグマ変調器において、 上記出力信号Ｙを遅延させディジタルアナログ変換した
信号と上記入力信号Ｘとの差を求める第１加算部と、 上記第１加算部の値を入力とする第１積分器と、 上記第１積分器の出力に係数を掛けて出力する第１フィ
ードフォワード係数器と、 上記第１積分器の出力を入力とする第２積分器と、 上記第２積分器の出力に係数を掛けて出力する第２フィ
ードフォワード係数器と、 上記第２積分器の出力を入力とする第３積分器と、 上記第３積分器の出力に係数を掛けて出力する第３フィ
ードフォワード係数器と、 上記第３積分器の出力と後述の第１フィードバック係数
器の出力との差を求める第２加算部と、 上記第２加算部の出力値を入力とする第４積分器と、 上記第４積分器の出力に係数を掛けて出力する第４フィ
ードフォワード係数器と、 上記第４積分器の出力を入力とする第５積分器と、 上記第５積分器の出力に係数を掛けて出力する第５フィ
ードフォワード係数部と、 上記第５積分器の出力に係数を掛けて上記第２加算部へ
フィードバックする第１フィードバック係数器と、 上記第１フィードフォワード係数器、上記第２フィード
フォワード係数器、上記第３フィードフォワード係数
器、上記第４フィードフォワード係数器および上記第５
フィードフォワード係数器の出力を加算する第３加算部
と、 上記第３加算部の出力値を所定の基準値と比較して比較
結果を出力信号Ｙ値として出力する比較器と、 上記比較器の出力を所定時間遅延させる遅延器と、 上記遅延器の出力に係数を掛けて上記第１加算部に出力
するディジタルアナログ変換フィードバック係数器とを
備えてなる５次デルタシグマ変調器。 - 【請求項２】 請求項１に記載の５次デルタシグマ変調
器であって、 上記比較器は、上記第３加算部を経た最終信号を入力と
して２レベル以上の信号値を有する量子化器にディジタ
ル信号を出力させることを特徴とするもの。 - 【請求項３】 請求項１に記載の５次デルタシグマ変調
器であって、 上記ディジタルアナログ変換のフィードバック係数部
は、１以下の係数を有し、所定時間遅延させた上記比較
器のディジタル信号をアナログに変換させることを特徴
とするもの。 - 【請求項４】 請求項１に記載の５次デルタシグマ変調
器であって、 上記第１、第２、第３、第４および第５の積分器は、順
次縦続接続されることにより、関心のある周波数帯域内
の量子化ノイズを高周波領域でノイズ整形できるもので
あることを特徴とするもの。 - 【請求項５】 請求項１に記載の５次デルタシグマ変調
器であって、 上記第１積分器は、１である係数を有し、入力信号とデ
ィジタルアナログ変換された信号との差を積分すること
を特徴とするもの。 - 【請求項６】 請求項１に記載の５次デルタシグマ変調
器であって、 上記第１フィードフォワード係数器は、上記第１積分器
の出力を１より小さい係数値でスケーリングして上記第
３加算部を介して上記比較器の入力として加えることを
特徴とするもの。 - 【請求項７】 請求項１に記載の５次デルタシグマ変調
器であって、 上記第２積分器の係数は、１より小さい値を有すること
を特徴とするもの。 - 【請求項８】 請求項１に記載の５次デルタシグマ変調
器であって、 上記第２フィードフォワード係数器は、上記第２積分器
の出力を１より小さい係数値でスケーリングして上記第
３加算部を介して上記比較器の入力として加えることを
特徴とするもの。 - 【請求項９】 請求項１に記載の５次デルタシグマ変調
器であって、 上記第３フィードフォワード係数部は、上記第３積分器
の出力を１より小さい係数値でスケーリングして上記第
３加算部を介して上記比較器の入力として加えることを
特徴とするもの。 - 【請求項１０】 請求項１に記載の５次デルタシグマ変
調器であって、 上記第４積分器は、上記第３積分器の出力と、上記第５
積分器の出力信号を１より小さい係数値でスケーリング
してフィードバックした信号との差を積分するものであ
ることを特徴とするもの。 - 【請求項１１】 請求項１に記載の５次デルタシグマ変
調器であって、 上記第４積分器の係数は、１より小さい値を有すること
を特徴とするもの。 - 【請求項１２】 請求項１に記載の５次デルタシグマ変
調器であって、 上記第４フィードフォワード係数部は、上記第４積分機
の出力を１より小さい係数値でスケーリングして上記第
３加算部を介して上記比較器の入力として加えることを
特徴とするもの。 - 【請求項１３】 請求項１に記載の５次デルタシグマ変
調器であって、 上記第５フィードフォワード係数部は、上記第５積分機
の出力を１より小さい係数値でスケーリングして上記第
３加算部を介して上記比較機の入力として加えることを
特徴とするもの。 - 【請求項１４】 請求項１に記載の５次デルタシグマ変
調器であって、 上記各積分器の係数と、上記フィードバック係数器の係
数と、上記各フィードフォワード係数器の係数と、ディ
ジタルアナログ変換係数器の係数を、ディジタルアナロ
グ変換器のノイズシェーパではバイナリコードに変換さ
せて使用することを特徴とするもの。 - 【請求項１５】 請求項１に記載の５次デルタシグマ変
調器であって、 上記ディジタルアナログ変換器のノイズシェーパでは各
々の積分器が出力信号を出力するが上記出力信号を時間
遅延させ所定の時間後に各入力信号と上記時間遅延され
た出力信号の合計を出力させることを特徴とするもの。 - 【請求項１６】 請求項１に記載の５次デルタシグマ変
調器であって、 上記第５積分器の出力を、上記第４積分器の入力以外の
上記第３積分器の入力または上記第２積分器の入力のい
ずれか一つにスケーリングして加えることを特徴とする
もの。 - 【請求項１７】 請求項１に記載の５次デルタシグマ変
調器であって、 上記最終の第５積分器の出力を１より小さい係数値でス
ケーリングすると同時に、各々第２、第３および第４積
分器の入力に加えられることを特徴とするもの。 - 【請求項１８】 請求項１に記載の５次デルタシグマ変
調器であって、 上記第５積分器の出力を上記第４、第３及び第２積分器
の入力にスケーリングして加えられるとき、各々の信号
は第３、第２および第１積分器の出力信号との差を形成
して上記第４、第３および第２積分器で積分することを
特徴とするもの。
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