JP3420750B1 - 予測器を備えた再帰マルチビットアナログ−ディジタル変換器 - Google Patents

予測器を備えた再帰マルチビットアナログ−ディジタル変換器

Info

Publication number
JP3420750B1
JP3420750B1 JP2000550212A JP2000550212A JP3420750B1 JP 3420750 B1 JP3420750 B1 JP 3420750B1 JP 2000550212 A JP2000550212 A JP 2000550212A JP 2000550212 A JP2000550212 A JP 2000550212A JP 3420750 B1 JP3420750 B1 JP 3420750B1
Authority
JP
Japan
Prior art keywords
signal
digital
output
analog
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000550212A
Other languages
English (en)
Other versions
JP2004500727A (ja
JP2004500727A5 (ja
Inventor
リューイン、ラニー
Original Assignee
リューイン・コンサルティング・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by リューイン・コンサルティング・インコーポレーテッド filed Critical リューイン・コンサルティング・インコーポレーテッド
Application granted granted Critical
Publication of JP3420750B1 publication Critical patent/JP3420750B1/ja
Publication of JP2004500727A publication Critical patent/JP2004500727A/ja
Publication of JP2004500727A5 publication Critical patent/JP2004500727A5/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
    • H03M1/208—Increasing resolution using an n bit system to obtain n + m bits by prediction

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

【要約】 フラッシュ変換器（１０４）は、入力信号と帰還ＤＡＣ
（１１４）との間との差を処理する正確な連続時間誤差
増幅器（１０２）を前に配置する。ＤＡＣの出力は、た
とえば、一連の精密コンデンサによって増幅器の仮想グ
ランドに連動するように結合される。入力回路はまた、
ＤＡＣ（１１４）に連結されるコンデンサに容量がほぼ
等しい一連の精密コンデンサなどの連続時間要素によっ
て、増幅器の入力に結合される。増幅器（１０２）は、
たとえば１ＫＨｚを越える広域通過特性を備えるような
中程度の利得（１６）を備えていてもよい。ＤＡＣは、
入力信号の次の値を予測するために、フラッシュ変換器
（１０４）からのディジタル出力および最後にラッチさ
れた出力を使用するディジタル信号処理ブロックのラッ
チされた出力によって制御される。変換器制御ループの
安定性は、予測回路に低域通過特性を設けることによっ
てもたらされる。変換器は、フラッシュ変換器（１０
４）によって生成され、適性にスケーリングされたディ
ジタル値をＤＡＣ（１１４）を駆動する第１のディジタ
ルラッチ回路（１１２）の電流値に加算することによっ
て、第１のディジタル結果を生成する。変換器の出力
は、簡素な低域ディジタルフィルタ（１１６）に第１の
ディジタル結果を通過させることによって生成される第
２のディジタル結果である。第２のディジタル結果は、
最適位相データ復元を行うことができるようにするため
に、入力サンプリングクロックの任意の位相を通過させ
ることによって、二次抽出されてもよい。

Description

【発明の詳細な説明】
【０００１】本発明の分野 本発明は主に、アナログ−ディジタル変換器（ＡＤＣ）
に関し、さらに詳細には、高速かつ高分解能のモノリシ
ック集積回路ＡＤＣに関する。
【０００２】関連技術の説明 高い変換率および少ない待ち時間を必要とする従来のア
ナログ−ディジタル変換器（ＡＤＣ）は一般に、基本フ
ラッシュ変換器として周知である構成において、抵抗型
梯子回路の段階的な電圧に接続された一連のスタック型
比較器を利用する。情報通信技術において、制限された
数の従来技術のＡＤＣ回路アーキテクチャの中で速度お
よび分解能を増加するために、膨大な研究資金が、連続
的に費やされている。
【０００３】基本フラッシュ変換器は、主にクロックサ
イクルごとに完全なデータ変換を行うために、きわめて
高速で作動する。しかし、ｎビットフラッシュ変換器は
一般に、抵抗型梯子回路の段階的に増加する電圧ステッ
プに接続される２n個の比較器を必要とする。ｎビット
バイナリ出力を生成するために、「温度計」型バイナリ
ディジタル符号化回路として公知である回路に比較器の
出力を流すことができる。名前から察することができる
ように、フラッシュ変換器の主な利点は、その速度であ
る。さらに、この装置は、入力サンプルホールド回路を
必要しない。
【０００４】一方、フラッシュ変換器には、８ビットを
越える分解能で顕著になるいくつかの制限があることが
周知である。上述したように、比較器の数は、分解能に
応じて指数関数的に増加する。したがって、さほど大き
くない８ビット分解能の場合でさえ、２５６個の比較器
が必要とされる。さらなる制限には、クロックスキュー
から生じる微分位相誤差、きわめて膨大な回路面積およ
び相当の電荷の逆流が挙げられる。
【０００５】上述したような制限を克服することに関し
て、最近の研究は、ステージ当たりのビットを少なく
し、それによって、逆流、クロックスキューおよび回路
面積を減少させるマルチステージフラッシュ変換器（こ
れはまた、「パイプライン式」フラッシュ変換器として
も周知である）に集中されている。このようなマルチス
テージ装置において、各ステージは入力サンプルホール
ド回路を含む。さらに、入力の大きさを評価するため
に、パイプラインにおける各ステージは、それ自体の個
別のフラッシュ変換器を使用し、ディジタル結果を帰還
ループにおけるディジタル−アナログ変換器（ＤＡＣ）
に供給する。ＤＡＣの結果と入力サンプルホールド回路
の出力との差は増幅され、次のステージのサンプルホー
ルド回路の入力に供給される。一旦、次のステージが増
幅器の出力信号をサンプリングされると、前のステージ
は次の入力信号を受信するために解放される。
【０００６】パイプライン式の構成に関連する一つの問
題の例を示すために、パイプライン式フラッシュ変換器
における増幅器が１６という中程度の利得を有すると仮
定する。第１のフラッシュ変換器がその振幅を推定し、
帰還ＤＡＣの推定された振幅出力が入力信号から減算さ
れている間、第１のステージへの入力信号は、少なくと
も標本化および保持されなければならない。入力信号が
標本化および保持されていない場合には、出力誤差信号
が第２のステージによって標本化される前であっても、
第１のフラッシュディジタル振幅推定を無効にさせ、第
１のステージの増幅器を飽和状態にするのに十分な量だ
け振幅を変更することができることに留意すべきであ
る。したがって、増幅器を前に置くことによってパイプ
ライン式ステージにおいて第２のフラッシュ変換器の精
度を向上させることができるが、今度はこのために、サ
ンプルホールド回路が必要になるのが一般的である。
【０００７】パイプライン式フラッシュ変換器は、１０
０ＭＨｚなど高速で動作することができる。しかし、第
１の誤差信号がパイプラインの第２のステージに供給さ
れるときに生じる微分線形誤差のために、この分解能は
通常、約１０ビットまでに制限されてきた。別の問題
は、変換器の全体の線形性を制御する第１のステージの
ＤＡＣにおける高い積分線形性の欠如であった。したが
って、３〜５回の連続変換の固有待ち時間が出力データ
の品質に影響を及ぼす場合には、このような変換器は通
常、１０〜１２ビットの中程度の分解能を必要とする用
途において使用される。
【０００８】基本およびパイプライン式フラッシュ変換
器における微分線形性の制限を克服するために、サンプ
ルホールド回路および高い微分積分線形性を備えた１回
のみの帰還ＤＡＣを利用する再帰技術を用いて、変換器
の分解能を向上させる努力に力が注がれてきた。ＤＡＣ
と入力信号との間の誤差信号が、入力信号を得るために
ＤＡＣを駆動するマルチサイクルにおいて使用された
後、このような装置において、入力は常に標本化および
保持される。最終的な結果は、ＤＡＣディジタル入力ワ
ードである。
【０００９】初期の再帰変換器において、単一高利得比
較器が誤差信号の処理を行った。このような装置におい
て、比較器の出力は次に、逐次近似法として公知である
技術を用いて、入力信号の未知値用の二分探索を実行す
るために使用された。保持入力電圧用の二分探索を実行
するために、帰還経路における逐次近似レジスタ（ＳＡ
Ｒ）は、比較器の出力を受信し、帰還ＤＡＣの制御を行
った。複数のクロックサイクルが各データ変換のために
必要とされたため、このような変換器は、未知の入力信
号をディジタル値に変換するためには比較的長時間を要
した。すぐれた帰還ＤＡＣを用いて、このような変換器
は、１６ビット分解能を実現することができたが、少な
くとも１つのクロックサイクルが、分解能の各ビットに
対して必要であった。さらに、入力サンプルホールド回
路は、変換に必要な時間中、入力振幅を維持する必要が
あった。また、変換の終り付近に冗長な逐次近似ステッ
プを設けない限り、変換に必要な時間にわたるサンプル
ホールドにおけるドループ（droop）は、変換器に微分
線形性の不正確さを生じた。
【００１０】単一比較器が中程度の分解能を有するフラ
ッシュ変換器に替わり、高利得増幅器が中程度であるが
制御された利得の増幅器に替わったときに、基本逐次近
似変換器において著しい改良が施された。入力信号と帰
還ＤＡＣとの間の誤差に対応する信号が次に、（増幅さ
れた後に）マルチビットフラッシュ変換器によって変換
され、出力がラッチされ、ＤＡＣを制御する加算器によ
って帰還経路において処理が行われた。ラッチ回路の出
力も加算器の第２の入力を生成した。
【００１１】このように改良された逐次近似装置は、各
クロックサイクルにおいて２ビット以上を作成すること
ができるが、依然として入力サンプルホールド回路が必
要であった。別の欠点は増幅器から生じた。このような
変換器において、高い精度を実現するために、増幅器の
利得は、段階的なステップで増加しなければならなかっ
た。高利得ステップにおける増幅器の整定時間（settli
ngtime）は長くなったが、変換器は著しく遅くなった。
【００１２】マルチビット再帰変換器におけるさらなる
努力は、帰還経路におけるＤＡＣの速度および正確さを
改良することに集中された。しかし、アナログ−ディジ
タル変換器で必要とされる４または５クロックサイクル
は、依然として、変換器の全体速度を制限している。
【００１３】アナログ信号を変換しているとき、変換器
の標本化周波数付近の周波数領域における入力信号エネ
ルギを除去することが望ましい。たとえば、クロックサ
イクルごとの入力を標本化することによって、変換器の
標本化周波数を著しく増加することができる場合には、
入力信号増幅器チェーンにおいて必要とされるアンチエ
イリアシングフィルタの次数およびコストを著しく削減
することができる。
【００１４】したがって、各クロックサイクルにおいて
入力を標本化することができ、アンチエイリアシングを
非常に簡単に行うことができたため、後に「シグマ−デ
ルタ」変換器として知られる変換器が一般化するように
なった。これは、可聴周波用途のためのフィルタ設計に
おいて、特に有用であることがわかった。初期のシグマ
−デルタ変換器は、帰還ＤＡＣレイアウトにおいて正確
さを必要とすることなく、本来備わっている高い積分線
形性を提供する簡素な１ビットＤＡＣを使用していた。
シグマ−デルタ変換器において、入力電圧と１ビットＤ
ＡＣとの差によって生じる誤差信号は、１ビット比較器
に適用する前に、１つ以上の離散スイッチキャパシタ積
分増幅器に供給される。積分増幅器の数は一般に、ルー
プの次数に応じて増加する。１ビットシグマ−デルタ変
換器は現在、可聴周波用途のための一般的な選択であ
る。
【００１５】シグマ−デルタ変換器の１つの欠点は、高
分解能を実現するために、きわめて高いオーバサンプリ
ング比（ナイキストサンプリング速度に対するサンプリ
ング速度の比）を必要とすることである。他の欠点は、
変換器ループの次数に関連する。たとえば、同程度の変
換器分解能のために入力信号帯域幅を拡大するために、
信号処理帰還ループの次数を増加することもできる。し
かし、必要とされるループフィルタの次数に比例して、
設けられる積分増幅器の数を増加させなければならな
い。公知のシグマ−デルタ変換器の制限として、スプリ
アストーンと、変換器のループに比例する速度で周波数
に関して増加する出力雑音スペクトル密度とがある。
【００１６】さらに、このような変換器において、その
出力部でディジタルデシメーションフィルタによって、
複数のクロックサイクルにわたって１ビット比較器の出
力を処理しなければならない。このデシメーションフィ
ルタは、入力信号ナイキスト帯域幅を超える周波数領域
における多量の変換器量子化雑音を排除するために、基
本ループより少なくとも１つ高い次数を備えていなけれ
ばならないため、相当複雑になる可能性があることが知
られている。量子化雑音がこのように増加する理由は、
周波数の増加に伴い積分増幅器の利得が固有低減（inhe
rentreduction）することにある。
【００１７】さらに、シグマ−デルタ変換器は、各クロ
ックサイクルにおいて入力を標本化し、標本ごとに完全
な変換を行わない。第一に、入力標本化回路は、一般的
にはこのような装置において使用される離散積分器用の
入力回路の一部である。第二に、入力標本化回路が使用
されなかった場合には、切換えるたびにＤＡＣ出力にお
いて時間ジッタまたはグリッチエネルギの結果として、
積分器出力に不正確さを生じる。
【００１８】シグマ−デルタ変換器に関するさらに初期
の努力は、変換器の次数を増加することによって、可聴
周波信号の周波数領域を越える速度を増加させることに
集中した。シグマ−デルタ変換器の次数を増加させるこ
とは、出力雑音スペクトルの勾配を増加させるため、高
次のデシメーションフィルタは一般に、出力データを復
元する必要があった。さらに、高次のループにおいて増
加した安定性に関する問題およびトーンに対処するため
に、多くの技術が開発された。
【００１９】ループの次数の増加にかかわらず、依然と
して、可聴周波領域より高い大きさの次数の帯域幅を有
する信号周波数を処理することができる１ビットシグマ
−デルタ変換器を構築することは、依然として困難であ
る。しかし、このような信号周波数を処理することは、
たとえば銅線加入者ループにわたって遠距離データ通信
で必要とされるタスクの多くを実行しなければならな
い。高分解能遠距離用途のためのシグマ−デルタＡＤＣ
標本化周波数を増加させるための努力において、設計者
は、変換ステップにつき多くのビットを得るために、積
分増幅器チェーンの出力で、シグマ−デルタ変換器にお
ける単一の比較器をマルチビットフラッシュ変換器に替
えることにした。このような設計において、マルチビッ
トフラッシュ出力は通常、マルチビット帰還ＤＡＣに接
続される。このようなマルチビットフラッシュ信号処理
は、変換器の量子化雑音を低減するが、１ビット変換器
によるＤＡＣ構成の簡素さは損なわれる。したがって、
変換器の量子化雑音は依然として、変換器の次数に比例
して、周波数に関して増加する。
【００２０】マルチビットシグマ−デルタ変換器におい
て簡素なＤＡＣレイアウト要件を実現しようという１つ
の試みとして、複数の異なるマルチプルユニット容量性
電荷リディストリビューションおよび切換え技術の実現
に力が注がれてきた。このような装置において、帰還Ｄ
ＡＣは通常、１つのみのコンデンサを電圧出力ＤＡＣに
切換えることによってではなく、同一の精密コンデンサ
を正または負の基準電圧に切換えることによって実現さ
れる。いずれか１つのコンデンサが不正確であるために
生じる好ましくない積分線形性の影響を低減するような
方法で、精密コンデンサを交互に配置するための複数の
技術が存在する。たとえば、このような装置の中には、
許容可能な積分線形性を得るために擬似乱数方式におい
て、帰還コンデンサを交互に配置する装置もある。
【００２１】このようなシグマ−デルタ変換器における
マルチビットフラッシュ比較器は、フラッシュ比較器か
らの量子化雑音が使用される比較器の数に比例して低減
されるため、速度に関して一定の利点がある。次に、依
然として高い信号対量子化雑音比を維持すると同時に、
信号帯域幅もまた、１ビットの場合よりかなり増加する
可能性がある。しかし、複数のコンデンサがこのような
システムにおいて使用されることから、入力電圧から電
荷への変換のために使用される入力コンデンサを変更す
るために、多大の切換え電流パルスが必要とされる。さ
らに、マルチビットシグマ−デルタ変換器は依然とし
て、入力サンプラと、基本ループより少なくとも１つ高
い次数を備えた複合出力デシメーションフィルタとを必
要とする。
【００２２】銅線に基づくディジタル加入者ループなど
の多くの遠距離通信用途において、ＡＤＣの雑音性能
は、最も高い周波数において最も重要である。しかし、
このような用途において、回線は低周波数の場合よりは
るかに著しく高周波数の送信信号を減衰させる。さら
に、ＡＤＣの全体の分解能は、シグマ−デルタ変換器が
有する周波数領域で最低の雑音性能である最も高い信号
周波数におけるＡＤＣの対応する分解能または量子化雑
音スペクトル密度ほどあまり重要ではない。
【００２３】したがって、必要とされるのは、各クロッ
クサイクルにおける変換を実行するそれ自体のクロック
レイトと同じ高さのクロックレイトで入力を標本化する
ような基本フラッシュ変換器の利点を維持している高分
解能ＡＤＣシステムである。このことは、（対より線を
含む）銅線などのチャネルによる高速データ伝送の分野
において、特にあてはまる。同時に、次に、入力標本化
回路を駆動するために、既存の装置において必要とされ
る過渡電流を避けることができるため、システムは、従
来の前置増幅サンプルホールド回路の必要性を避けるべ
きである。ＡＤＣは、周波数に関してほとんど増加しな
い量子化雑音を有する第１のディジタル結果を生成する
ことができるようにすべきである。これにより、次に、
高次のデシメーションフィルタの必要性を排除すること
になり、向上した分解能を備えた第２のディジタル結果
を生成するために、２次または３次の低域フィルタを使
用することができる。本発明はこのようなＡＤＣシステ
ムを提供する。
【００２４】発明の開示 本発明によるアナログ−ディジタル変換器（ＡＤＣ）
は、フラッシュ変換器などの高速の内部アナログ−ディ
ジタル変換器（ＡＤＣ）を含む。利得Ａおよび高域伝送
特性を備えた連続時間増幅器の出力は、高速の内部ＡＤ
Ｃの入力に結合される。
【００２５】システム入力信号の次の値を予測する信号
予測回路は、帰還経路に結合される。その入力は高速Ａ
ＤＣの出力であり、増幅器の利得Ａに等しい因子によっ
てスケーリング回路において縮小することが好ましい。
予測回路は、低域通過特性を有することが好ましい。ラ
ッチされることが好ましい予測回路の出力は、次に帰還
ディジタル−アナログ変換器（ＤＡＣ）への入力として
使用される。次に、差分回路は、システム入力信号とＤ
ＡＣからの出力との差であるアナログ誤差信号を出力す
る。ＤＡＣからの帰還信号との差分を行う前に、アナロ
グシステム入力信号が標本化および保持される。ディジ
タルシステム出力信号は、予測される次の入力信号値と
高速ＡＤＣの概算された出力の和として生成される。こ
の和の信号は、低域フィルタリングされることが好まし
い。
【００２６】発明の詳細な説明 図１は、本発明によるアナログ−ディジタル変換器（Ａ
ＤＣ）の簡略化したブロック図である。図に示されてい
るように、アナログ入力信号Ｖｉｎ、すなわちディジタ
ル近似に変換すべきアナログ信号は、アナログ入力差分
回路（減算器）１００への１つの入力を形成し、アナロ
グ入力差分回路の出力が増幅器１０２への入力信号を形
成する。サンプルホールド回路は入力信号Ｖｉｎのため
に必要とされないことに留意されたい。
【００２７】本発明によるＡＤＣを作動するために、さ
まざまな他の構成要素を必要とすることがある。たとえ
ば、本発明の複数の構成要素を同期するクロックパルス
を発生するために、マスタークロックを設けなければな
らない。他の例として、（以下に述べる）基準電圧のほ
か、演算増幅器などの一定の要素のための駆動電流およ
び駆動電圧を供給するために電圧供給源が必要とされ
る。このような構成要素および回路についてはよく理解
されているため、特に説明も図示もしない。
【００２８】以下に挙げる理由から、増幅器１０２は、
高域通過特性のほか、中程度の利得Ａ、たとえば、１６
を有することが好ましい。アナログ信号Ｓ１として標記
されている増幅器の出力は、従来の９ビットフラッシュ
変換器１０４の入力に接続される。したがって、変換器
１０４は、発明全体によって形成されるＡＤＣ内部の内
部ＡＤＣを構成する。削減ビット長（reduced-bit-leng
th）「コア」変換器としてフラッシュ変換器を使用する
ことにより速度を確保し、たとえば、フル１６ビットフ
ラッシュ変換器のために必要とする、許容できないほど
多数の比較器を必要としなくなる。フラッシュ変換器１
０４の出力は１０ビット分解能として示される。ＡＤＣ
設計の分野において公知であるように、「余剰（extr
a）」ビットは、最も低い次数のチャネル境界の間に下
がる過剰信号エネルギの結果に対応する。
【００２９】本発明の以下の説明では、（複数の構成要
素によって指定されるビットの数において）さまざまな
利得および分解能が与えられる。しかし、特に明記しな
い限り、これらの数は実施例にすぎない。部分的には本
発明の機能を果たすプロトタイプにおいて使用される値
であるため、また部分的には、たとえば、既存の増幅器
の物理的な制限を形成する計算効率および安定性の両方
を実現するために、このような数が選択されてきた。一
定の別の選択についても以下に説明する。アナログ−デ
ィジタル変換器の当業者にとって、他の点に関しては明
白であると思われる。
【００３０】フラッシュ変換器１０４の１０ビット出力
は、ディジタル加算器１０６およびディジタル信号予測
回路１０８の両方に入力信号として使用される前に、増
幅器１０２の利得に等しい因子によって縮小される。増
幅器１０２の利得が２のｎ乗乗すなわち２n（２＊＊
ｎ）である場合には、フラッシュ変換器１０４の出力信
号の縮小は、ディジタル設計の分野において公知である
ように、ｎビットディジタルシフタを用いて、迅速にか
つ簡単に実行することができる。図１において、ディバ
イダ／シフタ１１０の出力は、Ｓ３と標記される。増幅
器１０２の利得が、２の累乗以外を選択する場合には、
適切な従来のディジタルディバイダ回路がシフタ１１０
の代わりに使用されることが必要である。
【００３１】ディジタル信号予測回路１０８の１４ビッ
ト出力（Ｓ５と標記）はまず、従来のラッチ回路によっ
てラッチされる。そのラッチされた出力値は、帰還ディ
ジタル−アナログ変換器（ＤＡＣ）１１４への入力信号
のほか、ディジタル加算器１０６への第２の入力信号も
生成する。図に示されるように、フィルタ／予測器１０
８への入力信号は１０ビットであるが、その出力は１４
ビットである。追加の４ビットは、フィルタに固有のス
ケーリングによって生成される。フィルタの出力信号
は、システム入力信号としてフルスケールの範囲に定め
られるべきである。したがって、予測回路１０８は、シ
フタ回路１１０の４ビット桁下げを補償し、４ビット
分、その結果の有効桁を増加させる必要がある。正のク
ロックエッジごとに、ＤＡＣ１１４入力が更新および保
持されるように、ラッチ回路１１２の出力はＡＤＣマス
タークロックの正に進むエッジ（positive-goingedge）
で更新されることが好ましい。ＤＡＣ１１４のアナログ
出力は、入力差分回路１００への第２の入力を生成す
る。
【００３２】最後に、加算器１０６の１４ビット出力
（Ｓ４と標記）は、ディジタル低域フィルタ１１６を通
過することが好ましい。その１６ビットの出力はまた、
本発明によるＡＤＣ全体のディジタル変換された最終的
な出力信号ＯＵＴである。システム入力信号Ｖｉｎの帯
域幅とほぼ同程度に出力信号の帯域幅を制限するため
に、低域フィルタ１１６を含むことが好ましい。これに
より、同様に、入力信号の通過帯域を上回る周波数領域
における量子化雑音を低減する。標本化周波数が増加し
たり、帯域の制限されるときに、低域フィルタの使用に
よってさらに多くのビットの分解能を実現することがで
きることは、公知である。１４ビットから１６ビットへ
の増加は、本発明のシミュレーションにおいて有効であ
ることを証明するフィルタ選択の結果の一実施例にすぎ
ない。適正なディジタル低域フィルタ１１６を選択する
ために、従来の設計技術のいずれを使用してもよい。
【００３３】言い換えれば、前置増幅器１０２の利得を
補償するためにスケーリングを行った後、フラッシュ変
換器１０４の出力は、入力信号の次の値を予測する回路
も含むネガティブパスに沿って、増幅器１０２の入力へ
とフィードバックされる。また、予測回路１０８の構造
および機能については以下にさらに詳細に記載するが、
この時点で、予測回路の出力のラッチされた値が、与え
られた分解能が許容するほどアナログ入力信号Ｖｉｎに
対応するディジタル信号に近いとき、フラッシュ変換器
１０４のスケーリングされた出力を無視できて、ラッチ
された値が加算器１０６を経てシステムの出力信号ＯＵ
Ｔとなることが理解できる。
【００３４】図２は、差分回路１００、増幅器１０２お
よびＤＡＣ１１４を含む本発明の入力部分の好ましい実
施態様をさらに詳細に示している。図２はまた、入力電
圧の加算が、容量性電荷リディストリビューション技術
を用いて実行される好ましい方法を示している。この入
力部分は、従来のマルチビットシグマ−デルタオーバサ
ンプリングＡＤＣの入力回路に類似しているが、入力信
号（電圧）の切換え、標本化および保持を行う必要はな
いことを留意されたい。
【００３５】図２に示すように、入力電圧信号Ｖｉｎ
は、たとえば６４ユニットコンデンサを用いる周知の方
法で構成される容量性バンクＣｉｎに印加される。従来
のいかなる方法で容量性ユニットを選択してもよい。し
たがって、入力は、演算増幅器２０２の仮想グランドに
連続時間方式で動作可能に結合される。演算増幅器２０
２は、増幅器１０２の一次利得構成要素を形成し、その
帰還経路において並列に結合される帰還コンデンサＣｆ
ｂおよび帰還抵抗器Ｒｆｂを有する。帰還コンデンサＣ
ｆｂの容量は、４つのユニットと等しいことが好まし
い。
【００３６】ＤＡＣ１１４は、コンデンサ電荷リディス
トリビューションＤＡＣであることが好ましく、その出
力は、コンデンサバンクＣｉｎの出力と同じ演算増幅器
２０２の（減算）入力および帰還経路に結合される。し
たがって、Ｃｆｂ対Ｃｉｎの比が６４／４＝１６である
ことから、演算増幅器２０２は、入力電圧ＶｉｎとＤＡ
Ｃ１１４出力電圧との差に関して好ましい電圧利得１６
を有する。演算増幅器２００の出力は、信号Ｓ１を形成
する。
【００３７】ＤＡＣ１１４は、正の基準電圧Ｖｒｅｆの
容量倍に等しい全振幅の出力電荷を生成するように作動
する。この容量は、コンデンサバンク１００の６４ユニ
ットコンデンサに等しい（図２）。この電荷のほか、６
４ユニット入力コンデンサに印加される入力電圧から生
じる電荷が、演算増幅器の加算接合部において加算さ
れ、帰還コンデンサＣｆｂによる有効な利得１６に関し
て、出力電圧に変換される。図示されているように、Ａ
ＤＣ制御ループに基づいて信号極性が選択されるため、
正の入力電圧および入力電荷の場合には、ＤＡＣは負の
入力電荷を生成する傾向がある。ＤＡＣ符号がほぼＡＤ
Ｃ入力電圧Ｖｉｎを表す場合には、入力とＤＡＣ電荷と
の電荷の差は小さく、演算増幅器からの出力電圧は小さ
いままであり、その飽和電圧よりも小さい。
【００３８】図３は、本発明で使用されるコンデンサ電
荷リディストリビューションの好ましい構成の一般的な
構成を簡略化した方式で示している。この構成は、高速
であるために好ましい。しかし、出力電荷がディジタル
入力信号に比例し、１クロックサイクル未満の安定した
出力信号を生成するほど十分に高速である限り、従来の
他のＤＡＣのいずれを使用してもよい。
【００３９】ここで、簡単化のため、入力信号は６ビッ
トのみを備えると仮定する。図３の実施例において、入
力信号ＤＡＣ＿ｉｎの３ビットの最下位有効ビット（Ｌ
ＳＢ）が、一連の２3＝８の機能的単極単投接点固体ス
イッチＬＳＢ＿ＳＷを駆動し、それぞれが＋Ｖｒｅｆか
ら−Ｖｒｅｆまでの範囲の電圧を線形に分割する抵抗梯
子回路（Ｒと標記された一連の抵抗器）の対応する分岐
に接続される。ＤＡＣ＿ｉｎの３ビットの最上位有効ビ
ット（ＭＳＢ）は、対応する８ユニットのコンデンサ１
Ｃを＋Ｖｒｅｆまたは−Ｖｒｅｆのいずれかに対応する
ビットに結合する一連の２3＝８の機能的単極三投接点
固体スイッチＭＳＢ＿ＳＷを駆動する。コンデンサ１Ｃ
で結合される電荷は、演算増幅器１０２（図２）に結合
されるＤＡＣ１１４の出力信号ＤＡＣ＿ｏｕｔを形成す
る。
【００４０】スイッチＭＳＢ＿ＳＷ，ＬＳＢ＿ＳＷは、
「温度計型復号化」として知られている公知の復号化技
術を用いて、段階的に作動することが好ましい。この技
術に加えて、ＭＳＢ＿ＳＷ，ＬＳＢ＿ＳＷなどのスイッ
チの構成および動作は、アナログおよびディジタル変換
の当業界において公知であるため、本願明細書ではこれ
以上記載しない。
【００４１】本発明の図示した実施態様において、ＤＡ
Ｃ１１４への入力は、１４ビットである。本発明の好ま
しい実施態様において、これらは６ＭＳＢおよび８ＬＳ
Ｂに分割される。したがって、２6＝６４ユニットコン
デンサ（および対応するＭＳＢ＿ＳＷスイッチ）および
２8＝２５６抵抗器Ｒの梯子回路（および対応するＬＳ
Ｂ＿ＳＷスイッチ）がある。次に、十分に理解されてい
る方法でスイッチを制御するために、従来の温度計型復
号化が使用される。このため、図３は、構造を明確にす
ると共に図の複雑さを低減するためだけに、ＭＳＢ：Ｌ
ＳＢを３：３に簡略した場合を示す。
【００４２】図４は、本発明のシミュレーションにおい
て試験が良好に行われたディジタル信号予測回路１０８
の一実施態様を示している。この図において、標準的な
記号Σおよびｚ-1はそれぞれ、加算器および１次の後方
シフト演算子を示すために使用される。したがって、ｚ
-1S5（ｔ）＝S5（ｔ−１）である。言い換えれば、各ｚ
-1ブロックはラッチを行い、１単位時間（この場合に
は、クロックサイクル）早い入力の値を出力する。加算
器およびｚ-1ブロックの機能および構成に付いては、デ
ィジタル設計の当業界においてよく理解されているた
め、これ以上説明しない。
【００４３】４００と標記されたブロックは、入力信号
の重みを１ビットだけ増加するための演算子として機能
する。これは、単に、入力ビット用の配線を適当に配置
することによって、または単一の左シフト演算によって
実現することができる。これは入力値を２倍する効果を
有する。従来の技術を用いて、図４に示される回路は以
下の結果を生成することが示される。 Ｓ４＝Ｓ３／（１−ｚ-1）2 Ｓ５＝Ｓ３・［（２−ｚ-1）／（１−ｚ-1）2］
【００４４】言い換えれば、予測回路は、２次ディジタ
ル低域フィルタである。クローズドループ線形システム
の加算接合部の出力における誤差は、任意の与えられた
周波数に対して有効ループ利得の逆数に等しい因子によ
りが低減されることが知られている。さらに、利得要素
の飽和を防止するために、その入力は、たかだかその利
得の逆数のリミット（＋／−）の中にあるように制限さ
れなければならない。シミュレーションのほか、線形フ
ィルタを用いた従来の計算によって、図４に示されたフ
ィルタは、選択された増幅器の利得１６のためのこのよ
うな要件を満たすことがわかる。それ自体として、フィ
ルタの出力は、選択された帯域幅における任意の周波数
のための入力信号のフルスケールの値Ｒの１／１６内に
下がる。したがって、フィルタ１０８は、フィルタの出
力が増幅器の飽和を防止するための許容可能な１／１６
の領域内に下がるという意味において、入力信号の次の
値を「予測する」ために作用する。しかし、図示のフィ
ルタ１０８を、同様の要件を満たすいずれかのフィルタ
に交換するために、周知の設計方法を使用してもよい。
【００４５】また、予測回路の低域通過特性はフラッシ
ュ変換器１０４を駆動する利得増幅器１０２における低
域通過機能を必要とすることなく、ＡＤＣ制御ループの
安定性を確保する。データパターンがディジタル信号予
測ブロックにおける時間と共に変化するため、予測回路
ブロックの出力は、ラッチ回路１１２において保持さ
れ、クロックサイクルごとに１回だけ更新される。
【００４６】フラッシュ変換器１０４およびディジタル
信号予測ブロック１０８は、望ましくない遅れを生じな
いようにし、さまざまな構成要素に関して適切な修正時
間を設けるために、入力信号Ｖｉｎの周波数より高い周
波数で動作する。銅線の対より線を伝搬する伝送用の信
号の変換を含むシステムにおいて、たとえば、入力の帯
域幅が約１ＭＨｚであるのに対し、フラッシュ変換器お
よび予測回路の帯域幅は、そのチャネルの伝送の帯域
幅、すなわち約３５ＭＨｚとほぼ同一であるように選択
された。
【００４７】予測回路１０８およびフィルタ１１６の両
方が、低域通過特性を有する。しかし、フラッシュ変換
器１０４の結果は、ループにおける低域通過特性の前に
生成されるため、フラッシュ変換器によって生成される
量子化雑音スペクトル密度は、周波数に関して比較的一
定である。したがって、第１のディジタル結果は、ディ
ジタル信号予測回路構成におけるディジタルフィルタの
次数に対する周波数に比例する量子化雑音スペクトル密
度を備えていない。
【００４８】上述したように、特に利点であると証明さ
れた本発明の一実施例は、対より線を伝搬する伝送用の
信号の変換のためである。現在、このような伝送チャネ
ルの帯域幅は３５ＭＨｚである。増幅器１０２（図１）
の利得は、回路の安定領域内に十分収まるようにするた
めに、約２５を越えてはならないことが試験および実験
からわかっている。１６はこの望ましい最大利得未満の
２の累乗の最大値であるために、利得１６が選択され
た。２の累乗を利得して有することは、ディバイダ１１
０などの他の回路を簡素にするだけでなく、乗算および
除算がディジタルワードをただ左および右にシフトする
ことに相当するため、計算上も効率的である。
【００４９】利得１６の他の利点の一つには、増幅器を
実現するために使用される構成要素の物理的な制限内で
作動するという観点からも有用であることが分かってい
ることである。それ自身のための利得の増加は、たとえ
ば、システムにおけるさまざまなコンデンサを充電する
ためにさらに多くのエネルギが消費されることだけを意
味する。
【００５０】しかし、中程度の利得１６は、１つの可能
な選択にすぎない。さらに大きい帯域幅またはさらに小
さい帯域幅を備えたシステムにおいて使用する場合に
は、異なる利得を選択するために、従来の実験、計算お
よび試験結果を使用してもよい。また、システムの他の
構成要素に対して、対応する変更が必要であることは明
白である。
【００５１】従来技術と比較した場合の本発明との一定
の差異および本発明の利点は、もう明白であるはずであ
る。入力信号の次の値が、たとえば、フルスケールの１
／１６より高い精度で予測されるため、増幅器１０２
は、変換器の入力にサンプルホールド回路がない場合で
も飽和することはない。さらに、利得１６を有する増幅
器１０２の出力は、次に予測されるサンプルで飽和され
ることはない。結果として、本発明によるＡＤＣは、各
クロックサイクルで完全な変換を行うことができる。
【００５２】さらに、上述した従来の変換器とは異な
り、ＤＡＣ１１４は、フラッシュ比較器に直接または簡
素な加算器またはＳＡＲのいずれを経由しても接続され
ない。代わりに、ＤＡＣは、入力信号の前の値ではな
く、次の値の推定値を提供するきわめて高い精度のディ
ジタル信号処理回路１０８によって駆動される。
【００５３】ＤＡＣに入力信号の次の値のきわめて高い
精度の推定値を供給することにより、中程度の利得（た
とえば、示されている利得１６）の増幅器を入力差分回
路１００の後に用いることができる。このような利得１
６は、９ビットから１３ビットまで４ビットだけ（１６
＝２4）フラッシュ変換器の有効分解能を向上させる。
【００５４】ＡＤＣが信号帯域幅の３２倍、または通常
のナイキスト標本化周波数の１６倍の周波数でクロック
される場合には、分解能の結果においてさらに２ビット
向上する。次いで、変換器は、たとえば３０ＭＨｚ以上
の高さのサンプルクロックレイトを依然として維持する
と同時に、１５ビットの分解能に対応する量子化雑音レ
ベルを実現することができる。
【００５５】変換器の出力がＤＡＣを駆動するディジタ
ル符号および次のフラッシュ変換器ディジタル出力の和
から得られる（たとえば、回路１１０において４ビット
桁下げする）場合には、完全なデータ変換が各クロック
サイクルに関して行われる。積分増幅器の使用を回避す
るために、オーバサンプリングによって得られる分解能
における２ビットの増加を得るために必要な出力ディジ
タルフィルタは、低次数および最低限の複雑なものあっ
てもよい。ディジタル予測回路１０８における低域通過
ディジタルフィルタ特性でシステム安定性を保証するこ
とによって、積分増幅器の使用が回避される。
【００５６】本発明の別の有利な特徴の１つは、ＤＡＣ
１１４に結合されるコンデンサと容量においてほぼ等し
い、バンク１００（図２）における精密コンデンサなど
連続時間要素の使用にある。（それぞれにおいて６４ユ
ニットコンデンサであることが好ましい。）誤差増幅器
１０２はまた、たとえば１ＫＨｚを越える高域通過特性
を備えた連続時間構成要素によって全体を構成してもよ
い。 ［図面の簡単な説明］
【図１】 本発明によるフラッシュアナログ−ディジタ
ル変換器（ＡＤＣ）の簡略したブロック図である。
【図２】 本発明によるＡＤＣの回路の好ましい差分お
よび誤差増幅部分を示している。
【図３】 容量性電荷リディストリビューション技術を
利用する本発明で使用される簡略化した帰還ディジタル
−アナログ変換器（ＤＡＣ）の一般的な構造を示してい
る。
【図４】 本発明で使用される予測回路の構造を示して
いるブロック図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−96013（ＪＰ，Ａ) 特開 平５−37381（ＪＰ，Ａ) 特開 平４−207817（ＪＰ，Ａ) 米国特許5206647（ＵＳ，Ａ) 米国特許4792787（ＵＳ，Ａ) 米国特許5266952（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/04

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 アナログシステム入力信号（Ｖｉｎ）を
    ディジタルシステム出力信号（ＯＵＴ）に変換するため
    のアナログ−ディジタル変換器であって、 高速の内部アナログ−ディジタル変換器（ＡＤＣ‐１０
    ４）と、 利得Ａを有する増幅器（１０２）と、 逆向きの帰還経路に結合され、その入力信号としてディ
    ジタル化された誤差信号を有するディジタル信号予測回
    路（１０８）と、 前記帰還経路に含まれるディジタル−アナログ変換器
    （ＤＡＣ‐１１４）と、 入力差分回路（１００）と、を備え、 前記ＤＡＣ（１１４）の出力および前記アナログシステ
    ム入力信号（Ｖｉｎ）が、前記差分回路（１００）への
    入力として接続され、 前記差分回路（１００）の出力が、前記増幅器（１０
    ２）への入力として接続されるアナログ誤差信号であ
    り、 前記増幅器（１０２）の出力が、前記高速ＡＤＣ（１０
    ４）への入力として接続され、 前記高速ＡＤＣ（１０４）のスケーリングされた出力
    が、前記ディジタル信号予測回路（１０８）の入力信号
    として直接接続される前記ディジタル化された誤差信号
    であり、 前記ディジタル信号予測回路（１０８）の出力が、前記
    ＤＡＣ（１１４）の入力として接続され、 前記ディジタルシステム出力信号（ＯＵＴ）が、前記信
    号予測回路（１０８）の出力および前記高速ＡＤＣ（１
    ０４）のスケーリングされた出力のフィルタリングされ
    た和として形成され、それによって、 前記信号予測回路（１０８）の出力が、前記アナログ入
    力信号（Ｖｉｎ）のフルスケール領域に１／Ａの因子を
    乗じた中に連続的に存在することを特徴とするアナログ
    −ディジタル変換器。
  2. 【請求項２】 前記ＡＤＣ（１０４）の直後に接続さ
    れ、前記増幅器の利得Ａの因子によって前記高速ＡＤＣ
    （１０４）の出力を低減するスケーリング回路（１１
    ０）をさらに備える請求項１に記載のアナログ−ディジ
    タル変換器。
  3. 【請求項３】 前記増幅器（１０２）が、連続時間アナ
    ログ増幅器である請求項１に記載のアナログ−ディジタ
    ル変換器。
  4. 【請求項４】 前記増幅器（１０２）が、高域伝送特性
    を有する請求項１に記載のアナログ−ディジタル変換
    器。
  5. 【請求項５】 前記信号予測回路（１０８）が、低域伝
    送特性を有する請求項１に記載のアナログ−ディジタル
    変換器。
  6. 【請求項６】 前記アナログシステム入力信号（Ｖｉ
    ｎ）が、標本化および保持されていない入力信号とし
    て、前記差分回路（１００）に接続される請求項１に記
    載のアナログ−ディジタル変換器。
  7. 【請求項７】 前記信号予測回路（１０８）と前記ＤＡ
    Ｃ（１１４）との間の前記帰還経路に接続されるディジ
    タルラッチ回路（１１２）をさらに備える請求項１に記
    載のアナログ−ディジタル変換器。
  8. 【請求項８】 前記信号予測回路（１０８）の出力およ
    び前記高速ＡＤＣ（１０４）のスケーリングされた出力
    の和をその入力信号として有し、前記ディジタルシステ
    ム出力信号（ＯＵＴ）をその出力信号として有する、デ
    ィジタル低域フィルタ（１１６）をさらに備える請求項
    １に記載のアナログ−ディジタル変換器。
  9. 【請求項９】 前記ＡＤＣ（１０４）の直後に接続さ
    れ、前記高速ＡＤＣ（１０４）の出力を、前記増幅器
    （１０２）の利得Ａに等しい因子によって低減するスケ
    ーリング回路（１１０）と、 前記信号予測回路（１０８）と前記ＤＡＣ（１１４）と
    の間の前記帰還経路に接続されるディジタルラッチ回路
    （１１２）と、 前記信号予測回路（１０８）の出力および前記高速ＡＤ
    Ｃ（１０４）のスケーリングされた出力の和をその入力
    信号として有し、前記ディジタルシステム出力信号（Ｏ
    ＵＴ）をその出力信号として有する、ディジタル低域フ
    ィルタ（１１６）と、をさらに備え、 前記増幅器（１０２）が、高域伝送特性を有する利得Ａ
    の連続時間増幅器であり、 前記アナログシステム入力信号（Ｖｉｎ）が、保持され
    ていない入力信号として差分回路（１００）に接続さ
    れ、 前記信号予測回路（１０８）の出力が、前記ディジタル
    ラッチ回路（１１２）を経て前記ＤＡＣに接続され、 前記信号予測回路（１０８）が、低域伝送特性を有す
    る、請求項１に記載のアナログ−ディジタル変換器。
  10. 【請求項１０】 アナログシステム入力信号（Ｖｉｎ）
    をディジタルシステム出力信号（ＯＵＴ）に変換するた
    めのアナログ−ディジタル変換のための方法であって、
    以下のステップ、すなわち 前記アナログシステム入力信号と帰還信号の差分によっ
    て、誤差信号を生成するステップと、 因子Ａによって前記誤差信号を増幅するステップと、 高速アナログ−ディジタル変換器ＡＤＣ（１０４）にお
    いて、ディジタル化された誤差信号を形成することによ
    って、前記増幅された誤差信号をディジタル形式に変換
    するステップと、 逆向きの信号経路において、前記変換および増幅された
    誤差信号の所定の関数として、次の入力信号値を予測
    し、前記予測された次の入力信号値が再び前記帰還信号
    を生成するステップと、 前記帰還信号と、前記変換および増幅された誤差信号
    と、の和として、因子Ａによって縮小された前記ディジ
    タルシステム出力信号を生成するステップと、によって
    特徴づけられるアナログ−ディジタル変換のための方
    法。
  11. 【請求項１１】 前記誤差信号を増幅する前記ステップ
    が、時間連続な前記誤差信号を増幅するステップを備え
    る請求項１０に記載の方法。
  12. 【請求項１２】 前記誤差信号を増幅する前記ステップ
    が、高域通過特性を備えた前記誤差信号を増幅するステ
    ップをさらに備える請求項１０に記載の方法。
  13. 【請求項１３】 前記次の入力信号値を予測する前記ス
    テップが、同時に前記増幅および変換された誤差信号を
    低域フィルタリングするステップを備える請求項１０に
    記載の方法。
  14. 【請求項１４】 誤差信号を生成する前記ステップが、
    標本および保持の行われない形式の前記アナログシステ
    ム入力信号を差分するステップをさらに備える請求項１
    ０に記載の方法。
JP2000550212A 1998-05-15 1999-05-14 予測器を備えた再帰マルチビットアナログ−ディジタル変換器 Expired - Fee Related JP3420750B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/079,965 US6100834A (en) 1998-05-15 1998-05-15 Recursive multi-bit ADC with predictor
US09/079,965 1998-05-15
PCT/US1999/010651 WO1999060705A1 (en) 1998-05-15 1999-05-14 Recursive multi-bit adc with predictor

Publications (3)

Publication Number Publication Date
JP3420750B1 true JP3420750B1 (ja) 2003-06-30
JP2004500727A JP2004500727A (ja) 2004-01-08
JP2004500727A5 JP2004500727A5 (ja) 2004-12-24

Family

ID=22153945

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000550212A Expired - Fee Related JP3420750B1 (ja) 1998-05-15 1999-05-14 予測器を備えた再帰マルチビットアナログ−ディジタル変換器

Country Status (5)

Country Link
US (1) US6100834A (ja)
EP (1) EP1078470A4 (ja)
JP (1) JP3420750B1 (ja)
AU (1) AU4187699A (ja)
WO (1) WO1999060705A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI120124B (fi) * 1998-05-29 2009-06-30 Nokia Corp Menetelmä ja piiri signaalin näytteistämiseksi suurella näytteistystaajuudella
US6229469B1 (en) * 1999-04-13 2001-05-08 Agere Systems Guardian Corp. Adaptive differential ADC architecture
US6542101B1 (en) * 2000-07-14 2003-04-01 Lucent Technologies Inc. Method and apparatus for performing analog-to-digital conversion using previous signal sample(s)
US6459400B1 (en) * 2000-12-01 2002-10-01 Stmicroelectronics, Inc. Apparatus for high speed analog-to-digital conversion by localizing an input voltage to a voltage range
US6611222B1 (en) 2002-06-03 2003-08-26 Charles Douglas Murphy Low-complexity high-speed analog-to-digital converters
US7590175B2 (en) * 2003-05-20 2009-09-15 Rambus Inc. DFE margin test methods and circuits that decouple sample and feedback timing
US7627029B2 (en) 2003-05-20 2009-12-01 Rambus Inc. Margin test methods and circuits
FR2911737B1 (fr) * 2007-01-23 2009-03-27 Ulis Soc Par Actions Simplifie Procede pour numeriser une grandeur analogique, dispositif de numerisation mettant en oeuvre ce procede et detecteur de rayonnements electromagnetiques integrant un tel dispositif
US7474247B1 (en) 2007-09-26 2009-01-06 Medtronic, Inc. Detecting overloading of an analog-to-digital converter of an implantable medical device
US7479910B1 (en) 2007-09-26 2009-01-20 Medtronic, Inc. Capacitive digital-to-analog converter reset in an implantable medical device analog-to-digital converter
US7623053B2 (en) * 2007-09-26 2009-11-24 Medtronic, Inc. Implantable medical device with low power delta-sigma analog-to-digital converter
US7714757B2 (en) * 2007-09-26 2010-05-11 Medtronic, Inc. Chopper-stabilized analog-to-digital converter
JP5507988B2 (ja) * 2009-12-11 2014-05-28 日本セラミック株式会社 抵抗型赤外線センサ出力の増幅装置
US8009072B2 (en) * 2009-12-19 2011-08-30 General Electric Company Predictive analog-to-digital converter and methods thereof
US8947282B1 (en) * 2010-01-20 2015-02-03 Ikanos Communications, Inc. Method and apparatus for a current control
US8810443B2 (en) * 2012-04-20 2014-08-19 Linear Technology Corporation Analog-to-digital converter system and method
ITMI20121116A1 (it) * 2012-06-26 2013-12-27 St Microelectronics Srl Anello di conversione analogico-digitale particolarmente per sistemi psi5 e wss
EP3095194A4 (en) * 2014-01-15 2017-09-20 Anacatum Design AB Cognitive signal converter
EP3194999B1 (en) 2014-09-15 2022-02-23 Synaptive Medical Inc. System and method for magnetic resonance image acquisition
CN107359878B (zh) * 2017-08-17 2020-04-14 电子科技大学 一种基于最小量化误差的流水线adc的前端校准方法
TWI748915B (zh) * 2021-04-15 2021-12-01 瑞昱半導體股份有限公司 具有快速轉換機制的類比至數位轉換裝置及方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5550738A (en) * 1978-10-05 1980-04-12 Nec Corp Decoding method of adaptability forecasting type differential pulse code and its unit
US4665380A (en) * 1985-07-15 1987-05-12 Brooktree Corporation Apparatus for converting between digital and analog values
US4899153A (en) * 1986-04-03 1990-02-06 Brooktree Corporation Fast high-resolution analog-to-digital converter
US4875046A (en) * 1986-07-11 1989-10-17 Brooktree Corporation Centroiding algorithm for networks used in A/D and D/A converters
US4792787A (en) * 1987-02-04 1988-12-20 The United States Of America As Represented By The Secretary Of The Navy Wide dynamic range analog-to-digital converter using linear prediction
US4926176A (en) * 1988-08-25 1990-05-15 Brooktree Corporation Self-timing analog-to-digital converting system
US4983973A (en) * 1989-05-22 1991-01-08 Brooktree Corporation Non-linear analog-to-digital converter
US5099205A (en) * 1990-11-29 1992-03-24 Brooktree Corporation Balanced cascode current mirror
US5163019A (en) * 1990-11-29 1992-11-10 Brooktree Corporation Binary carry circuitry
US5130570A (en) * 1990-12-03 1992-07-14 Brooktree Corporation Constant-current integrated power supply
US5206647A (en) * 1991-06-27 1993-04-27 Hughes Aircraft Company Low cost AGC function for multiple approximation A/D converters
US5266952A (en) * 1992-03-30 1993-11-30 Hughes Aircraft Company Feed forward predictive analog-to-digital converter
US5640162A (en) * 1994-10-04 1997-06-17 Brooktree Corporation Digital-to-analog converter with binary coded inputs to produce a plurality of outputs in the form of thermometer code
US5781132A (en) * 1996-01-17 1998-07-14 Brooktree Corporation Error correcting decoder

Also Published As

Publication number Publication date
EP1078470A1 (en) 2001-02-28
US6100834A (en) 2000-08-08
WO1999060705A1 (en) 1999-11-25
JP2004500727A (ja) 2004-01-08
AU4187699A (en) 1999-12-06
EP1078470A4 (en) 2003-07-09

Similar Documents

Publication Publication Date Title
JP3420750B1 (ja) 予測器を備えた再帰マルチビットアナログ−ディジタル変換器
CN1327618C (zh) 具有电流模式dem和dem判决逻辑的多电平量化器增量总和调制器
US6744392B2 (en) Noise shapers with shared and independent filters and multiple quantizers and data converters and methods using the same
US8947285B2 (en) ADC with noise-shaping SAR
US4703308A (en) Apparatus and methods for digital-to-analogue conversion
US6924760B1 (en) Highly accurate switched capacitor DAC
CN111327323B (zh) 无源噪声整形过采样逐次逼近模数转换器及控制方法
US6266002B1 (en) 2nd order noise shaping dynamic element matching for multibit data converters
CN111211783B (zh) 双反馈回路噪声整形过采样逐次逼近模数转换器及方法
GB2247369A (en) Dc calibration system for a digital-to-analog converter
JP6767715B2 (ja) Ａｄ変換器
US6137431A (en) Oversampled pipeline A/D converter with mismatch shaping
US6515606B2 (en) Analog to digital converter
CN113055016A (zh) 模数转换装置及相关电子传感器
US6535154B1 (en) Enhanced noise-shaped quasi-dynamic-element-matching technique
US6198417B1 (en) Pipelined oversampling A/D converter
CN114301464A (zh) 具备抑制混叠功能的Sigma-Delta模数转换器
US6741197B1 (en) Digital-to-analog converter (DAC) output stage
Dyer et al. A comparison of monolithic background calibration in two time-interleaved analog-to-digital converters
JP2762969B2 (ja) 抵抗ストリング型ｄ／ａ変換器、および直並列型ａ／ｄ変換器
US5274374A (en) Analog-to-digital converter having multi-bit cascaded sigma-delta loops with delaying intergrators
JP3074301B2 (ja) 向上したオ―バサンプリングシグマ―デルタ変調器
US11870453B2 (en) Circuits and methods for a noise shaping analog to digital converter
Leung Pipelined multibit oversampled digital-to-analog converters with capacitor averaging
Aruna et al. Design of Different High-Speed Data Converters using Verilog

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees