JP3956582B2 - A/d変換回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、A/D変換回路に係り、特にオーディオ信号の信号処理に使用するに好適な高性能のA/D変換回路に関する。
【0002】
【従来の技術】
従来のこの種の高性能のA/D変換回路としては、逐次比較方式A/D変換回路、オーバーサンプリング方式のものとしてΔ変調方式A/D変換回路、ΔΣ変調方式A/D変換回路がある。図4に逐次比較方式A/D変換回路の構成を示す。同図において、逐次比較方式A/D変換回路は、サンプリングホールド回路(S/H)40と、D/A変換回路(DAC)42と、逐次比較レジスタ44と、サンプリングホールド回路(S/H)40の出力信号とD/A変換回路(DAC)42のアナログ出力を比較するコンパレータ46とを有している。
【0003】
逐次比較方式A/D変換回路は、入力端子100から入力されたアナログ信号がサンプルホールド回路40により保持され、一方、逐次比較レジスタ44によりD/A変換回路42のMSBをMSB=1とし、このD/A変換回路42の出力とサンプルホールド回路40の出力とがコンパレータ46により比較される。D/A変換回路42の出力がサンプルホールド回路40の出力より大きい場合には、MSB=1、小さい場合にはMSB=0に固定し、D/A変換回路42の1ビット目の出力が決定される。コンパレータ46におけるこの比較動作はD/A変換回路42の出力におけるMSBからLSBまで、繰り返し行われ、サンプルホールド回路40の出力とD/A変換回路42の出力とが一致した時点におけるD/A変換回路42と連動する逐次比較レジスタ44のディジタル出力が、この逐次比較方式A/D変換回路の出力となる。
【0004】
オーバサンプリング方式の高性能A/D変換回路として、従来のΔ変調方式A/D変換回路の構成を図5に示す。同図において、Δ変調方式A/D変換回路は、基準電圧(図5では接地電圧)と加算回路52の出力電圧とを比較し、比較結果に基づいて1ビットのディジタルデータを出力するコンパレータ50と、コンパレータ50の出力である1ビットのディジタルデータを入力とするD/A変換回路54と、D/A変換回路54のアナログ出力を積分するアナログ積分回路56と、アナログ積分回路56の積分出力を反転する反転回路57と、入力端子101から入力されるアナログ入力電圧と前記反転回路57の反転出力とを加算する加算回路52とを有している。
【0005】
上記Δ変調方式A/D変換回路は、コンパレータ50において、基準電圧と加算回路52の出力信号との大小比較に応じて、「1」または「0」の1ビットのディジタルデータが出力され、この1ビットのディジタルデータがD/A変換回路54によりアナログ信号に変換され、さらにこのアナログ信号がアナログ積分回路56により積分され、反転回路57に出力される。反転回路57ではアナログ積分回路56の積分出力を反転し、この反転出力が加算回路52で入力端子101より入力されるアナログ入力電圧に加算され、この加算出力がコンパレータ50により基準電圧と比較される。このように、入力端子101から入力されるアナログ入力電圧とアナログ積分回路56の出力信号との信号レベルが一致するまで上記コンパレータ50より比較動作が行われ、コンパレータ50より連続的に出力される1ビットのディジタルデータがΔ変調方式A/D変換回路の変換出力となる。
【0006】
オーバサンプリング方式の高性能A/D変換回路として、従来のΔΣ変調方式A/D変換回路の構成を図6に示す。同図において、ΔΣ変調方式A/D変換回路は、基準電圧(図6では接地電圧)とアナログ積分回路66の出力とを大小比較し、その比較結果に応じて1ビットのディジタルデータを出力するコンパレータ60と、コンパレータ60より出力される1ビットのディジタルデータをD/A変換するD/A変換回路62と、D/A変換回路62のアナログ出力を反転する反転回路63と、入力端子103から入力されるアナログ入力電圧と反転回路63の反転出力とを加算する加算回路64と、加算回路64の出力信号を積分するアナログ積分回路66とを有している。
【0007】
上記ΔΣ変調方式A/D変換回路は、入力端子103から入力されるアナログ入力電圧と反転回路63の反転出力とが加算回路64で加算され、この加算出力がアナログ積分回路66で積分される。そしてコンパレータ60でアナログ積分回路66の積分出力と基準電圧とが比較され、比較結果に応じて1ビットのディジタルデータが出力端子104及びD/A変換回路62に出力される。
D/A変換回路62では、入力された1ビットのディジタルデータがアナログ電圧に変換され、このアナログ電圧は反転回路63で反転される。この反転回路63の反転出力は加算回路64で、入力端子103から入力されるアナログ入力電圧と加算され、この加算出力がアナログ積分回路66に入力される。
【0008】
このようにして、基準電圧と、アナログ積分回路66の出力信号との信号レベルが一致するまで上記コンパレータ50より比較動作が行われ、コンパレータ50より連続的に出力される1ビットのディジタルデータがΔΣ変調方式A/D変換回路の変換出力となる。
【0009】
【発明が解決しようとする課題】
上述した逐次比較方式A/D変換回路では、サンプルホールド回路が必要であり、また、例えば、サンプリング周波数が192KHzで、24ビットのディジタル信号を出力するA/D変換回路を構成するには、1/192×103=5.2μsec内でサンプルホールドと24回の逐次比較動作を行う必要があり、セトリング時間が100ns程度の24ビット出力のA/D変換回路が必要となるが、これは実現が非常に困難である。
さらに、逐次比較方式A/D変換回路では、コンパレータで入力アナログ電圧と、D/A変換回路のフルスケール電圧の1/2の電圧(D/A変換回路のMSBに相当するビットが示す電圧値)MSBと、から比較していくので、分解能を上げていくと、フルスケール電圧/2付近の単調性を失ったり、コード欠けを発生し易くなり、高性能の逐次比較方式A/D変換回路を得ることは困難であるという問題が有った。
【0010】
また、オーバサンプリング方式の従来のΔ変調方式A/D変換回路やΔΣ変調方式A/D変換回路では、アナログ積分回路を有するために高いS/Nを得るには、LSI内に大きな容量を有する必要があるが、LSI内に大きな容量を作ると、チップサイズが大きくなり、また高性能化を図るには高い周波数のオーバサンプリングクロックが必要となるという問題が有った。
【0011】
さらに、Δ変調方式A/D変換回路やΔΣ変調方式A/D変換回路では、1ビットのディジタルデータをアナログ処理することにより120dB以上のダイナミックレンジ、S/Nを得るのは困難であり、また、A/D変換回路を構成する積分回路としてアナログ積分回路を使用しているために、時分割による多チャンネルA/D変換を行うことは困難である。
最近の高性能オーディオ機器では、24ビットのA/D変換を要求されるようになったが、上述した従来の各種A/D変換回路では、24ビット精度のA/D変換を行うことは困難であった。
本発明は、このような事情に鑑みてなされたものであり、オーディオ用の高性能のA/D変換回路を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の発明は、複数ビットのディジタル信号をアナログ信号に変換するD/A変換回路と、入力アナログ信号と、前記D/A変換回路のアナログ出力信号とを比較し、比較結果に応じた1ビットデータを出力するコンパレータと、前記コンパレータから出力される1ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、前記ディジタル積分回路は、前記コンパレータから出力される符号を示す1ビットデータに応じてカウントアップまたはカウントダウンを行い、複数ビットの計数出力を行うアップダウンカウンタと、前記アップダウンカウンタの計数出力とこれまでの計数結果とを加算し、前記D/A変換回路の入力信号となる複数ビットのディジタル信号を出力する加算器とを備え、前記D/A変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、 ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか1つから得ることを特徴とする。
【0013】
また、請求項2に記載の発明は、複数ビットのディジタル信号をアナログ信号に変換するD/A変換回路と、入力アナログ信号と、前記D/A変換回路のアナログ出力信号とを比較し、比較結果に応じた1ビットデータを出力するコンパレータと、前記コンパレータから出力される1ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、前記ディジタル積分回路は、前記コンパレータから出力される符号を示す1ビットデータに応じてカウントアップまたはカウントダウンを行い、複数ビットの計数出力を行うアップダウンカウンタと、前記アップダウンカウンタの計数出力とこれまでの計数結果とを加算し出力する第1の加算器と、前記第1の加算器の加算出力をこれまでの加算結果と加算し出力する第2の加算器と、前記アップダウンカウンタ、第1の加算器および第2の加算器の各出力を所定の比率で加算し、前記D/A変換回路の入力信号となる複数ビットのディジタル信号を出力する第3の加算手段とを備え、前記D/A変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、 ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか1つから得ることを特徴とする。
【0015】
請求項1、2に記載の発明によれば、複数ビットのディジタル信号をアナログ信号に変換するD/A変換回路と、入力アナログ信号と、前記D/A変換回路のアナログ出力信号とを比較し、比較結果に応じた1ビットデータを出力するコンパレータと、前記コンパレータから出力される1ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、前記D/A変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか1つから得るようにしたので、低いオーバサンプリングレートで高性能のA/D変換回路を構成することができる。
すなわち、従来のΔ変調方式A/D変換回路、ΔΣ変調方式A/D変換回路は16ビット分解能、もしくは20ビット分解能しかなく、これらの従来のA/D変換回路を用いてA/D変換における24ビットの分解能を得ようとすると、オーバサンプリングレートを従来(従来のオーバサンプリングレートは128fs乃至512fs、但し、fsはサンプリング周波数)のものよりもさらに高くする必要がある。例えば、44.1kHzサンプリングフォーマットのデータをさらに高い1024fs、あるいは2048fsにするということは、45MHz、あるいは90MHzのクロックが必要になる。また、DVDオーディオフォーマットでは、192KHz、96KHz等のより高いサンプリング周波数が使用されるが、これらのサンプリング周波数を1024fsあるいは2048fsにオーバサンプリングすると、最大で約400MHzのクロックが必要になり、実用的ではない。これらの高いオーバーサンプリングレートと比較すると、本発明に係るA/D変換回路では、より低いオーバーサンプリングレート(従来と同程度のオーバーサンプリングレート)で、24ビットという高分解能でA/D変換を行うことができる。
【0016】
また、本発明に係るA/D変換回路はフィードバックタイプであるので、逐次比較方式のA/D変換回路のように単調性の劣化がない。
また、本発明では、A/D変換回路の構成要素である積分回路として、ディジタル積分回路を使用しており、アナログ積分回路が不要であるので、容量を必要とせず、LSI化に適したA/D変換回路が得られる。
さらに、ディジタル積分回路を使用してA/D変換を行なっているので、時分割による多チャンネルA/D変換が可能となる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の実施の形態に係るA/D変換回路の構成を図1に示す。ディジタル積分回路14の出力信号を入力信号とし、複数ビット(本実施の形態では24ビット)のディジタル信号をアナログ信号に変換するD/A変換回路(DAC)10と、入力される信号源16から入力端子200を介して入力されるアナログ信号とD/A変換回路10のアナログ出力信号とを比較し、比較結果に応じた1ビットのディジタルデータを出力するコンパレータ12と、コンパレータ12から出力される1ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路14とを有している。
【0018】
上記構成において、入力端子200から入力される信号源16からのアナログ信号とD/A変換回路10から出力されるアナログ信号とがコンパレータ12で比較され、入力アナログ信号のレベルがD/A変換回路10の出力信号のレベルより大きい場合には「1」、入力アナログ信号のレベルがD/A変換回路10の出力信号のレベルより小さい場合には、「0」の1ビットのディジタルデータをディジタル積分回路14に出力する。
ディジタル積分回路14では、入力される1ビットのディジタルデータをディジタル積分、すなわち、加算し、その加算結果である24ビットのディジタルデータを入力されるクロックCLKに同期してD/A変換回路10に出力する。
【0019】
このようにしてコンパレータ12では入力端子200より入力されるアナログ電圧とD/A変換回路10のアナログ出力とが一致するまで比較動作が行なわれ、一致した時点におけるディジタル積分回路14からの24ビットのディジタル出力が入力アナログ電圧のA/D変換結果となる。
【0020】
次に、図1におけるディジタル積分回路14の具体的構成の一例を図2に示す。同図において、ディジタル積分回路14は、コンパレータ12の出力信号である1ビットのディジタルデータ(アップダウン信号(UD))が入力端子201を介して入力されるアップダウンカウンタ(U/D)20と、アップダウンカウンタ20の計数出力をこれまでの計数値に加算する加算器22とを有している。上記構成において、入力端子201を介して、図1におけるコンパレータ12からの入力アナログ電圧とD/A変換回路10のアナログ出力との比較結果を示す1ビットのディジタルデータが、アップダウンカウンタ20に入力される。ここでディジタルデータの「1」はカウントアップを、「0」はカウントダウンを指示する信号となる。
【0021】
アップダウンカウンタ20では、クロックCLKに同期して入力された1ビットのディジタルデータに応じてカウントアップ、またはカウントダウンを行ない、その計数結果(24ビット)を加算器22に出力する。加算器22は、加算器22においてこれまでに加算した結果と入力されたアップダウンカウンタ20の計数出力とをクロックCLKに同期して加算し、その加算結果(24ビット)を、出力端子202を介してD/A変換回路10に出力する。このようにしてディジタル積分が行われる。
【0022】
次に、図1におけるディジタル積分回路14の具体的構成の他の例を図3に示す。図3に示すディジタル積分回路が図2に示すそれと構成上、異なるのは、加算器22の出力をさらに、加算する加算器30と、アップダウンカウンタ20、加算器22及び加算器30の各出力を所定の比率で加算する加算器32とを有する点であり、他の構成は同一である。図2に示すディジタル積分回路が1段積分回路であるのに対し、この構成例では多段積分回路としして構成され、加算器22、30で2段階のディジタル積分を行っている。このため、図3に示す構成例では、図2に示す構成例に比してコンパレータの12の収束時間が早くなる、という効果が得られる。
上記構成において、ディジタル積分回路14は、入力端子203を介して図1におけるコンパレータ12より、入力アナログ電圧とD/A変換回路10のアナログ出力との比較結果、すなわちカウントアップ、またはカウントダウンを示す1ビットのディジタルデータがアップダウンカウンタ20に入力される。
【0023】
アップダウンカウンタ20では、クロックCLKに同期して入力された1ビットのディジタルデータに応じてカウントアップ、またはカウントダウンを行ない、その計数結果(24ビット)を加算器22及び加算器32に出力する。加算器22は、加算器22においてこれまでに加算した結果と入力されたアップダウンカウンタ20の計数出力とをクロックCLKに同期して加算し、その加算結果(24ビット)を加算器30及び加算器32に出力する。
【0024】
加算器30では、これまでに加算した結果と入力された加算器22の加算出力とをクロックCLKに同期して加算し、その出力を加算器32に出力する。加算器32では、クロックCLKに同期してアップダウンカウンタ20、加算器22及び加算器30の各出力を所定の比率で加算し、出力端子204を介してD/A変換回路10に出力する。
【0025】
本発明の実施の形態に係るA/D変換回路によれば、複数ビットのディジタル信号をアナログ信号に変換するD/A変換回路と、入力アナログ信号と、前記D/A変換回路のアナログ出力信号とを比較し、比較結果に応じた1ビットデータを出力するコンパレータと、前記コンパレータから出力される1ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、前記D/A変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか1つから得るようにしたので、低いオーバサンプリングレートで高性能のA/D変換回路を構成することができる。
すなわち、従来のΔ変調方式A/D変換回路、ΔΣ変調方式A/D変換回路は16ビット分解能、もしくは20ビット分解能しかなく、これらの従来のA/D変換回路を用いてA/D変換における24ビットの分解能を得ようとすると、オーバサンプリングレートを従来(従来のオーバサンプリングレートは128fsまたは512fs、但し、fsはサンプリング周波数)のものよりもさらに高くする必要がある。例えば、44.1kHzサンプリングフォーマットのデータをさらに高い1024fs、あるいは2048fsにするということは、45MHz、あるいは90MHzのクロックが必要になる。また、DVDオーディオフォーマットでは、192KHz、96KHz等のより高いサンプリング周波数が使用されるが、これらのサンプリング周波数を1024fsあるいは2048fsにオーバサンプリングすると、最大で約400MHzのクロックが必要になり、実用的ではない。これらの高いオーバーサンプリングレートと比較すると、本発明に係るA/D変換回路では、より低いオーバーサンプリングレート(従来と同程度のオーバーサンプリングレート)で、24ビットという高分解能でA/D変換を行うことができる。
【0026】
また、本発明の実施の形態に係るA/D変換回路はフィードバックタイプであるので、逐次比較方式のA/D変換回路のように単調性の劣化がない。
また、本発明の実施の形態に係るA/D変換回路では、A/D変換回路の構成要素である積分回路として、ディジタル積分回路を使用しており、アナログ積分回路が不要であるので、容量を必要とせず、LSI化に適したA/D変換回路が得られる。
さらに、ディジタル積分回路を使用してA/D変換を行なっているので、時分割による多チャンネルA/D変換が可能となる。
本実施の形態に係るA/D変換回路では、図2、図3で示したように、ディジタル積分回路に1段構成のものと、多段(2段)構成のものとについて開示しているが、本願発明の内容は、これに限定されず、3段以上の多段積分回路を用いても本発明の目的を達成できることは明らかである。
【0027】
【発明の効果】
以上に説明したように、請求項1、2に記載の発明によれば、複数ビットのディジタル信号をアナログ信号に変換するD/A変換回路と、入力アナログ信号と、前記D/A変換回路のアナログ出力信号とを比較し、比較結果に応じた1ビットデータを出力するコンパレータと、前記コンパレータから出力される1ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、前記D/A変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか1つから得るようにしたので、低いオーバサンプリングレートで高性能のA/D変換回路を構成することができる。
【0028】
また、本発明の実施の形態に係るA/D変換回路はフィードバックタイプであるので、逐次比較方式のA/D変換回路のように単調性の劣化がない。
また、本発明の実施の形態では、A/D変換回路の構成要素である積分回路として、ディジタル積分回路を使用しており、アナログ積分回路が不要であるので、容量を必要とせず、LSI化に適したA/D変換回路が得られる。
さらに、本実施の形態に係るA/D変換回路ではディジタル積分回路を使用してA/D変換を行なっているので、時分割による多チャンネルA/D変換が可能となる。
【図面の簡単な説明】
【図1】 本発明の実施の形態に係るA/D変換回路の構成を示すブロック図。
【図2】 図1に示すA/D変換回路におけるディジタル積分回路の具体的構成の一例を示すブロック図。
【図3】 図1に示すA/D変換回路におけるディジタル積分回路の具体的構成の他の例を示すブロック図。
【図4】 従来の逐次比較方式A/D変換回路の構成を示すブロック図。
【図5】 従来のΔ変調方式A/D変換回路の構成を示すブロック図。
【図6】 従来のΔΣ変調方式A/D変換回路の構成を示すブロック図。
【符号の説明】
10 D/A変換回路
12 コンパレータ
14 ディジタル積分回路
16 信号源
20 アップダウンカウンタ
22、30、32 加算器
Claims (2)
- 複数ビットのディジタル信号をアナログ信号に変換するD/A変換回路と、
入力アナログ信号と、前記D/A変換回路のアナログ出力信号とを比較し、比較結果に応じた1ビットデータを出力するコンパレータと、
前記コンパレータから出力される1ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、
前記ディジタル積分回路は、前記コンパレータから出力される符号を示す1ビットデータに応じてカウントアップまたはカウントダウンを行い、複数ビットの計数出力を行うアップダウンカウンタと、前記アップダウンカウンタの計数出力とこれまでの計数結果とを加算し、前記D/A変換回路の入力信号となる複数ビットのディジタル信号を出力する加算器とを備え、
前記D/A変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、 ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか1つから得ることを特徴とするA/D変換回路。 - 複数ビットのディジタル信号をアナログ信号に変換するD/A変換回路と、
入力アナログ信号と、前記D/A変換回路のアナログ出力信号とを比較し、比較結果に応じた1ビットデータを出力するコンパレータと、
前記コンパレータから出力される1ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、
前記ディジタル積分回路は、前記コンパレータから出力される符号を示す1ビットデータに応じてカウントアップまたはカウントダウンを行い、複数ビットの計数出力を行うアップダウンカウンタと、前記アップダウンカウンタの計数出力とこれまでの計数結果とを加算し出力する第1の加算器と、前記第1の加算器の加算出力をこれまでの加算結果と加算し出力する第2の加算器と、前記アップダウンカウンタ、第1の加算器および第2の加算器の各出力を所定の比率で加算し、前記D/A変換回路の入力信号となる複数ビットのディジタル信号を出力する第3の加算手段とを備え、
前記D/A変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、 ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか1つから得ることを特徴とするA/D変換回路。
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EP1831705A1 (en) * | 2004-12-23 | 2007-09-12 | Koninklijke Philips Electronics N.V. | On silicon interconnect capacitance extraction |
JP4613311B2 (ja) * | 2005-02-10 | 2011-01-19 | 国立大学法人静岡大学 | 2重積分型a/d変換器、カラム処理回路、及び固体撮像装置 |
JP4496493B2 (ja) * | 2006-07-07 | 2010-07-07 | 智章 上田 | Daコンバータおよびadコンバータ |
JP5347341B2 (ja) * | 2008-06-06 | 2013-11-20 | ソニー株式会社 | 固体撮像装置、撮像装置、電子機器、ad変換装置、ad変換方法 |
US9112522B2 (en) * | 2013-07-02 | 2015-08-18 | Enphase Energy, Inc. | Delta conversion analog to digital converter providing direct and quadrature output |
US8923104B1 (en) * | 2013-11-26 | 2014-12-30 | Oracle International Corporation | Fast ADC for optical tape wobble signal |
US10177833B2 (en) * | 2016-09-19 | 2019-01-08 | Chi-Box, Inc. | Capture and regeneration of subtle energy resonance signals |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4243974A (en) | 1978-02-24 | 1981-01-06 | E. I. Du Pont De Nemours And Company | Wide dynamic range analog to digital converter |
CH640379A5 (de) * | 1978-12-01 | 1983-12-30 | Bbc Brown Boveri & Cie | Verfahren und einrichtung zur signaluebertragung. |
DE3147409A1 (de) * | 1981-11-30 | 1983-06-01 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur a/d-wandlung |
FR2570831B1 (fr) * | 1984-09-21 | 1987-04-24 | Efcis | Detecteur de niveau de signal analogique |
JPH0779243B2 (ja) * | 1987-04-10 | 1995-08-23 | 日本電気株式会社 | オ−バ−サンプル形a/d変換器 |
US5459319A (en) * | 1988-02-23 | 1995-10-17 | The Boeing Company | Radiation detector circuit having a 1-bit quantized output |
JP2789933B2 (ja) | 1992-05-27 | 1998-08-27 | 日本電気株式会社 | デジタル積分回路 |
JP2885650B2 (ja) * | 1993-11-11 | 1999-04-26 | 株式会社東芝 | ディスク再生装置 |
US5592508A (en) * | 1994-09-22 | 1997-01-07 | Cooper; J. Carl | Analog signal coding and transmission apparatus and method capable of operation with multiple types of analog and digital signals |
US5675340A (en) * | 1995-04-07 | 1997-10-07 | Iowa State University Research Foundation, Inc. | Charge-redistribution analog-to-digital converter with reduced comparator-hysteresis effects |
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