JP2787445B2 - デルタ−シグマ変調を使用するアナログ−ディジタル変換器 - Google Patents

デルタ−シグマ変調を使用するアナログ−ディジタル変換器

Info

Publication number
JP2787445B2
JP2787445B2 JP63132907A JP13290788A JP2787445B2 JP 2787445 B2 JP2787445 B2 JP 2787445B2 JP 63132907 A JP63132907 A JP 63132907A JP 13290788 A JP13290788 A JP 13290788A JP 2787445 B2 JP2787445 B2 JP 2787445B2
Authority
JP
Japan
Prior art keywords
analog
digital
signal
integrator
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63132907A
Other languages
English (en)
Other versions
JPS6486621A (en
Inventor
ジョゼフ・エム・スタイム
エアハート・ヴィーラント
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of JPS6486621A publication Critical patent/JPS6486621A/ja
Application granted granted Critical
Publication of JP2787445B2 publication Critical patent/JP2787445B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/46—Analogue/digital converters using delta-sigma modulation as an intermediate step using a combination of at least one delta-sigma modulator in series with at least one analogue/digital converter of a different type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H03M3/452—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with weighted feedforward summation, i.e. with feedforward paths from more than one filter stage to the quantiser input

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般的には電気信号のディジタルコード化に
関し、詳しくいうと、電気信号の高解像度のアナログ−
ディジタル変換装置を提供することにある。地震及び他
のダイナミックな波形信号に適用できるけれど、本発明
は、また、他の応用装置において使用されるアナログ−
ディジタルエンコーダ及び一般的には高解像度のアナロ
グ−ディジタル変換技術にも関係する。
［従来の技術］ 地震、ソーナ、オーディオ、振動及び他の種類の広帯
域の物理的信号のディジタルコード化には120dB以上の
大きなダイナミックレンジ、非常に差の小さい（しばし
ば百万分の一より小さい）非直線性、並びに十分に規定
された位相及び群遅延を必要とする。例えば、地震波形
は140dB以上の大きなダイナミックレンジ、５デケード
以上の周波数含有分を有する。しかしながら、これら信
号は代表的には０から始まる周波数の全目盛りの比例す
る絶対精度を必要としない。
デルタ−シグマ変調を使用して高い直線性を得る従来
技術のアナログ−ディジタルコード化装置は進歩してい
る。初期の装置に勝る改良点はデルタ変調器フィードバ
ックループ内に積分器又はフィルタを組み入れ、デルタ
−シグマ変調器を形成することによって所望の信号通過
帯域内のループ利得を高くしたことである。所定のビッ
トレートでは追加のループ利得は信号通過帯域内の周波
数におけるデルタ変調の直列ビット流出力の情報内容を
増大させる。デルタ−シグマ変調器のループ利得を２
倍、３倍、及びそれ以上にしたものが使用されている。
このような装置の例が米国特許第3,825,831号、第4,31
3,204号、第4,509,037号、第4,518,948号、第4,542,354
号、第4,573,037号及び第4,588,981号に示されている。
米国特許第3,825,831号はアナログ入力信号をデルタ
変調された信号に変換するためのデルタ変調器と、量子
化雑音成分を除去するためのディジタルフィルタと、直
接フィードバックパルスコード変調エンコーダとを含む
差動パルスコード変調装置を開示している。
米国特許第4,313,204号はアナログ信号及び基準信号
からディジタルコード化した信号を発生するための装置
を開示しており、この装置は量子化雑音を減少させるた
めの回路を含む。
米国特許第4,509,037号はデルタ変調エンコーダを含
むアナログ−ディジタルエンコーダを開示している。ア
ナログ信号及び内部のデコーダによって発生された内部
アナログ信号が合算され、内部アナログ誤差信号を提供
する。エンコーダはまた、少なくとも３つの積分器回路
とこれら３つの積分器回路の２つと並列に接続されたク
リップ回路とを有するスペクトルチルタを含む。
米国特許第4,518,948号は積分回路、比較回路、フリ
ップフロップ及びゲートの直列構成を含むアナログ−デ
ィジタル変換器を開示している。
米国特許第4,542,354号は入力信号を、この入力信号
に比例する平均振幅を有する出力パルス列に変換するた
めのデルタ−シグマパルス変調器を開示している。この
変調器は積分器とコンパレータの回路を含む。
米国特許第4,573,037号はアナログ入力信号を受信
し、処理するための積分器、コンパレータ、及びディジ
タルゲートを含むアナログ−ディジタル変換器を開示し
ている。
米国特許第4,588,981号は第１及び第２の加算器、第
１及び第２の積分器、量子化回路、差動増幅器及び切換
えコンデンサ回路を含む二重積分デルタ−シグマアナロ
グ−ディジタル変換器を開示している。
［発明が解決しようとする問題点］ 上記米国特許はアナログ入力信号をディジタル出力信
号に変換するための装置を開示するものである。しかし
ながら、デルタ−シグマ変換器を含む従来技術のアナロ
グ−ディジタル変換器（ADC）は雑音及びダイナミック
レンジが制限されるというような種々の動作上の欠陥を
有する。
二重積分器デルタ−シグマ変調器は、単一積分器デル
タ−シグマ変調器或は単純なデルタ変調器よりは改良さ
れているけれど、120〜140dBのダイナミックレンジを得
るためには最高の信号周波数の1000倍程度のループビッ
トレートを必要とする。デルタ−シグマ変調器を使用す
る変換器において、ループビットレートは理想的にはい
くつかの理由のため、処理される最高の信号周波数に関
してできる限り低くするべきである。
特に、デルタ−シグマ変調器ループ内で使用される電
界効果トランジスタ（FET）のような半導体アナログス
イッチは、スイッチが作動されるとき毎の電荷の注入の
ために、誤差、本質的には雑音を導入する。この電荷の
注入に起因する誤差はスイッチング周波数に比例する。
それ故、最高の信号周波数に関する単位時間当りのスイ
ッチングの回数、従ってループのビットレートは最小限
にすべきである。電荷注入誤差は大きなダイナミックレ
ンジを有するデルタ変調器及びデルタ−シグマ変調器に
おける重要な制限である。
さらに、より低いループビットレートはデルタ−シグ
マ変調器の出力を受信するディジタルフィルタ又は他の
プロセッサにおける単位時間当りの数値計算を少なくす
ることを要求する。デルタ−シグマ変調器に関連するデ
ィジタルフィルタのインパルス応答の継続時間はループ
ビットレートと最高の信号周波数との比の関数に比例す
る。次のディジタルフィルタの継続時間もまた、フィル
タによる不所望の信号の所要の程度の抑制に比例する。
特に、デルタ変調器級の装置の単一ビット出力はループ
ビットレート周波数において大きな粒状性雑音、本質的
には量子化雑音、を有する。所望の信号通過帯域内でこ
の雑音を減少させるためにディジタルフィルタが使用で
きるが、120〜140dBのダイナミックレンジを得るには12
0〜140dBもの抑制を必要とし、対応的に長いフィルタ継
続時間を必要とする。長い継続時間のフィルタに伴う過
度の群遅延は、例えば、閉ループサーボ制御システム、
或は他の実時間装置内にアナログ−ディジタル変換器を
適用できなくする可能性がある。
３倍、又はそれ以上のループ利得のデルタ−シグマ変
調器は所定のループビットレートでの出力直列ビット流
に比較的高い情報内容を有するが、しかしデルタ−シグ
マフィードバックループの準安定又は不安定な振動を抑
制する何等かの手段を必要とする。このような高度の利
得のループは、一般には、ナイキスト安定判別法に反す
るものであり、従来技術の装置においては、振動が増大
するときにフィードバックループ利得を瞬間的に減少さ
せる非直線性装置を必要とした。これは信号通過帯域内
に雑音を導入する。何故ならば、ループビットレートは
一定にとどまるにも拘らず、デルタ−シグマループの利
得水準が事実上水準１又は２に減ぜられるからである。
その上、かかる準安定ループはループの公称の全目盛り
範囲より相当に低い最大信号レベルで作動されなければ
ならず、その結果非直線性ループの安定化はしばしば必
要でなくなる。しかしながら、そのような動作は所定の
変調器のダイナミックレンジを犠牲にすることになる。
さらに、デルタ−シグマ変調器のこれら特性は所定の
ループビットレートでは、ループビットレート対最高信
号周波数の最低の比を必要とする技術が最高の変換レー
トを提供するということを示している。実際の回路の性
能、従って可能な応用分野はアナログスイッチの電荷注
入によって制限されるから、ソーナ及び超音波画像形
成、ディジタルスタジオオーディオ、振動解析、及び精
密計装のような応用装置において必要なディジタル計算
速度及びディジタルフィルタの継続時間、最大変換レー
ト及び解像度は最低の相対ループビットレートを必要と
する技術によってのみ達成できることになる。
従って、大きな振幅及び大きな周波数レンジと差の小
さい非直線性とを特徴とする高解像度のアナログ−ディ
ジタル変換装置が要望されている。
［発明の目的］ 従って、本発明の１つの目的はアナログ入力信号をデ
ィジタル出力信号に変換するための改良されたアナログ
−ディジタル変換器（ADC）装置を提供することであ
る。
本発明の他の目的は大きなダイナミックレンジ及び大
きな周波数内容を有する信号を処理することができるAD
C装置を提供することである。
本発明の他の目的は非常に差の小さい非直線性、正確
に規定された位相遅延及び最小の群遅延を有するADC装
置を提供することである。
本発明の他の目的は地震、オーディオ、及び他のアナ
ログ信号を処理する際に使用するのに適したADC装置を
提供することである。
本発明の他の一般的及び特定の目的は一部分は明らか
であり、一部分は後で明らかになろう。
［問題点を解決するための手段］ 本発明はアナログ入力信号を受信してディジタル出力
信号を発生するためのアナログ−ディジタル変換装置を
提供する。本発明はアナログ入力信号及びアナログオフ
セット信号を受信し、これらアナログ入力信号とアナロ
グオフセット信号との算術組合せに応答して残余信号を
発生するための入力合算素子を含む。本発明はまた、こ
の入力合算素子と電気的に接続され、前記発生された残
余信号を受信して積分し、第１の積分器出力信号を発生
するための第１の積分素子を提供する。
本発明はさらに、この第１の積分素子と電気的に接続
され、前記第１の積分器出力信号を受信して積分し、第
２の積分器出力信号を発生するための第２の積分素子を
提供する。アナログ−ディジタル変換器素子がこの第２
の積分素子と電気的に接続され、前記第２の積分器出力
信号を受信し、かつ前記第２の積分器出力信号のディジ
タル表示を生じさせる。
本発明の他の面においては、前記入力合算素子及び第
１の積分素子が単一の回路ブロックで組合され、電気的
にバランスされ、そして差のアナログ入力信号を直接受
信する。
本発明の他の面においては、１ビットサンプリングア
ナログ−ディジタル変換器を有するコンパレータ素子が
提供される。この１ビットサンプリングアナログ−ディ
ジタル変換器は、前記第１の積分器出力信号と前記第２
の積分器出力信号とを比較するためのコンパレータと、
このコンパレータに電気的に接続され、このコンパレー
タの出力を受信し、それに応答して１ビットディジタル
オフセット信号を発生するためのディジタルサンプリン
グ素子とを含む。
本発明の他の面においては、前記アナログ−ディジタ
ル変換器素子が多ビットディジタル出力を有してもよ
く、前記第１の積分器出力信号と前記第２の積分器出力
信号とを比較するためのコンパレータ素子がディジタル
であってもアナログであってもよい。さらに、前記第１
又は第２の積分素子がディジタルであってもアナログで
あってもよい。
本発明の他の面においては、第１及び第２の両積分器
素子と電気的に接続され、前記第１の積分器出力信号と
前記第２の積分器出力信号との算術的組合せを表わす組
合された積分器出力信号を受信し、この組合された積分
器出力信号のディジタル表示を生じさせるためのアナロ
グ−ディジタル変換器素子が提供される。この算術組合
せは第１及び第２の積分器出力信号の任意の割合での組
合せでよい。ただし、制限する場合には第１の積分器出
力のみ又は第２の積分器出力のみをサンプリングするこ
ともある。
本発明はまた、多ビットディジタルオフセット信号を
発生するように適合されたコンパレータ素子、及びこの
多ビットディジタルオフセット信号に応答して前記アナ
ログオフセット信号を発生するように適合されたディジ
タル−アナログオフセット素子を含む。
本発明の他の面においては、合算セクションは前記ア
ナログオフセット信号及び前記アナログ入力信号を合算
するための素子を含み、出力セクションは前記アナログ
入力信号の前記ディジタル表示から前記アナログオフセ
ット信号のディジタル表示を減算するための差分素子を
含む。
従って、本発明は以下の詳細な説明において例示され
る構成の特徴、素子の組合せ、及び部品の配置を実施す
る装置を含むものであり、そして本発明の範囲は特許請
求の範囲において指示されている。
［好ましい実施例の詳細な説明］ 第１図は本発明によるアナログ−デジタル変換器（AD
C,Analog to Digital Converter）のブロック図であ
る。アナログ信号40はアナログ加算器41に入り、ここで
それは１ビットデジタル−アナログ変換器（DAC、Degit
al−Analog Converter）52の出力48と加算される。誤差
信号57は第１の積分器42および第２の積分器43により積
分される。第１および第２の積分器の出力44および45
は、アナログ加算器56で加算され、１ビットサンプリン
グアナログ−デジタル変換器54へ伝送される信号46を発
生し、１ビットサンプリングアナログ−デジタル変換器
54は引き続きデジタル加算器59および１ビットデジタル
−アナログ変換器52により受容される１ビット信号47を
発生する。このような閉ループは２重積分器デルタ−シ
グマ変調器64（double−integrator delta−digma modu
lator）を形成する。
サンプリングアナログ−デジタル変換器53は、ループ
ビットレートで、２回積分される誤差信号45をサンプル
し、それをＮビットの分解能で、デジタル表現に変換す
る。Ｎは任意の正の整数とされるが、本発明の標準的な
場合では、Ｎは必要な分解能を達成するために８から16
の範囲とされる。アナログ−デジタル変換器53のデジタ
ル出力49は、積分前の誤差信号57をデジタル的に表現す
るために、２次の差分の行なわれるデジタル差分器（di
fferencer）55により受容される。２次差分信号58は、
アナログ入力信号40のデジタル表現50を生成するために
１ビットデジタル信号47にデジタル的に加算される。ア
ナログ入力40のデジタル表現50は以下の表現にしたがっ
て構成される。
50n＝49n−49n-1−（49n-1−49n-2）＋47n-1 ここで、50n、49nおよび47nはそれぞれ、サンプルｎ
での信号50、49および47の値を表示し、そして50n-1、4
9n-1および47n-1は、サンプルｎ−１での信号50、49お
よび47の値を表示する。
本発明の一つの重要な特長は、本発明を従来技術のデ
ルタ変調器およびデルタ−シグマ変調器から区別する複
数ビットのアナログ−デジタル変換器要素53である。標
準のデルタ変調器は誤差信号をできるだけ小さくするた
めに、高いループビットレートで動作しなければならな
いが、本発明は、誤差信号45がアナログ−デジタル変換
器53測定可能範囲内に留まることだけが必要とされる。
本発明では、より大きなループ誤差信号の蓄積が許容さ
れるが、誤差信号はゼロへ強制されるのではなく測定さ
れるので、変調器のループビットレートおよびループ利
得に対する要求は緩和される。
デジタルの２次差分器55および加算器59はアナログ入
力のデジタル表現を構成するために、その平均値が入力
信号40を表わすところのデジタルビットストリーム信号
47をデジタル化される誤差信号と合成する。デジタルビ
ットストリーム信号は、アナログ入力信号から減算され
るオフセット信号48のデジタル表現である。
本発明により、従来技術の一定の種々の制限なく、大
きなダイナミックレンジと一緒に広帯域波形の変換が行
なわれる。本発明は、２重積分器デルタ−シグマ変調器
64を使用して、所望される最高周波数の約100倍のルー
プビットレートと一緒に120〜140dBのダイナミックレン
ジを達成する。これは、従来の２重積分器デルタ−シグ
マ変調器のそれよりも比が相当に低く、高次のデルタ−
シグマ変調器よりもより短い時間のフィルタを使用し計
算が短い。従来の標準の高次の装置での不安定さを抑制
するのに必要とされる非線形方法から生ずる変換器ノイ
ズフロアの増加または分解能のロスがない。
ある任意のループビットレートについて、本発明は、
任意の次数のシングルビットデルタ変調器またはデルタ
−シグマ変調器により必要とされるそれよりも帯域外の
粒状性の雑音の特定の抑制を実現する次のデジタルフィ
ルタでの計算が短い。本発明は、Ｎバイナリビット（こ
こでＮは正の整数である）のダイナミックレンジおよび
分解能とともにデルタ−シグマ変調器フィードバックル
ープ内で積分される誤差信号を測定するために、サンプ
リングアナログ−デジタル変換器54を使用する。
通常のデルタ変調器またはデルタ−シグマ変調器で
は、シングルビット直列出力ストリームは、誤差信号の
極性だけに依存し、誤差信号の振幅は放棄される。しか
し、われわれは、アナログ入力信号のデジタル表現の構
成を許容する相当の情報が誤差信号の振幅の測定値に包
含されることを見出した。それゆえ、本発明によれば、
積分されるループ誤差信号45はサンプリングアナログ−
デジタル変換器54によりＮビットへデジタル化され、デ
ジタル差分器55により差分が行なわれそしてデルタ−シ
グマ変調器64の１ビット出力に加えられて、高い分解能
のデジタル出力50が与えられる。もし、デルタ−シグマ
変調器出力47がＭビットと同等のダイナミックレンジを
有するならば、デジタル出力信号50は所望される信号通
過域でＭ＋Ｎビットと同等の分解能およびダイナミック
レンジを有することが可能である。このダイナミックレ
ンジは、信号通過域外のデルタ−シグマ変調器粒状雑音
を除去する次のデジタルろ波作用を通じて回復可能であ
る。
第１図に図示される例はさらに、Ｎビットのダイナミ
ックレンジを有する標準のA/D変換器の分解能およびダ
イナミックレンジの向上のための装置を提供する。先に
説明したように、デルタ−シグマ変調器64はＭビットの
ダイナミックレンジを有し、アナログ差分信号57を生成
するために、アナログ入力信号40から減算されるアナロ
グオフセット信号48を発生する。アナログ差分信号57は
２回積分されそしてアナログ−デジタル変換器54により
Ｎビットの分解能へとデジタル化される。Ｎ＋Ｍビット
のダイナミックレンジを有するアナログ入力信号40のデ
ジタル表現50の構成は、デルタ−シグマ変調器64により
供給されるオフセット信号48のデジタル表現47を数値的
に差がある電気的に積分されるデジタル化される差信号
58に加算することにより行なわれる。
本発明の一つの重要な特長は、差信号57は、アナログ
−デジタル変換器54によるデジタル化の前に２つの積分
器42および43で積分されることである。積分は、高周波
数での飽和の可能性なしに、ループビットレート周波数
の分数である信号通過域内の周波数で高い利得を提供す
る。低周波利得の増大により所望の周波数で信号の量子
化雑音が減ぜられる。
かくして、ループ誤差信号の測定値によるデルタ−シ
グマ変調器の効率およびダイナミックレンジの向上、ま
たはデルタ−シグマ変調器により発生するオフセット信
号の減算によるアナログ−デジタル変換器のダイナミッ
クレンジの向上のいずれとしても捉えられる本発明は、
いずれの装置よりも大きな組み合わされたダイナミック
レンジおよびディファレンシャルリニアリティ（差的直
線性）を独立に生ずる。ある任意のダイナミックレンジ
について、本発明はできるだけ最小限のループビットレ
ートを提供し、かくして絶対的に安定なデルタ−シグマ
ループでできるだけ最小限の電荷注入誤りの可能性が与
えられる。
技術に精通するものであれば、第１図は第２積分器43
の出力信号45だけをサンプリングするよう形成される複
数ビットのアナログ−デジタル変換器53を図示するが、
アナログ−デジタル変換器53は、限定されたケースで、
２つの積分器出力信号44および45の唯一つだけをサンプ
リングすることを含め、第１および第２積分器出力44お
よび45の任意の算術的組合せをサンプルするよう形成で
きることが理解されよう。
第２図は、 第１積分器の出力44での電圧−時間波形、 複数ビットアナログ−デジタル変換器53によりサンプ
ルされる第２積分器の出力45の電圧−時間波形、 １ビットアナログ−デジタル変換器54の入力でもある
アナログ加算器56の出力の電圧−時間波形、 １ビットアナログ−デジタル変換器54の出力47の電圧
−時間波形および デジタル加算器59の出力50の電圧−時間波形を図示す
る。
デジタル出力信号50は信号44、49、46および47につい
て第２図で100倍とされている。第２図から明らかなよ
うに、デジタル出力信号50の粒状雑音は、デルタ−シグ
マ変調器の１ビット出力47よりも1000倍の桁小さい。加
えて、参照番号50での雑音のスペクトルが、第３図で図
示されているように、低周波数で減ぜられている。デジ
タル出力50の次のデジタル低域ろ波により、ループビッ
トレートについて比較的低い周波数で低減された量子化
雑音と増大したダイナミックレンジが提供される。ルー
プビットレートの約0.01よりも下では、130〜140dBを越
えるダイナミックレンジが実際に期待できる。
第３図は、複数ビットアナログ−デジタル変換器要素
53により差分器55へ伝送される信号49に対する（第１図
に図示される）第２の差分器55の動作を図示する。信号
49のこの量子化雑音スペクトルは、周波数に対する水平
振幅のプロットにより反映されているように、周波数に
依存しない。しかし、差信号58の量子化雑音スペクトル
は、ループビットレートについて比較的低い周波数で減
ぜられる。当技術分野で知られているようにFNYQUISTは
ループビットレート周波数の1/2である。
第４図は１ビットサンプリングアナログ−デジタル変
換器54の好ましい例である。第１および第２積分器出力
信号44および45は加算器56により加算され、信号46が発
生する。信号46はサンプリングアナログ−デジタル変換
器54の比較器90の「＋」入力へ伝送される。比較器90は
信号46の値と基準信号91のそれと比較し、比較器出力72
が発生する。サンプリングクロック信号61は、（サンプ
リングクロックの次の能動遷移まで比較器出力72の１ビ
ット値が格納される）フリップ−フロップ74のＤ入力に
ある比較器出力72をフリップ−フロップのＱ出力へとク
ロック動作を行なう。同様のサンプリングクロックは複
数ビットアナログ−デジタル変換器53によるサンプリン
グを制御する。
第５図に示される本発明の別の様相では、電気的に平
衡化された完全差動１ビットデジタル−アナログ変換器
52、アナログ加算器41、およびアナログ積分器42が備え
られ、これらが不平衡スイッチにより引き起こされる電
荷注入誤差を補償する。例示のアナログ加算器41はスイ
ッチトキャパシタネットワークを含む。アナログ−デジ
タル変換器53および54によるサンプリングをも制御する
サンプリングクロック61は、スイッチ21を通じてキャパ
シタ20を基準電源51から交互に充電しそしてスイッチ22
または23を通じてキャパシタ20を、アナログ加算器およ
び第１の積分器41、42の抵抗26へと放電させる。差動ア
ナログ入力はアナログ加算器および第１積分器41、42の
抵抗27を通じて直接加算される。キャパシタ20に蓄積さ
れた電荷は、積分動作キャパシタ28へ伝送され、１ビッ
ト入力47のクロック作動デジタル−アナログ変換を完成
させ、そしてこれがアナログ加算器および第１積分器へ
のキャパシタ20の放電の極性を制御する。
インバータ31、32およびゲート29、30により行なわれ
る論理により、スイッチ21が閉成されている間（すなわ
ち、キャパシタ20の充電の間）、スイッチ22および23を
通ずる放電路は活性でない。
技術に精通するものであれば、複数の抵抗26および27
はスイッチトキャパシタネットワークと置換可能である
ことが理解されよう。さらに、本発明の別の例では、ス
イッチ21およびキャパシタ20を除去しそして基準電圧51
を電流源に変換することにより、スイッチト電流源とし
ての１ビットデジタル−アナログ変換器52の動作を包含
可能である。本発明の別の例では、１ビットデジタル−
アナログ変換器52は、より以上の量子化レベルを有する
変換器により置換できる。
本発明のこの特長により、部品特性の変動およびそれ
らの経時変化に対する無感応性および低い温度係数のド
リフトおよび低い広帯域雑音が達成される。第５図に図
示の回路は、高いコモンモード阻止を特長とする電気的
に平衡した完全に差動的な回路である。回路はまた、ア
ナログスイッチによる第１次の電荷注入への補償をも提
供するが、これはスイッチは常に能動でありそして極性
だけが変調を受けるからである。
技術に精通するものであれば、本発明の代替え例で
は、シングルエンド形回路として、１ビットデジタル−
アナログ変換器52および積分器42、43およびアナログ加
算器56を供給可能であることが理解されよう。本発明の
シングルエンド形回路例は、より少ない部品を使用しそ
して部品変化に対する１次の感度およびドリフトの熱係
数の増大を可能な限り犠牲にして、モノリシックまたは
ハイブリッド部品としてより容易に実行されよう。
デジタル化信号49の量子化雑音のできるだけ最適な減
少が、第２積分器43の出力信号45をサンプリングするこ
とによりある任意のループブットレートについて実現さ
れるが、本発明の別の例では、第１積分器42のと出力44
がサンプルされる。本発明のこの例は第６図に図示され
ている。第６図の例は、そのほかの点では第１図に関連
して先に説明したのと同様である。第６図に図示される
例は第１図に図示されるものを越えて２つの主要な利益
を有する。第１の利益は、速くそして正確なサンプルア
ンドホールド増幅器が、第１積分器42の出力のサンプリ
ング動作に必要とされないことである。第１図に図示さ
れる例では、第２積分器の出力45をサンプリングするの
に、速くそして正確なサンプルアンドホールド増幅器を
必要とするが、これは、信号45が迅速に立ち上がるから
である。当業者であれば、第２積分器出力45のスルーレ
ートは通常入力信号40のそれよりもより一層大きいこと
を認めるであろう。
さらに、第６図に図示される例では、比較的簡単な第
１差分表現がデジタル出力信号50を引き出すために計算
される。第１図に関連して先に使用した表記では、この
表現は 50n-1＝49n−49n-1＋47n-1 である。
第６図に図示の例では、第１差分動作は、第２積分器
出力45をサンプルする例の第３図に図示されるように、
ループビットレートについて比較的低い周波数で量子化
雑音を減ずるが、減少はそれほど著しくない。
第７図は、１ビットサンプリングアナログ−デジタル
変換器54の代替え例を図示する。第１および第２積分器
の出力44および45は、比較器の正および負入力に受容さ
れる。第７図に図示される例は第４図に図示されるのと
その他の点では実質的に同じである。
かくして本発明は上記目的を効率よく達成する。特
に、本発明は、地震から起こる信号およびオーディオ信
号のような大きなダイナミックレンジおよび周波数内容
を有する信号を処理でき、差的非直線性が低い高分解能
のアナログ−デジタル変換装置を提供する。
本発明の技術的思想の範囲を逸脱することなく、先の
動作順序および構成において種々の変更が可能であるこ
とを理解されたい。たとえば、当業者であれば、複数ビ
ットアナログ−デジタル変換器53は、第１および第２積
分器出力信号44、45の任意の算術的組合せをサンプリン
グするよう構成できる。さらに、１ビットサンプリング
アナログ−デジタル変換器54が図示されるが、複数ビッ
トのデジタル信号47を発生するために、複数ビットアナ
ログ−デジタル変換器が使用できる。したがって、上記
説明に包含されそして添付図面に図示されるすべての事
項は、限定の意味としてではなく単なる例示として解釈
されるべきである。
【図面の簡単な説明】
第１図は、複数ビットのアナログ−デジタル変換器要素
が第２積分器段の出力をサンプルする本発明によるアナ
ログ−デジタル変換器のブロック図である。 第２図は、第１図の装置の種々の接続部での電圧対時間
波形図である。 第３図は、第１図のデジタル第２差分器による差分の前
後の複数ビットとのアナログ−デジタル変換器の量子化
雑音のスペクトル図である。 第４図は第１図の例で使用される１ビットサンプリング
アナログ−デジタル変換器要素の好ましい例のブロック
図である。 第５図は、１ビットデジタル−アナログ変換器、アナロ
グ加算器および第１積分器の好ましい例を図示する回路
図である。 第６図は、サンプリング動作複数ビットアナログ−デジ
タル要素が第１積分器の出力をサンプルする本発明によ
るアナログ−デジタル変換器の別の例のブロックであ
る。 第７図は、正および負入力を持つ比較器要素を有する第
１図または第６図の例で使用される１ビットアナログ−
デジタル変換器要素のブロック図である。 図中の各参照番号が示す主な名称を以下に挙げる。 31、32……インバータ 40……アナログ信号 41……アナログ加算器 42……第１積分器 43……第２積分器 44、45……積分器出力 47……１ビット信号（デルタ−シグマ変調器出力） 48……オフセット信号 50……高分解能デジタル出力 52……１ビットデジタル−アナログ変換器 53……サンプリングアナログ−デジタル変換器 54……１ビットサンプリングアナログ−デジタル変換器 54……積分されたループ誤差信号 55……デジタル差分器 56……アナログ加算器 57……誤差信号（アナログ差信号） 58……第２差分信号 59……デジタル加算器 64……２重積分デルタ−シグマ変調器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−160235（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 3/02

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】アナログ入力信号及びアナログオフセット
    信号を受信し、該アナログ入力信号と該アナログオフセ
    ット信号との算術合計に応答して残余信号を発生するた
    めの入力合算手段と、 該入力合算手段と電気的に接続され、前記発生された残
    余信号を受信して積分し、第１の積分器出力信号を発生
    するための第１の積分手段と、 該第１の積分手段と電気的に接続され、前記第１の積分
    器出力信号を受信して積分し、第２の積分器出力信号を
    発生するための第２の積分手段と、 該第２の積分手段と電気的に接続され、前記第２の積分
    器出力信号を受信し、かつ前記第２の積分器出力信号の
    ディジタル表示を生じさせるためのアナログ−ディジタ
    ル変換器手段と、 前記第１の積分手段及び前記第２の積分手段と電気的に
    接続され、前記第１の積分器出力信号と前記第２の積分
    器出力信号とを比較し、それに応答してディジタルオフ
    セット信号を発生するためのコンパレータ手段と、 該コンパレータ手段及び前記入力合算手段と電気的に接
    続され、該コンパレータ手段によって発生された前記デ
    ィジタルオフセット信号を受信し、それに応答して前記
    アナログオフセット信号を発生し、前記アナログオフセ
    ット信号を前記入力合算手段に伝送するためのディジタ
    ル−アナログ変換器手段と、 前記アナログ−ディジタル変換器手段及び前記コンパレ
    ータ手段と電気的に接続され、これらから前記第２の積
    分器出力信号の前記ディジタル表示及び前記ディジタル
    オフセット信号をそれぞれ受信し、それに応答して前記
    アナログ入力信号のディジタル表示を生じさせるための
    出力手段 とを具備することを特徴とするアナログ−ディジタル変
    換装置。
  2. 【請求項２】前記アナログ−ディジタル変換器手段が、
    前記第１の積分手段及び該第２の積分手段と電気的に接
    続され、前記第１の積分器出力信号と前記第２の積分器
    出力信号との算術的組合せを表わす組み合わされた積分
    器出力信号を受信し、該組合された積分器出力信号のデ
    ィジタル表示を生じ、前記出力手段が前記の組み合わさ
    れた積分器出力信号のディジタル表示および前記ディジ
    タルオフセット信号を受信し、それに応答して前記アナ
    ログ入力信号のディジタル表示を生じさせる請求項１記
    載のアナログ−ディジタル変換装置。
  3. 【請求項３】前記入力合算手段及び前記第１の積分手段
    が電気的に平衡化され、差動入力信号を直接受信する請
    求項１記載のアナログ−ディジタル変換装置。
  4. 【請求項４】前記コンパレータ手段が１ビットサンプリ
    ングアナログ−ディジタル変換器よりなり、該アナログ
    −ディジタル変換器が、前記第１の積分器出力信号と前
    記第２の積分器出力信号とを比較するためのコンパレー
    タと、該コンパレータに電気的に接続され、該コンパレ
    ータの出力を受信し、それに応答して１ビットディジタ
    ルオフセット信号を発生するためのディジタルサンプリ
    ング手段とを含む請求項１または３記載のアナログ−デ
    ィジタル変換装置。
  5. 【請求項５】前記アナログ−ディジタル変換器手段が多
    ビットディジタル出力を発生するための手段を含む請求
    項１ないし４のいずれかに記載のアナログ−ディジタル
    変換装置。
  6. 【請求項６】前記コンパレータ手段がディジタルコンパ
    レータを含み、前記第１及び第２の積分手段の少なくと
    も１つがアナログ−ディジタル変換器が前置されたディ
    ジタル積分器を含む請求項１ないし５のいずれかに記載
    のアナログ−ディジタル変換装置。
  7. 【請求項７】前記コンパレータ手段がアナログコンパレ
    ータを含み、前記第１及び第２の積分手段の少なくとも
    １つがアナログ積分器を含む請求項１ないし６のいずれ
    かに記載のアナログ−ディジタル変換装置。
  8. 【請求項８】前記コンパレータ手段が多ビットディジタ
    ルオフセット信号を発生するための手段を含み、前記デ
    ィジタル−アナログ変換器手段が前記多ビットディジタ
    ルオフセット信号に応答して前記アナログオフセット信
    号を発生するための手段を含む請求項１ないし７のいず
    れかに記載のアナログ−ディジタル変換装置。
  9. 【請求項９】アナログ入力信号及びアナログオフセット
    信号を受信し、該アナログ入力信号と該アナログオフセ
    ット信号との算術合計に応答して残余信号を発生するた
    めの入力合算手段と、 該入力合算手段と電気的に接続され、前記発生された残
    余信号を受信して積分し、第１の積分器出力信号を発生
    するための第１の積分手段と、 該第１の積分手段と電気的に接続され、前記第１の積分
    器出力信号を受信して積分し、第２の積分器出力信号を
    発生するための第２の積分手段と、 前記第１の積分手段及び前記第２の積分手段と電気的に
    接続され、前記第１の積分器出力信号と前記第２の積分
    器出力信号とを比較し、それに応答してディジタルオフ
    セット信号を発生するためのコンパレータ手段と、 該コンパレータ手段及び前記入力合算手段と電気的に接
    続され、該コンパレータ手段によって発生された前記デ
    ィジタルオフセット信号を受信し、それに応答して前記
    アナログオフセット信号を発生し、前記アナログオフセ
    ット信号を前記入力合算手段に伝送するためのディジタ
    ル−アナログ変換器手段と、 前記アナログ入力信号のディジタル表示を生じさせるた
    めの出力手段とを具備するアナログ−ディジタル変換装
    置であって、当該アナログ−ディジタル変換装置はさら
    に、 前記第１または第２の積分手段の少くとも一つと電気的
    に接続され、前記第１または第２の積分器出力またはそ
    れらの組み合わされた信号を受信し、この出力信号また
    は組み合わされた信号をサンプリングし、その多ビット
    ディジタル表示を発生するための多ビットアナログ−デ
    ィジタル変換器手段と、 残余信号をディジタル的に表示するため、多ビットアナ
    ログ−ディジタル変換器のディジタル出力信号の差分を
    とるためのディジタル差分器とを備え、 前記出力手段が前記多ビットアナログ−ディジタル変換
    器手段及び前記コンパレータ手段に電気的に接続され、
    これらから前記多ビットディジタル表示および前記ディ
    ジタルオフセット信号を受信しそして前記アナログ入力
    信号のディジタル表示、すなわち多ビットアナログ−デ
    ィジタル変換器からの出力信号およびディジタルオフセ
    ット信号の種々のサンプル値の算術合計を発生すること
    を特徴とするアナログ−ディジタル変換装置。
JP63132907A 1987-06-01 1988-06-01 デルタ−シグマ変調を使用するアナログ−ディジタル変換器 Expired - Lifetime JP2787445B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US5721187A 1987-06-01 1987-06-01
US07/120,924 US4866442A (en) 1987-06-01 1987-11-16 Analog to digital converter employing delta-sigma modulation
US120924 1987-11-16
US57211 1998-04-08

Publications (2)

Publication Number Publication Date
JPS6486621A JPS6486621A (en) 1989-03-31
JP2787445B2 true JP2787445B2 (ja) 1998-08-20

Family

ID=26736198

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63132907A Expired - Lifetime JP2787445B2 (ja) 1987-06-01 1988-06-01 デルタ−シグマ変調を使用するアナログ−ディジタル変換器

Country Status (4)

Country Link
US (1) US4866442A (ja)
EP (1) EP0293780B1 (ja)
JP (1) JP2787445B2 (ja)
DE (1) DE3883081T2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0381764B1 (en) * 1988-06-09 1996-02-07 Asahi Kasei Microsystems Co., Ltd. Analog operation circuit
US4887085A (en) * 1988-12-19 1989-12-12 Advanced Micro Devices, Inc. Time continuous, differential analog-to-digital converter
US5172117A (en) * 1989-06-19 1992-12-15 Linear Instruments Analog to digital conversion using an integrater and a sample and hold circuit
NL8901602A (nl) * 1989-06-23 1991-01-16 Bronkhorst High Tech Bv Geintegreerde halfgeleider-schakeling voor thermische metingen.
US4999627A (en) * 1989-09-25 1991-03-12 At&T Bell Laboratories Analog-to-digital converter using prescribed signal components to improve resolution
US5068660A (en) * 1989-10-27 1991-11-26 Crystal Semiconductor Corporation Combining fully-differential and single-ended signal processing in a delta-sigma modulator
US5309478A (en) * 1990-01-29 1994-05-03 Massachusetts Institute Of Technology Method and apparatus for hybrid analog/digital signal processing
US5030952A (en) * 1990-12-26 1991-07-09 Motorola, Inc. Sigma-delta type analog to digital converter with trimmed output and feedback
US5164727A (en) * 1991-04-30 1992-11-17 Regents Of The Unversity Of California Optimal decoding method and apparatus for data acquisition applications of sigma delta modulators
FR2695277B1 (fr) * 1992-08-28 1994-10-07 Inst Francais Du Petrole Procédé et dispositif de transmission numérisée de signaux.
FR2696856B1 (fr) * 1992-10-13 1994-12-09 Inst Francais Du Petrole Dispositif de combinaison numérique de signaux.
US5736950A (en) * 1995-01-31 1998-04-07 The United States Of America As Represented By The Secretary Of The Navy Sigma-delta modulator with tunable signal passband
IE960312A1 (en) * 1995-06-02 1996-12-11 Alza Corp An electrotransport delivery device with voltage boosting¹circuit
US5793811A (en) * 1996-04-09 1998-08-11 Winbond Electronics Corporation Stabilization scheme of delta-sigma modulator
US6028543A (en) * 1997-10-03 2000-02-22 Eg&G Instruments, Inc. Apparatus for improvement of the speed of convergence to sub-least-significant-bit accuracy and precision in a digital signal averager and method of use
US6218973B1 (en) * 1999-03-05 2001-04-17 Motorola, Inc. Binary random number generator
US6683905B1 (en) * 2000-04-17 2004-01-27 Rf Micro Devices, Inc. Dual-mode receiver
DE10233392B4 (de) * 2002-07-23 2006-08-17 Infineon Technologies Ag Analog/Digital-Modulator
US7327220B2 (en) * 2003-06-11 2008-02-05 Tattletale Portable Alarm Systems, Inc. Portable alarm and methods of transmitting alarm data
US7160498B2 (en) * 2004-03-08 2007-01-09 Tracker Marine, L.L.C. Closed molding tool
US7652604B2 (en) * 2007-02-28 2010-01-26 Exar Corporation Programmable analog-to-digital converter for low-power DC-DC SMPS
JP5277492B2 (ja) * 2008-09-02 2013-08-28 旭化成エレクトロニクス株式会社 Ａｄ変換装置
US8452252B2 (en) * 2009-05-28 2013-05-28 The Board Of Trustees Of The Leland Stanford Junior University Low noise, low power subsampling receiver
DE102011120920A1 (de) 2011-12-09 2013-06-13 Benjamin Bochmann Verarbeitungseinrichtung für Messdaten geophysikalischer Untersuchungsmethoden, Verfahren zur Verarbeitung von Messdaten geophysikalicher Untersuchungsmethoden und geophysikalisches Erkundungssystem

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS513468B1 (ja) * 1970-10-28 1976-02-03
US4313204A (en) * 1979-10-29 1982-01-26 Deltalab Research, Inc. Digital encoding circuitry with means to reduce quantization noise
NL8101199A (nl) * 1981-03-12 1982-10-01 Philips Nv Systeem voor het kwantiseren van signalen.
US4509037A (en) * 1981-06-12 1985-04-02 Gould Inc. Enhanced delta modulation encoder
NL8105254A (nl) * 1981-11-20 1983-06-16 Philips Nv Analoog-digitaalomzetter.
FR2533382B1 (fr) * 1982-09-21 1988-01-22 Senn Patrice Codeur de type delta-sigma, a double integration et applications de ce codeur a une voie de transmission de type mic et a la mesure de tensions continues
US4542354A (en) * 1983-08-01 1985-09-17 Robinton Products, Inc. Delta-sigma pulse modulator with offset compensation
US4573037A (en) * 1983-08-01 1986-02-25 Robinton Products, Inc. Analog-to digital converter and method

Also Published As

Publication number Publication date
JPS6486621A (en) 1989-03-31
EP0293780A2 (en) 1988-12-07
EP0293780B1 (en) 1993-08-11
DE3883081D1 (de) 1993-09-16
US4866442A (en) 1989-09-12
EP0293780A3 (en) 1990-03-21
DE3883081T2 (de) 1994-04-07

Similar Documents

Publication Publication Date Title
JP2787445B2 (ja) デルタ−シグマ変調を使用するアナログ−ディジタル変換器
Del Signore et al. A monolithic 2-b delta-sigma A/D converter
US5055843A (en) Sigma delta modulator with distributed prefiltering and feedback
Leslie et al. An improved sigma-delta modulator architecture
US6426714B1 (en) Multi-level quantizer with current mode DEM switch matrices and separate DEM decision logic for a multibit sigma delta modulator
EP0513241B1 (en) Sigma delta modulator
KR100367339B1 (ko) 디지탈논리게이트코어를갖는시그마-델타변환기
US5061928A (en) System and method of scaling error signals of caseload second order modulators
JP4139332B2 (ja) 増分デルタ・アナログ／ディジタル変換器
US20070241950A1 (en) Mismatch-shaping dynamic element matching systems and methods for multi-bit sigma-delta data converters
JPH10511233A (ja) 演算増幅器のオフセット電圧に低感度のスイッチド・コンデンサ、１ビット・ディジタル／アナログ・コンバータ
JPH07162307A (ja) アナログ−ディジタル変換器
KR100334057B1 (ko) 혼합모드 적분기를 이용한 시그마-델타 아날로그-디지털 변환기
JPH08265158A (ja) アナログ−デジタル・コンバータ
JP3371681B2 (ja) 信号処理装置
US6940438B2 (en) Method and circuit for reducing quantizer input/output swing in a sigma-delta modulator
JPH04302222A (ja) シグマデルタ型ｄ／ａ変換器システム
JPS62500554A (ja) アナログ−デジタル　コンバ−タ
US5323156A (en) Delta-sigma analog-to-digital converter
JP3362718B2 (ja) マルチビット−デルタシグマａｄ変換器
JP3226657B2 (ja) Δςモジュレータ
JP3192256B2 (ja) Δςモジュレータ
Wei et al. Limit Cycle Suppression Technique Using Random Signal In Delta-Sigma DA Modulator
JP2874218B2 (ja) Ａ−ｄコンバータ
EP0142907B1 (en) Apparatus and methods for analogue-to-digital and digital-to-analogue conversion

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term