JP2005507599A - 増分デルタ・アナログ/ディジタル変換器 - Google Patents
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Abstract
アナログ入力信号(X)をディジタル出力信号(Y)に増分デルタ変換により変換する方法及び変換器である。そこにおいて、クロック間隔で、不均一量子化器(7)がディジタル量子化器信号を生成し、ディジタル/アナログ変換器(5)がディジタル量子化器信号の関数であるアナログ量子化器信号を生成し、アナログ入力信号(X)とリセット信号以降のアナログ量子化器信号の積分との差の関数であるアナログ差信号(Q)がフィードバック・ループを介して量子化器(7)に印加され、ディジタル出力信号(Y)がリセット以降のディジタル量子化器信号同士の和の関数として生成される。ディジタル量子化器信号は、アナログ差信号(Q)の大きさがスレッショルドの大きさ(Vt)より小さい場合第1の大きさ(q)を、且つアナログ差信号の大きさ(Q)がスレッショルドの大きさ(Vt)より大きい場合第1の大きさ(q)より実質的に大きい第2の大きさ(r)を有し、当該スレッショルドの大きさ(Vt)が、第2の大きさ(r)に対応するアナログ量子化器信号の大きさ(Vr)より実質的に小さい。2つの連続したクロック・サイクル間のアナログ差信号(Q)の変化の大きさが、対応するアナログ量子化器信号の大きさ(Vq,Vr)より実質的に小さく、それによりディジタル/アナログ変換器(5)から量子化器(7)へのフィードバック・ループの利得(q)が、実質的に1より小さい。
Description
【0001】
[発明の分野]
本発明は、アナログ/ディジタル変換方法及び装置に関し、特に増分デルタ・アナログ/ディジタル変換に関する。
【0002】
[発明の背景]
測定応用のため用いられるアナログ/ディジタル変換器は、電気通信に用いられる変調器とは、アナログ/ディジタル変換器が各変換プロセスの始めにリセットされるのに対し、変調器がリセット無しでアナログ入力信号の変動を連続的に調整する点で異なる。
【0003】
多くの異なる種類のアナログ/ディジタル変換器が、取り分け、デルタ変換器及びシグマ変換器が、知られている。測定応用のため用いられるシグマ−デルタ・アナログ/ディジタル変換器は、高分解能を達成する能力を有することが分かった。しかしながら、増分のシグマ−デルタにおける変換時間は、Nビットの分解能が2N個のクロックを必要とするので非常に長い。そのため、増分シグマ−デルタ変換器は、非常に低速の応用にのみ用いられることができる。
【0004】
変調器の分野において、デルタ変調は一般的に、音声信号を数ビットにわたり符号化するため用いられてきた。デルタ変調器は不均一量子化器を含み得る。デルタ変換器は、測定応用に対して過去には人気がなかった。
【0005】
基本的デルタ変調器が図1に示されており、そして基本的シグマ−デルタ変調器が図2に示されている。基本的回路構成要素の機能が説明のため別々に示されているが、実際には、用いられているある一定の構成要素が事実上変調器の異なる機能のうちの2以上の機能に対して共通であり得る。
【0006】
図1に示されるデルタ変調器は、可変(典型的には交番している)入力信号Xを信号源1から受け取る。入力信号Xは、変調器の中の減算器2に印加され、当該減算器2はまた、フィードバック信号Fを受け取り、そのフィードバック信号Fの振幅が、各クロック周期で入力信号Xのサンプリングされた振幅から減算される。減算器2からの出力信号は、量子化器3に印加される。なお、当該量子化器3の出力信号Qは、減算器出力信号の符号(正又は負)を表す2値信号である。量子化器出力信号Qは、デシメータ(decimator)、即ち出力信号Yを生成するための低域通過フィルタ及びダウンサンプラを備える出力回路4に印加される。量子化器出力信号Qはまたディジタル/アナログ変換器5に印加され、そのディジタル/アナログ変換器5は、その振幅が量子化器出力信号Qを表す信号を生成し、そしてその信号は、積分器6に印加される。積分器6は、ディジタル/アナログ変換器5の出力信号を或る有限の期間にわたり積分して、フィードバック信号Fを生成する。従って、減算器の出力信号は、入力信号Xと積分器6からのフィードバック信号Fとの差に対応する。
【0007】
図2に示される基本的シグマ−デルタ変調器は、図1のデルタ変調器に類似の構成要素を備え、それら類似の構成要素は類似の参照番号により示されている。シグマ−デルタ変調器は、信号源1からの入力信号Xを受け取り、且つまたフィードバック信号Fを受け取る減算器2を備える。なお、そのフィードバック信号Fの振幅は、各クロック周期で入力信号Xのサンプリングされた振幅から減算される。減算器2からの出力信号は、積分器6に印加され、その積分器6は、減算器2の出力信号を或る有限の期間にわたり積分して、量子化器3に印加される信号を生成する。量子化器3の出力信号Qは、減算器出力信号の符号(正又は負)を表す2値信号である。量子化器出力信号Qは、デシメータ、即ち出力信号Yを生成するための低域通過フィルタ及びダウンサンプラを備える出力回路4に印加される。量子化器出力信号Qはまた、ディジタル/アナログ変換器5に印加され、そのディジタル/アナログ変換器5は、その振幅が量子化器出力信号Qを表す信号を生成する。従って、減算器の出力信号は、入力信号Xとディジタル/アナログ変換器5からのフィードバック信号との差に対応する。
【0008】
デルタ変調器はフィードバック経路内にアナログ積分器6を含むが、一方シグマ−デルタ変調器においては、アナログ積分器6がフィードフォワード経路にあることが分かるであろう。
【0009】
R.Gregorian及びJ.G.Gord著の文献「連続可変傾斜変調コーデック・システム(A Continuously Variable Modulation Codec System)」(IEEE JSSC SC−18巻6号、692−700頁、1083年12月)は、不均一量子化器出力信号の振幅がその入力に印加される大きな信号に対して一層大きい値を有し、且つその入力に印加される小さい信号に対して一層小さい信号を有する不均一量子化器を用いることによりデルタ変調器の応答の改善を提案している。こうして、デルタ変調器は、迅速に変化する入力信号に対して大きいステップ・サイズを応答させるが、しかしゆっくり変化する入力に対しては、より精緻な分解能に対応する一層小さいステップ・サイズを応答させて、過負荷の歪み及び粒状雑音を低減することができる。
【0010】
本発明は、増分デルタ・アナログ/ディジタル変換に関する。
増分デルタ変換器の基本的回路は、図1に示されるデルタ変調器の基本的回路とは、出力回路がディジタル累算器(又はアップ/ダウン・カウンタ)を含み、アナログ積分器6及びディジタル累算器の両方が変換サイクルの始めでリセットされる点で異なる。ディジタル累算器はリセット以降量子化器3からのディジタル差信号を合計し、そしてアナログ積分器6はリセット以降対応のアナログ信号を積分する。
【0011】
[発明の概要]
本発明は、添付の特許請求の範囲に記載されるように増分デルタ変換によりアナログ入力信号(X)をディジタル出力信号(Y)に変換する方法及び変換器を提供する。
【0012】
[好適な実施形態の詳細な説明]
図3は、本発明の一実施形態に従った測定応用のための増分デルタ変換器を示す。図3において、図1及び図2に示される構成要素と類似の構成要素は、類似の参照番号により示されている。
【0013】
図3に示される増分デルタ変換器は、測定サイクルの始めにサンプリングされ従って測定サイクルにわたり実質的に一定であると想定される入力信号Xの信号源1を備える。サンプリングされた入力信号Xは、減算器2に印加される。その減算器2は、フィードバック信号Fを受け取る。そのフィードバック信号Fの振幅は、各後続のクロック周期で入力信号Xの振幅から減算される。減算器2からの出力信号は、量子化器7に印加される。量子化器出力信号Qは、累算器を備える出力回路8に印加される。量子化器出力信号Qはまた、ディジタル/アナログ変換器5に印加され、そのディジタル/アナログ変換器5は、その振幅が量子化器出力信号Qの数値に比例する信号を生成し、そして積分器6に印加され、その積分器6は、ディジタル/アナログ変換器5の出力信号を積分して、フィードバック信号Fを生成する。スイッチ9及び10として象徴的に示されているリセット手段は、累算器8及び積分器6を測定サイクルの始めにリセットする。従って、減算器2の出力信号は、入力信号Xの初期値と、積分器6により積分された量子化器出力信号に対応するアナログ信号の連続した値の積分から成るフィードバック信号Fとの差に対応する。
【0014】
本発明のこの実施形態に従って、量子化器7は、その出力信号が4つの異なる数値±q,±rのうちの1つを取る不均一量子化器である。出力信号は、その入力Qがスレッショルド値Vtより大きい(−Vtより小さい)場合±rであり、そしてその入力QがVtより小さい(−Vtより大きい)場合±qである。ディジタル/アナログ変換器5の出力は、4つの対応する値±Vq及び±Vrのうちの1つを取る。ここで、r及びVrはq及びVqより実質的に大きい。そのような不均一量子化器の利点は、測定の精度を不利にする(penalise)ことなしに、変換時間を短くすることができることである。それは、当該変換は、積分器6の出力が入力信号Xに対して±Vtより接近するまで、大きなステップ|r|及び|Vr|でもって漸近線値により迅速に近づき、次いで、小さいステップ|q|及び|Vq|でもって、その漸近線値への接近をよりゆっくりと続け、その結果において高精度を提供するからである。アナログ/ディジタル変換器の入力電圧範囲は、±Vrに制限される。
【0015】
図4は、量子化器7の特性を示し、水平軸は減算器2からの信号Qを表し、垂直軸は量子化器7の出力に対応するディジタル/アナログ変換器5の出力におけるアナログ信号の値を表す。測定サイクルの始めに、信号Qは、入力信号Xに等しい値を有し、そしてXがVtより大きい場合、量子化器7の出力は数値rを取り、そしてディジタル/アナログ変換器5の出力は電圧Vrを取る。各後続のクロック周期で、フィードバック信号Fは、減算器2の出力Qの大きさがVtより小さくなるまでその出力の大きさを低減する。Xの大きさがVtより小さくなるとき、量子化器7の出力は数値qを取り、そしてディジタル/アナログ変換器5の出力がVqと成る。
【0016】
動作方法が図5に示され、その動作方法は、リセット段階11で始まり、そこにおいて、積分器6及び累算器8がゼロにリセットされ、それによりフィードバック信号Fがゼロとなり、そして入力信号Xがサンプリングされる前に、減算器2の出力Qはゼロである。次の段階12において、変換器が初期化され、入力信号Xが減算器2によりサンプリングされ、それにより減算器出力QはXに等しく、ディジタル出力Yはここで9段バイナリ・カウンタとして説明される累算器8の最大範囲に設定され、それによりYは511に等しく、そして指標Eは、減算器2の出力信号Qの符号(正又は負)を指示するよう設定される。初期化ステップ12は幾らかのクロック周期を取り得て、その幾らかのクロック周期の終わりに、プロセスがフィードバック・ループに入る。
【0017】
最初のフィードバック段階13において、減算器2からの出力信号Qは、前のクロック周期におけるその値から新しいフィードバック信号Fを差し引いたものに設定され、そして指標E2は、出力信号Qの新しい符号に設定される。次ぎに続く段階は、減算器2の出力信号Qの係数(modulus)がスレッショルド値Vtより大きいか、又はそうでないかの条件14に依存する。大きい場合、段階15において、フィードバック信号Fは、減算器2の出力信号Qの符号が乗算され且つ積分器フィードバックの利得が乗算された大きいステップに対応するディジタル/アナログ変換器5の出力Vrだけ増大される。ディジタル出力信号Yは、減算器2の出力信号Qの符号が乗算される大きいステップに対応する数値r(この例では、=25)だけ増大される。指標E1は指標E2の値に設定され、そして動作はフィードバック・ステップ13に戻る。
【0018】
条件14が負である場合、信号Qの係数はVtより小さく、次の段階は、指標E1が指標E2と異なり且つE1が正であるかどうかに依存する。E1がE2と異なる場合、これは、アナログ/ディジタル変換器が依然入力信号Xに向かって変換していることを意味し、このケースにおいては、段階17において、フィードバック信号F及び出力信号Yが出力信号Qの符号がそれぞれ乗算されたVq及びq(この例では=21)のそれぞれの小さいステップだけ調整される。アナログ積分器6が入力信号Xの初期振幅に達し且つそれを通すとき、量子化器7の出力が符号を変え、そしてこれを用いて、変換動作の終わりを規定する。これは、条件16に対する正の応答により表され(signify)、そして測定サイクルは、最下位ビット(「LSB」)段階18に進む。条件16において、E2が負であるにも拘わらずE1が正である場合、これは、Xが正であったことを意味し、そしてプロセスは直接LSB段階18に進む。しかしながら、E2が正であるにも拘わらずE1が負である場合、これは、Xが負であったことを意味し、そして同一のLSB段階18を保つため、プロセスは、段階18を経て再び最初へ進んで、信号Qの符号を反転させる。
【0019】
LSB段階18において、フィードバック信号の値が、信号Qの符号が乗算され且つ積分器フィードバックの利得が乗算されたVq/2だけ増大され、E1がE2に設定され、E2が信号Qの符号に設定され、信号Qが、前のクロック周期におけるその値からフィードバック信号Fの値を差し引いたものに設定される。
【0020】
最下位ビット(LSB)の抽出は、唯1つの余分なクロック周期である。実際に、変換の終わりに、ステップ・サイズがVq/2に変えられるとき、次ぎに続くステップは、指標E2が正であるかどうかという条件19に依存する。正である場合、累算器8の計数は1だけ増大され、そして正でない場合、それは変えられないままである。次いで、変換サイクルが終了する。
【0021】
入力電圧Xが変換プロセス中一定であると仮定する。上記記述は、出力信号が次のように書くことができることを示す。
yd[Nck]=Nl・r+Ns・q (1)
ya[Nck]=Nl・g・Vr+Ns・g・Vq (2)
Vr/Vq=r/q (3)
ここで、Nckは現在の測定サイクルにおけるステップ又はクロックの総数を表し、yd[Nck]はNckステップ後のディジタル出力信号Yの値を表し、Nlは大きいステップの数を表し、Nsは小さいステップの数を表し、そしてステップ又はクロックの総数Nck=Nl+Nsである。
【0022】
最小ステップ・サイズがADCの分解能を表すことは明らかである。そこで、N−1ビットの分解能に関して、次のことが必要とされる。
g・Vq=2・LSB=(2・Vr)/(2N−1) (4)
この例においては、電圧基準は、バンドギャップ基準電圧Vr=1.2Vにより与えられる。ADCの目標分解能は、2.4Vの入力電圧範囲にわたり10ビットであり、そこで1LSB=2.34375mVである。当該電圧は、抵抗型電圧分割器により発生されるのが好ましい。アナログ積分器はスイッチド・キャパシタ積分器(switched−capacitor−integrator)であることが好ましく、その利得はキャパシタ比により設定される。アナログ/ディジタル変換器において選定されるべき2つの最初のパラメータは、電圧及び積分器利得qである。量子化器入力がスレッショルド電圧Vtを通すとき、次のクロックで、量子化器入力は、+Vtと−Vtとの間の範囲にあることを保証するため予防措置が取られる。さもなければ、量子化器入力は、+Vtと−Vtとの周りで振動するであろう。この条件は次のことを要求する。
【0023】
2・Vt>g・Vr (5)
次の値が、この例において用いられ、そして正確さ、変換時間、電力消費の間の良好な妥協を与えるよう見つけられる。
【0024】
g=1/16; Vq=Vr/16; Vt=Vr/24 (7)
これらの値は、9ビットの分解能に対応する。ADCの最後のビットは、変換サイクルの最後のクロックでのみ用いられた半分の値のステップ・サイズVq/2から得られる。
【0025】
ここで図6を参照すると、図5のアルゴリズムに従った図3の回路の動作が、シミュレーションにより図示され、そこにおいて出力信号Yは、フル・スケールでYがVrに等しいように比例的な電圧により表される。このシミュレーションは、測定サイクル動作18及び19の終わりが使用不能にされる動作を表す。クロック周期ゼロから19まで、入力信号Xはゼロであり、そして出力信号Yは+Vqと−Vqとの間を変動する。クロック周期20において、入力信号Xは、+0.2Vまで増大される。クロック周期21において、出力信号Yは、Vrに対応する量だけ増大される。クロック周期22において、積分器6は、フィードバック信号Fを同じ量Vrだけ増大し、そして累算器8からの出力Yは、対応する量だけ増大する。積分器6の出力F及び累算器8の出力Yは、再び、クロック周期23において同じ量Vrだけ増大する。クロック周期24において、減算器2の出力Qは、スレッショルド値Vtより小さくなり、そして出力信号Yは、より小さい量Vqだけ増大する。出力信号Y及びフィードバック信号Fは、減算器2からの信号Qの符号が正から負に変わり且つ出力信号Yが増大する代わりにVqだけ減少するとき、クロック周期28まで小さいステップVqだけ増大し続ける。このシミュレーションにおいては、出力信号Y及びフィードバック信号Fは、その後、実際に測定サイクルが図5に示されるアルゴリズムに従って動作18及び19でもって終了するにも拘わらず、入力信号Xに対応する値の周りで振動する。
【0026】
完全な変換に対する入力信号レベルの関数としてのクロック・サイクル数が、図7においてプロットされている。最小の必要クロックNck|min=2であり、最大必要クロックNck|max=28であり、そして平均クロックNck|ave=14.28であることが分かる。これは、回路電力消費も入力信号レベルに依存することを意味する。従って、好適な実施形態において、回路は、各変換プロセスの終わりでオフに切り換えられ、それにより平均回路電力消費は、実効的に2で割られる。ディジタル・ブロックは完全にオフにされるが、アナログ・ブロックはそうされず、そのためいずれの回復問題が生じるのを回避する。
【0027】
図8は、図3に示される基本的アナログ/ディジタル変換器の実際的実施形態をより詳細に示す。この実施形態においては、サンプリング、積分及び減算動作を実行する共通増幅器を備えるスイッチド・キャパシタ回路を用いて、入力信号Xが、最初にサンプリングされ、続いて、フィードバック信号Fが、それから、連続したクロック周期で減算される。
【0028】
入力信号Xが端子20に印加される。その端子20は、サンプリング・キャパシタCSの左側極板に第1の初期化スイッチS1を介して接続されており、そのキャパシタCSの左側極板は、第1のサンプリング・スイッチS2を介して接地に接続されている。サンプリング・キャパシタCSの右側極板は、第2の初期化スイッチS1を介して接地に接続され、そして第2のサンプリング・スイッチS2を介して増幅器21の負入力に接続され、さらに増幅器21の負入力に第2のサンプリング・スイッチS2を介して接続されている。増幅器21の正入力は接地に接続されている。増幅器21の出力信号Qは、フィードバック・ループにより、リセット・スイッチ10と並列の積分キャパシタCiを介して増幅器21の負入力に印加される。ディジタル/アナログ変換器5の出力は、第1の積分段階スイッチφ1を介してフィードバック・キャパシタCfの右側極板に接続され、フィードバック・キャパシタCfの右側極板はまた、第2の積分段階スイッチφ2を介して接地に接続されている。フィードバック・キャパシタCfの左側極板は、別の第1の積分段階スイッチφ1を介して接地に接続されており、そして別の第2の積分段階スイッチφ2を介して増幅器21の負端子に接続されている。
【0029】
量子化器7は、3つの比較器22、23及び24、及び論理回路25を備える。比較器22及び23のそれぞれの正入力端子、及び比較器24の負入力端子は、増幅器21の出力に接続されている。比較器22の負入力端子が電圧Vtを受け取り、比較器23の負入力端子が接地に接続され、比較器24の正入力端子がスレッショルド電圧−Vtを受け取る。比較器22、23及び24のそれぞれの出力は論理回路25に接続され、その論理回路25は、適切な正又は負の符号を有するアップ/ダウン・カウンタ8を増分するため且つまたディジタル/アナログ変換器5の対応の出力電圧Vr、Vq又はVq/2を選択するため印加されるディジタル値r、q又はq/2を選択する。
【0030】
動作において、測定サイクルはリセット段階11で始まり、そこにおいて第1の初期化スイッチS1及び第2のサンプリング・スイッチS2が開き、一方第2の初期化スイッチS1及び第1のサンプリング・スイッチS2が閉じられ、それによりサンプリング・キャパシタCSを接地に短絡する一方、それは、増幅器21から分離される。リセット・スイッチ10がまた閉じられて、積分キャパシタCiを短絡する。
【0031】
サンプリング段階12の間、初期化スイッチS1が閉じられ、そしてサンプリング・スイッチS2が、1つ又はそれより多い初期化クロック周期中に開けられ、それによりキャパシタCSの左側極板を、接地された右側極板に対して、信号Xの電圧まで充電する。1つ又はそれより多い後続のクロック周期において、初期化スイッチS1が開けられ、そしてサンプリング・スイッチS2が閉じられ、それによりキャパシタCSの左側極板を接地に接続し、そしてキャパシタCSの右側極板の電圧を増幅器21の負入力端子に印加する。この時間の間、回路は、単位利得を有するスイッチド・キャパシタ増幅器として動作し、それにより積分キャパシタCiは、電圧Xに充電される。サンプリングが完了するとき、初期化スイッチS1及びサンプリング・スイッチS2が開けられて、増幅器21をサンプリング・キャパシタCSから分離する。量子化器7は、スレッショルド電圧±Vtを基準とした及び接地を基準とした増幅器21の出力信号Qの値を、比較器22、23及び24の出力の関数として登録する。
【0032】
次のクロック周期において、増分の値±r、q又はq/2が、アップ/ダウン・カウンタ8に印加され、そしてディジタル/アナログ変換器5の出力における対応の値±Vr、Vq又はVq/2が、選択され、フィードバック・ループに印加される。
【0033】
フィードバック段階13から19の間に、第1のフィードバック・スイッチφ1が、最初に閉じられ、フィードバック・キャパシタCfを、選択されたディジタル/アナログ変換器側から選択した出力電圧に充電し、そして次のクロック周期中に、フィードバック・スイッチφ1が開けられ、且つフィードバック・スイッチφ2が閉じられて、フィードバック・キャパシタCfの電荷を増幅器21の負入力を介して積分キャパシタCiに転送する。
【0034】
積分器の利得は、フィードバック・キャパシタンスと積分キャパシタンスとの比により与えられる、即ち、g=Cf/Ciである。増幅器21の利得Aに対して60dBの値は、積分器漏れに起因した誤差を0.2LSB未満に保つのに十分であり、そして75dBの利得は、その誤差を0.04LSBまで低減し、従って、回路は、増幅器21の利得Aに影響されない。
【0035】
ここで、好適な実施形態において被積分回路の実現に適した図9を参照すると、減算器及び積分器回路2及び6、及び量子化器7は、残留誤差を低減するため完全差動構成(full differential implementations)である。図9において、類似の参照番号が類似の構成要素に関して用いられている。
【0036】
差動減算器2において、差動構成の上半分に印加された入力信号Xが、差動構成の下半分に印加された電圧Vrefと比較される。制御論理回路25は比較器22、23及び24の出力からの信号符号であって、増幅器21からの出力信号の符号を示す当該信号符号を生成する。ディジタル/アナログ変換器5の出力は、当該信号符号の値に従って、増幅器21の正入力か負入力かのいずれかに印加される。
【0037】
増幅器オフセット電圧を補償するため、オフセット補償回路26が、サンプリング・スイッチS2と増幅器21の入力との間に挿入される。図10は、オフセット補償回路を、図8の増幅器21に関して片側形式で示す。図9におけるような完全差動構成へのその適応は、当業者に明らかであろう。オフセット補償の構成要素は、サンプリング・スイッチS2と増幅器21の負入力との間に挿入されたキャパシタCCと、そのキャパシタCCの左側極板と接地との間に接続されたスイッチDと、キャパシタCiの左側極板と増幅器21の負入力との間に直列に接続されたスイッチDと、キャパシタCiの左側極板とキャパシタCCの左側極板との間に接続されたスイッチDとを含む。動作において、増幅器オフセットは、リセット段階11の終わりで各変換サイクルの始めに1回サンプリングされる。クロック段階Dの間に、スイッチDが閉じられ、そしてリセット・スイッチ10がそうされる。次いで、スイッチDが開けられる。積分キャパシタCiが、放電し、そして同じ時間に、補償キャパシタCCが、増幅器入力オフセット電圧まで充電する。後続のサンプリング段階及びフィードバック段階の間、回路の仮想接地は、補償キャパシタCCの左側極板となり、それによりオフセット電圧は、補償キャパシタCCの両端間の電圧だけ補正される。
【0038】
再び図9を参照すると、比較器22、23及び24は、それぞれの前置増幅器22a、23a、24a、及び前置増幅器22a、23a及び24aのそれぞれの各入力に直列に接続されているそれぞれのキャパシタCcmpを含む。それぞれの前置増幅器22a、23a、24aは、これら比較器のため差動比較及びオフセット補償の両方の機能を実行する。比較器22の前置増幅器の正入力は、それぞれのキャパシタCcmpを経て、増幅器21の積分器正出力にスイッチφ1を介して接続され、また基準電圧Vrefにスイッチφ2を介して接続されている。前置増幅器の負入力は、それぞれのキャパシタCcmpを経て、増幅器21の負出力にスイッチφ1を介して接続され、また電圧Vref−Vtにスイッチφ2を介して接続されている。比較器24は、反対の方法で接続されている。比較器23は、その正及び負の入力が、それぞれのキャパシタCcmpを経て、増幅器21の正及び負の出力のそれぞれにスイッチφ1を介して接続され、また基準電圧Vrefにスイッチφ2を介して接続されている。前置増幅器22a、23a及び24aのそれぞれの各出力は、その対応する入力にそれぞれのスイッチφ1を介して接続されている。動作において、クロック段階φ1中に、前置増幅器は、電圧フォロワとして構成され、それにより前置増幅器と直列に挿入されたキャパシタCcmpの右側極板は、最初に前置増幅器の入力オフセットまで充電され、そしてその左側極板は、積分器出力に接続される。クロック段階φ2上で、補償キャパシタCcmpの左側極板は、入力電圧Vref又はVref−Vtに充電される。
【0039】
ディジタル/アナログ変換器5は、単位抵抗器(unit resistors)のチェインを備える。電圧Vrは、4単位抵抗器27、2単位抵抗器28、12単位抵抗器29、3単位抵抗器30及び3単位抵抗器31の直列接続点に印加される。単一の単位抵抗器32は、単位抵抗器27及び28の直列組み合わせと並列に接続され、そして単位抵抗器33は、単位抵抗器30及び31の直列組み合わせと並列に接続されている。電圧Vref−Vtが、抵抗器27と28との間の接続点から得られる。電圧Vqは、抵抗器29と30との間の接続点から得られ、そして電圧Vq/2は、抵抗器30と31との間の接続点から得られる。電圧Vq及びVq/2のみが抵抗器ストリングから導出され、電圧Vrが基準電圧から直接導出されるので、ストリングの中の単位抵抗器の値の不正確さは、積分器に用いられる1×LSB及び2×LSBの値に影響を及ぼすのみである。従って、その結果は、単位抵抗器の不正確さに対して感度が低い。
【0040】
図面に示されるアナログ/ディジタル変換器は、速度、正確さ、電力消費の間で十分なトレードオフを表す。更に、特別の設計技術が、アナログ回路に対する感度の低減を可能にする。提案されたアーキテクチャは、特に、低電力、中間速度及び中間分解能の応用に有効であり、シグマ−デルタ変換器より早い。循環変換器(cyclic converter)と比較して、図面に示される変換器は、2つの演算増幅器の代わりに唯1つの演算増幅器と、そして7つの大きなキャパシタの代わりに2つの大きなキャパシタとが必要なだけである。それはより多くの比較器を用いているとはいえ、それらは、比較的小さい半導体範囲を占めるだけであり、そしてクロック発生が実質的に単純である。図面に示される変換器は十分な正確さを有する。
【図面の簡単な説明】
【0041】
【図1】図1は、デルタ変調器の概略図である。
【図2】図2は、シグマ−デルタ変調器の概略図である。
【図3】図3は、本発明の一実施形態に従った増分デルタ・アナログ/ディジタル変換器の概略図である。
【図4】図4は、図3の増分デルタ・アナログ/ディジタル変換器の中の量子化器の入力及び出力信号のグラフである。
【図5】図5は、図3の増分デルタ・アナログ/ディジタル変換器の動作のフロー・チャートである。
【図6】図6は、図3の増分デルタ・アナログ/ディジタル変換器の動作のシミュレーションで生じる信号のグラフである。
【図7】図7は、図3の増分デルタ・アナログ/ディジタル変換器の変換時間を入力信号の関数として示すグラフである。
【図8】図8は、本発明の実用的実施形態に従った増分デルタ・アナログ/ディジタル変換器の単純化された回路図である。
【図9】図9は、図8の増分デルタ・アナログ/ディジタル変換器の好適な実施形態のより詳細な回路図である。
【図10】図10は、図8の増分デルタ・アナログ/ディジタル変換器の中のオフセット補償回路の単純化された回路図である。
Claims (11)
- アナログ入力信号(X)をディジタル出力信号(Y)に増分デルタ変換により変換する方法であって、クロック間隔で、量子化器(7)がディジタル量子化器信号を生成し、ディジタル/アナログ変換器(5)が前記ディジタル量子化器信号の関数であるアナログ量子化器信号を生成し、前記入力信号(X)とリセット信号以降の前記アナログ量子化器信号の積分との差の関数であるアナログ差信号(Q)がフィードバック・ループを介して前記量子化器(7)に印加され、前記ディジタル出力信号(Y)が前記リセット以降の前記ディジタル量子化器信号同士の和の関数として生成される、方法において、
前記量子化器(7)が不均一量子化器であり、当該不均一量子化器において、
前記ディジタル量子化器信号は、前記アナログ差信号(Q)の大きさがスレッショルドの大きさ(Vt)より小さい場合第1の大きさ(q)を、且つ前記アナログ差信号の大きさ(Q)が前記スレッショルドの大きさ(Vt)より大きい場合前記第1の大きさ(q)より実質的に大きい第2の大きさ(r)を有し、
前記スレッショルドの大きさ(Vt)が、前記第2の大きさ(r)に対応する前記アナログ量子化器信号の大きさ(Vr)より実質的に小さく、
2つの連続したクロック・サイクル間の前記アナログ差信号(Q)の変化の大きさが、対応するアナログ量子化器信号の大きさ(Vq,Vr)より実質的に小さく、それにより前記ディジタル/アナログ変換器(5)から前記量子化器(7)へのフィードバック・ループの利得(q)が、実質的に1より小さい
ことを特徴とする方法。 - 前記スレッショルドの大きさ(Vt)が、前記第2の大きさ(r)に対応する前記アナログ量子化器信号の大きさ(Vr)を乗算された前記利得(q)の値の半分より大きい請求項1記載の方法。
- 前記の変換は、2つの連続したクロック周期間の前記アナログ差信号(Q)の変化が符号を変えるまで継続する請求項1又は2記載の方法。
- 前記の変換の終わりに、前記ディジタル出力信号(Y)の最下位の数字が、前記の量子化器ディジタル信号(q,r)の残留の大きさの関数として変更される請求項3記載の方法。
- クロック間隔を規定するクロック手段、ディジタル量子化器信号を前記クロック間隔で生成する量子化手段(7)、前記ディジタル量子化器信号の関数であるアナログ量子化器信号を生成するディジタル/アナログ変換器手段(5)、リセット信号を生成するリセット手段(9,10)、アナログ入力信号(X)と前記リセット信号以降の前記アナログ量子化器信号の積分との差の関数であるアナログ差信号(Q)をフィードバック・ループを介して前記量子化手段(7)に印加するフィードバック手段(2,6)、及びディジタル出力信号(Y)を前記リセット信号以降の前記ディジタル量子化器信号同士の和の関数として生成する出力手段(8)を備える、アナログ入力信号(X)をディジタル出力信号(Y)に変換するための増分デルタ・アナログ/ディジタル変換器であって、
前記量子化手段が不均一量子化器(7)を備え、それにより
前記ディジタル量子化器信号は、前記アナログ差信号(Q)の大きさがスレッショルドの大きさ(Vt)より小さい場合第1の大きさ(q)を、且つ前記アナログ差信号(Q)の大きさが前記スレッショルドの大きさ(Vt)より大きい場合前記第1の大きさ(q)より実質的に大きい第2の大きさ(r)を有し、
前記第1及び第2の大きさ(q,r)に比例するアナログ信号(Vq,Vr)が、積分され、且つ前記量子化器手段(7)に印加され、
前記ディジタル/アナログ変換器(5)から前記量子化器(7)へのフィードバック・ループの利得(q)が実質的に1より小さく、
それにより、2つの連続したクロック・サイクル間の前記アナログ差信号(Q)の変化の大きさが、対応するアナログ量子化器信号の大きさ(Vq,Vr)より実質的に小さいことを特徴とする増分デルタ・アナログ/ディジタル変換器。 - 前記スレッショルドの大きさ(Vt)が、前記第2の大きさ(r)に対応する前記アナログ量子化器信号の大きさ(Vr)を乗算された前記利得(q)の値の半分より大きい請求項5記載の増分デルタ・アナログ/ディジタル変換器。
- 前記の変換は、2つの連続したクロック周期間の前記アナログ差信号(Q)の変化が符号を変えるまで継続する請求項5又は6記載の増分デルタ・アナログ/ディジタル変換器。
- 前記の変換の終わりに、前記ディジタル出力信号(Y)の最下位の数字が、前記の量子化器ディジタル信号(q,r)の残留の大きさの関数として変更される請求項7記載の増分デルタ・アナログ/ディジタル変換器。
- 前記出力手段がディジタル累算器(8)を備える請求項5から8のいずれか一項に記載の増分デルタ・アナログ/ディジタル変換器。
- 前記フィードバック手段(2,6)及び前記量子化手段(7)が、入力電圧オフセット補償(26,CC,Ccmp)を有するスイッチド・キャパシタ増幅器(A,Cf,Ci;22a,23a,24a)を備える請求項5から9のいずれか一項に記載の増分デルタ・アナログ/ディジタル変換器。
- 前記ディジタル/アナログ変換器手段(5)が、前記スレッショルドの大きさ(Vt)を規定するための前記第2の大きさ(r)に対応する前記アナログ信号(Vr)、及び前記第1の大きさ(q)に対応する前記アナログ信号(Vq)により供給される抵抗ストリング(27から33)を備える請求項5から10のいずれか一項に記載の増分デルタ・アナログ/ディジタル変換器。
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