JPH04363067A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば静電誘導サイリ
スタの如き半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】半導体装置の一つとして静電誘導サイリ
スタがある。このサイリスタは、半導体基板の表面にカ
ソード領域を備えるとともに、裏面にアノード領域を備
え、かつ、これらカソード領域とアノード領域の間に電
流通路となる高比抵抗領域を備えていて、高比抵抗領域
を流れる電流がゲート領域に加える電圧をコントロール
することにより、オン・オフされるようになっている。

【０００３】図３および図４はかかる従来の静電誘導サ
イリスタの基本構成を示すもので、半導体基板１の表面
にカソード領域２を、裏面にアノード領域３を備え、両
領域２，３の間に高比抵抗領域４を備えており、カソー
ド領域２と同じ側にはゲート領域５を備え、ゲート領域
５の働きにより電流がオン・オフされる。なお、図中６
は熱酸化膜、７はカソード電極、８はゲート電極である
。

【０００４】ところで、図３は表面ゲート型構造を示す
ものであり、図４は掘り込みゲート型構造を示すもので
あるが、両構造ともノーマリオフ（ゲート領域５への印
加電圧＝０で電流オフ）化、または低オン電圧化をめざ
すために、表面ゲート型構造では、ゲート領域５を形成
する際、拡散を深くするとともにゲート領域５の間隔を
狭くするように構成し、また、掘り込みゲート型構造で
は、拡散を浅くするために、トレンチ溝を形成するよう
に構成されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
如き静電誘導サイリスタにおいては、カソード領域２と
アノード領域３の高比抵抗領域４を流れる電流は、ゲー
ト領域５に加える電圧による空乏層の拡がりによってオ
ン・オフされるが、特にノーマリオフ化する場合、図３
に示す表面ゲート型構造では、ゲート領域５の深さ方向
に沿って不純物濃度分布が変化（濃度が薄くなりやすい
）し、空乏層が拡がりにくい為、拡散深さを深くしなけ
ればならず、その結果横方向拡散も拡がる。また、ゲー
ト領域５同志の間隔を狭くする必要もあり、その結果、
ゲート・カソード間逆電圧（耐圧）の低下を招くととも
に、横方向拡散が大きい為に集積度を上げることができ
ず、オン電圧の低減化を図ることが困難であった。

【０００６】また、図４に示す掘り込みゲート型構造に
おいては、ゲート拡散層の深さを極力小さく、集積度を
上げるために、ゲート領域５にトレンチ溝を形成したも
のであるが、この構造においては、ゲート領域５を形成
時、熱拡散法では浅く高濃度な拡散層を形成するのが困
難であり、イオン注入法ではトレンチ溝全面にわたって
の拡散層形成が不可能である。また、その後の電極配線
、特にゲート電極８を形成するのにスパッタ法を用いる
が、段差が急な為にトレンチ内部にまで均等に電極膜が
入りこまず、ゲート抵抗が大きくなる為、スイッチング
速度に悪影響を及ぼすものとなっていた。

【０００７】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、浅く高濃度な拡散層が得
られるとともに、集積度を上げることができ、しかも、
平坦化も同時に行なえ、オン電圧の低減が図れる掘り込
みゲート型の半導体装置の製造方法を提供することにあ
る。

【０００８】

【課題を解決するための手段】上記課題を解決するため
本発明は、半導体基板の一側にカソード領域を、他側に
アノード領域を備え、前記カソード領域とアノード領域
との間に電流通路となる高比抵抗領域を備えるとともに
、前記高比抵抗領域を流れる電流を制御する掘り込み型
のゲート領域を前記カソード領域を挟むように配置した
半導体装置の製造において、前記ゲート領域となる部分
にトレンチ溝を形成した後、低抵抗多結晶シリコンを堆
積させ、前記トレンチ溝を埋め込むように形成し、しか
る後、前記低抵抗多結晶シリコンを不純物源としてゲー
ト領域を形成したことを特徴とするものである。

【０００９】

【作用】上記のように、トレンチ溝に低抵抗多結晶シリ
コンを埋め込み、低抵抗多結晶シリコンを不純物源とし
て使用する為、高濃度で浅い拡散層がトレンチ溝全体に
わたって得られるとともに、ゲート領域の間隔を狭くす
ることが可能な為、集積度を上げることができ、オン電
圧の低減が図れる。また、トレンチ溝を埋め込むことに
より、表面の平坦化が図れ、製造プロセスを容易にする
ことができる。

【００１０】

【実施例】図１は本発明の一実施例を示す工程断面図で
、まず（ａ）に示すように、Ｎ−　半導体基板１に酸化
、フォトリソグラフィー技術、ドライエッチング技術を
用いて選択的にトレンチ溝９を形成する。ここで、フォ
トマスク上のトレンチ溝に値する寸法幅及びトレンチ溝
の間隔は、後工程のゲート領域形成及びトレンチ溝９へ
の低抵抗多結晶シリコンの埋め込みを考慮して、寸法的
に各々１μｍ，２μｍレベルとする。また、トレンチ溝
９の深さは、ゲート領域の拡散深さ及びノーマリオフに
必要な深さを考慮して１〜２μｍレベルとする。

【００１１】次に、図１（ｂ）に示すように、低抵抗多
結晶シリコン（本実施例においてはホソ素等　ＩＩＩ族
元素を多量に導入したもの）１０を堆積する。

【００１２】次に、フォトリソグラフィー技術、ドライ
エッチング技術を用いてトレンチ溝９に対する部分に選
択的に低抵抗多結晶シリコン１１を形成する。そして、
熱拡散法により、トレンチ溝９全面にわたってゲート領
域（Ｐ＋　領域）５を形成する（図１（ｃ）参照）。

【００１３】次に、図１（ｄ）に示すように、前記技術
を用いてカソード領域２を形成するために酸化膜６を開
孔し、イオン注入法を用いて、本実施例ではリン等Ｖ族
の元素を導入し、後に熱拡散法によりカソード領域２を
形成する。

【００１４】次に、図１（ｅ）に示すように、カソード
領域２及びゲート領域５への金属電極配線を施し、それ
ぞれカソード電極７及びゲート電極８を形成する。

【００１５】図２は上記方法により製造された掘り込み
ゲート型の静電誘導サイリスタを示す断面図で、半導体
基板１の表面にカソード領域２を備えるとともに、裏面
にアノード領域３を備え、かつ、これらカソード領域２
とアノード領域３の間に高比抵抗領域４を備えるととも
に、高比抵抗領域４を流れる電流を制御するゲート領域
５をカソード領域２と同じ側に備えている。また、ゲー
ト領域５には電極として低抵抗多結晶シリコン１１と金
属電極（例えばアルミニウム等）８を設け、カソード領
域２には金属電極７を配している。

【００１６】なお、本発明は上記実施例に限定されるも
のではなく、導電型が異なってもよく、また、静電誘導
トランジスタ、接合型電界効果トランジスタ等にも適用
できる。

【００１７】

【発明の効果】本発明は上記のように、ゲート領域とな
る部分にトレンチ溝を形成し、その中に低抵抗多結晶シ
リコンを埋め込み、低抵抗多結晶シリコンを不純物源と
してゲート領域を形成したことにより、高濃度で浅い拡
散層がトレンチ溝全体にわたって得られるとともに、ゲ
ート領域の間隔を狭くすることが可能な為、集積度を上
げることができ、オン電圧の低減が図れる。また、トレ
ンチ溝を埋め込むことにより、表面の平坦化が図れ、製
造プロセスを容易にすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す工程断面図である。

【図２】上記実施例方法により製造された掘り込みゲー
ト型の静電誘導サイリスタを示す断面図である。

【図３】従来の表面ゲート型の静電誘導サイリスタを示
す断面図である。

【図４】従来の掘り込みゲート型の静電誘導サイリスタ
を示す断面図である。

【符号の説明】

１　　半導体基板 ２　　カソード領域 ３　　アノード領域 ４　　高比抵抗領域 ５　　ゲート領域 ６　　熱酸化膜 ７　　カソード電極 ８　　ゲート電極 ９　　トレンチ溝 １０　　低抵抗多結晶シリコン １１　　低抵抗多結晶シリコン

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基板の一側にカソード領域を、
   他側にアノード領域を備え、前記カソード領域とアノー
   ド領域との間に電流通路となる高比抵抗領域を備えると
   ともに、前記高比抵抗領域を流れる電流を制御する掘り
   込み型のゲート領域を前記カソード領域を挟むように配
   置した半導体装置の製造において、前記ゲート領域とな
   る部分にトレンチ溝を形成した後、低抵抗多結晶シリコ
   ンを堆積させ、前記トレンチ溝を埋め込むように形成し
   、しかる後、前記低抵抗多結晶シリコンを不純物源とし
   てゲート領域を形成したことを特徴とする半導体装置の
   製造方法。