JPH02208952A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02208952A JPH02208952A JP1028885A JP2888589A JPH02208952A JP H02208952 A JPH02208952 A JP H02208952A JP 1028885 A JP1028885 A JP 1028885A JP 2888589 A JP2888589 A JP 2888589A JP H02208952 A JPH02208952 A JP H02208952A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は誘電体分離された複数の半導体素子を有する
半導体装置及びその製造方法に関するものである。
半導体装置及びその製造方法に関するものである。
第４図は従来の誘電体分離された複数の半導体素子から
なる素子分離型複合素子構χ５の半導体装置を示す断面
図である。同図に示すように、ｎポリシリコン基体１の
上層部に絶縁ゲート型電界効果トランジスタ１０Ａ、接
合型バイポーラトランジスタ１０Ｂがそれぞれ絶縁１！
２により誘電体分離され形成されている。この絶縁膜２
上に所定の膜厚のｎ＋層３が形成され、このｎ＋層３上
にｎ−層４が形成されている。
なる素子分離型複合素子構χ５の半導体装置を示す断面
図である。同図に示すように、ｎポリシリコン基体１の
上層部に絶縁ゲート型電界効果トランジスタ１０Ａ、接
合型バイポーラトランジスタ１０Ｂがそれぞれ絶縁１！
２により誘電体分離され形成されている。この絶縁膜２
上に所定の膜厚のｎ＋層３が形成され、このｎ＋層３上
にｎ−層４が形成されている。
電界効果トランジスタ１０Ａが形成されている素子形成
領域（以下「島１という。）では、ｎＨ４の上層部にｐ
ウェル領域５が形成されており、このｐウェル領域５の
表面部にｎ＋ソース領域６が選択的に形成されている。
領域（以下「島１という。）では、ｎＨ４の上層部にｐ
ウェル領域５が形成されており、このｐウェル領域５の
表面部にｎ＋ソース領域６が選択的に形成されている。
ｎ” Ｊ１４の表面とｎ＋ソース領域６の表面とで挟ま
れたｐつ■層領域５の表面上には、ゲート酸化膜７を介
してポリシリコンゲート８が形成されている。また、ｎ
” 層３表面にはドレイン電極９が形成され、ｎ ソー
ス領域６の表面の一部からｎ ソース領域６間のｐウェ
ル領域５上にかけてソース電極１１が形成され、ポリシ
リコンゲート８上にはゲート電極１２が形成されている
。これらの電極９．１１．１２はそれぞれパッシベーシ
ョンｇ１１８により絶縁されている。
れたｐつ■層領域５の表面上には、ゲート酸化膜７を介
してポリシリコンゲート８が形成されている。また、ｎ
” 層３表面にはドレイン電極９が形成され、ｎ ソー
ス領域６の表面の一部からｎ ソース領域６間のｐウェ
ル領域５上にかけてソース電極１１が形成され、ポリシ
リコンゲート８上にはゲート電極１２が形成されている
。これらの電極９．１１．１２はそれぞれパッシベーシ
ョンｇ１１８により絶縁されている。
一方、バイポーラトランジスタ１０Ｂの島では、ｎ 層
４の上層部にｐベース領ｌ１１１３が形成されている。
４の上層部にｐベース領ｌ１１１３が形成されている。
このｐベース領１ｉｌｔ１３の表面部の一部にｎ１エミ
ツタ領域１４が形成されている。そして、ｎ＋エミッタ
領域１４上にエミッタ電極１５が、ｐベース領域１３上
にベース電極１６が、ｎ＋層３上にコレクダ電極１７が
形成されている。これらの電極１５〜１７はそれぞれパ
ッジベージコン１１！Ｊ１８により絶縁されている。
ツタ領域１４が形成されている。そして、ｎ＋エミッタ
領域１４上にエミッタ電極１５が、ｐベース領域１３上
にベース電極１６が、ｎ＋層３上にコレクダ電極１７が
形成されている。これらの電極１５〜１７はそれぞれパ
ッジベージコン１１！Ｊ１８により絶縁されている。
第５Ａ図〜第５Ｆ図は各々第４図で示した半導体装置に
おける島の製造方法を示す断面図ぐある。
おける島の製造方法を示す断面図ぐある。
以下、同図を参照しつつその形成方法の説明をする。
単結晶のｎｌ板２１表面にレジスト２２を形成し、第５
Ａ図に示すようにバターニングする。
Ａ図に示すようにバターニングする。
そして、バターニングされたレジスト２２をマスクとし
て、ｎ−基板２１に異方性エツチングを施し、第５Ｂ図
に示すようにＶ字型の溝２３を形成する。各満２３間の
距離ｌが各島間の幅となる。
て、ｎ−基板２１に異方性エツチングを施し、第５Ｂ図
に示すようにＶ字型の溝２３を形成する。各満２３間の
距離ｌが各島間の幅となる。
レジスト２２除去模、溝２３を含むｎ−基板２１の表面
上にｒ）型の不純物を拡散しｎ＋層３を第５Ｃ図に示す
ように形成する。その後、弗酸系の薬品で面処理（ｎ”
層３上に形成されたリンガラス層等の除去）を施した
後、「げ層３上に熱酸化膜等の絶縁膜２を第５Ｄ図に示
すように形成する。
上にｒ）型の不純物を拡散しｎ＋層３を第５Ｃ図に示す
ように形成する。その後、弗酸系の薬品で面処理（ｎ”
層３上に形成されたリンガラス層等の除去）を施した
後、「げ層３上に熱酸化膜等の絶縁膜２を第５Ｄ図に示
すように形成する。
そして、絶縁膜２上にエピタキシャル成長技術によりｎ
”ポリシリコン層２４を第５Ｅ図に示すように形成する
。次に、ｎ−ｌ板２１の裏面より研磨し、絶縁ＩＩＩ
２及びｎ＋層３をｎ−基板２１＠面に露出させる。
”ポリシリコン層２４を第５Ｅ図に示すように形成する
。次に、ｎ−ｌ板２１の裏面より研磨し、絶縁ＩＩＩ
２及びｎ＋層３をｎ−基板２１＠面に露出させる。
その結果、このｎ”基板２１を央返すと、第５Ｆ図に示
すように、ｎ ポリシリコン層２４を第４図のｎ ポリ
シリコン基体１とし、残ったｎ基板２１を第４図のｎ
層４とし、絶縁膜２にＪ、り各々が絶縁された複数の島
２５が完成する。
すように、ｎ ポリシリコン層２４を第４図のｎ ポリ
シリコン基体１とし、残ったｎ基板２１を第４図のｎ
層４とし、絶縁膜２にＪ、り各々が絶縁された複数の島
２５が完成する。
そして、このようにして得られた島２５の各々の中に、
第４図に示すように電界効果トランジスタ１０Ａ、バイ
ポーラトランジスタＩＯＢ等が製造される。
第４図に示すように電界効果トランジスタ１０Ａ、バイ
ポーラトランジスタＩＯＢ等が製造される。
このようにして製造された電界効果トランジスタ１０△
のソース電極１１を所定電位に設定し、ゲート電極１２
に所定の電圧を印加すると、ボリシリコンゲート８下の
ｐウェル領域５の表面部に規定されるチャネル形成領域
５ａがｎ形に反転しチャネルが形成される。その結果、
この電界効果トランジスタ１０Ａはオン状態となり、ド
レイン電流がドレイン電極９．ソース電極１１間に流れ
る。
のソース電極１１を所定電位に設定し、ゲート電極１２
に所定の電圧を印加すると、ボリシリコンゲート８下の
ｐウェル領域５の表面部に規定されるチャネル形成領域
５ａがｎ形に反転しチャネルが形成される。その結果、
この電界効果トランジスタ１０Ａはオン状態となり、ド
レイン電流がドレイン電極９．ソース電極１１間に流れ
る。
このときの、オン抵抗は主としてチャネル形成領域５ａ
の抵抗とｎ” １１４の抵抗の和となる。また、ｎ−層
４の抵抗は、ｎ” １１１４の比抵抗が同じであれば、
ｎ 層４の幅（ｎ＋層３からｐウェル領域５までの距離
）に比例して増大する。したがって、オン抵抗値を下げ
るには、ｎ １１１４の幅をできるだけ狭くする必要
がある。
の抵抗とｎ” １１４の抵抗の和となる。また、ｎ−層
４の抵抗は、ｎ” １１１４の比抵抗が同じであれば、
ｎ 層４の幅（ｎ＋層３からｐウェル領域５までの距離
）に比例して増大する。したがって、オン抵抗値を下げ
るには、ｎ １１１４の幅をできるだけ狭くする必要
がある。
一方、電界効果トランジスタＩＯＡの耐圧は、ｒｌ−層
４の比抵抗が同じであれば、ｎ−ｇ１４の幅が厚いはど
空乏層の延びの許容範囲が広がるので高くなる。したが
って、電界効果トランジスタ１０Ａの耐圧を高くするた
めには、上記とは逆にｎ−層４の幅をできるだけ厚くす
ることが必要である。
４の比抵抗が同じであれば、ｎ−ｇ１４の幅が厚いはど
空乏層の延びの許容範囲が広がるので高くなる。したが
って、電界効果トランジスタ１０Ａの耐圧を高くするた
めには、上記とは逆にｎ−層４の幅をできるだけ厚くす
ることが必要である。
このように、電界効果トランジスタＩＯＡのｎ−層４の
幅は電界効果トランジスタ１０Ａのオン抵抗、耐圧等の
電気的特性に影響を与えるため、最適に決定する必要が
ある。
幅は電界効果トランジスタ１０Ａのオン抵抗、耐圧等の
電気的特性に影響を与えるため、最適に決定する必要が
ある。
バイポーラトランジスタ１０Ｂにおいても、電界効果ト
ランジスタ１０Ａと同様に、所定の耐圧を得、かつコレ
クターエミッタ間飽和電圧を極力下げるためには、ｎ
層４の幅を最適に設定する必要がある。
ランジスタ１０Ａと同様に、所定の耐圧を得、かつコレ
クターエミッタ間飽和電圧を極力下げるためには、ｎ
層４の幅を最適に設定する必要がある。
以上の理由から、電界効果トランジスタＩＯＡとバイポ
ーラトランジスタ１０Ｂのｎ”’ １１４の幅は、それ
ぞれのトランジスタの所望の電気的特性に従って各別に
ｍ適化して決定するのが望ましい。
ーラトランジスタ１０Ｂのｎ”’ １１４の幅は、それ
ぞれのトランジスタの所望の電気的特性に従って各別に
ｍ適化して決定するのが望ましい。
しかしながら、上述した従来の素子分離型複合素子構造
の半導体装置では、各素子形成領域（島）２５の構造が
全く同じである。
の半導体装置では、各素子形成領域（島）２５の構造が
全く同じである。
すなわち、ｎ＋１１１３の膜厚は均一であり、各トラン
ジスタ１０Ａ、１０Ｂにおけるｐウェル領域５．０ベー
ス領ｔａ１３の構造も、精度良くチャネル長を決定する
目的から、深く形成することはできず、はぼ同一になる
。
ジスタ１０Ａ、１０Ｂにおけるｐウェル領域５．０ベー
ス領ｔａ１３の構造も、精度良くチャネル長を決定する
目的から、深く形成することはできず、はぼ同一になる
。
このため、この島２５内に形成される電界効果トランジ
スタ１０Ａ、バイポーラトランジスタ１０Ｂのそれぞれ
のｎ”層４の幅も同一になってしまい、各トランジスタ
ＩＯＡ、ＩＯＢにおいて、独立して最適にｎ−層４の幅
を設定することができないという問題点があった。
スタ１０Ａ、バイポーラトランジスタ１０Ｂのそれぞれ
のｎ”層４の幅も同一になってしまい、各トランジスタ
ＩＯＡ、ＩＯＢにおいて、独立して最適にｎ−層４の幅
を設定することができないという問題点があった。
この発明は−り記のような問題点を解決するためになさ
れたもので、素子形成領域内に最適な電気的特性を有す
る半導体素子が形成可能な半導体装置及びその製造方法
を得ることを目的とする。
れたもので、素子形成領域内に最適な電気的特性を有す
る半導体素子が形成可能な半導体装置及びその製造方法
を得ることを目的とする。
この発明にかかる半導体装置は、半導体基板と、前記半
導体基板上に、周囲を誘電体層で囲まれて形成された、
所定の厚みを有Ｊる第１．第２の半導体素子形成領域と
、前記第１．第２の半導体素子形成領域にそれぞれ形成
された第１．第２の半導体素子とを備え、前記第１．第
２の半導体素子形成領域の各々は、前記誘電体層上に形
成され、前記第１の半導体素子形成領域と前記第２の半
導体素子形成領域とで異なった第１の厚みを有する第１
の半導体層と、前記第１の半導体層上に形成され、前記
所定の厚みから前記第１の厚みを差し引いた第２のｈみ
を有する第２の半導体層と、前記第２の半導体層上に形
成され、前記第１．第２の半導体層とともに前記半導体
素子を形成する活性層とを備えている。
導体基板上に、周囲を誘電体層で囲まれて形成された、
所定の厚みを有Ｊる第１．第２の半導体素子形成領域と
、前記第１．第２の半導体素子形成領域にそれぞれ形成
された第１．第２の半導体素子とを備え、前記第１．第
２の半導体素子形成領域の各々は、前記誘電体層上に形
成され、前記第１の半導体素子形成領域と前記第２の半
導体素子形成領域とで異なった第１の厚みを有する第１
の半導体層と、前記第１の半導体層上に形成され、前記
所定の厚みから前記第１の厚みを差し引いた第２のｈみ
を有する第２の半導体層と、前記第２の半導体層上に形
成され、前記第１．第２の半導体層とともに前記半導体
素子を形成する活性層とを備えている。
一方、この発明にかかる半導体層の製造方法は、第１お
よび第２主面を有する半導体基板を準備する工程と、前
記半導体基板の第１主面上に複数の溝を形成する工程と
を備え、隣接する前記溝間のｆＩ４域が半導体素子形成
領域として規定され、前記半導体素子形成領域は第１．
第２の半導体素子形成領域を含み、前記溝を含む前記半
導体基板の第１主面上に膜厚を前記第１の半導体素子形
成領域と前記第２の半導体素子形成領域とで変えて、、
第１の半導体層を形成する工程と、前記第１の半導体層
−１−に誘電体層を形成する工程と、前記誘電体層上に
保持用半導体図を形成する工程と、前記半導体基板をそ
の第２主面より所定厚みだけ除去し、前記誘電体層の一
部を露出させて、前記半導体基板および前記第１の半導
体層を前記半導体素子形成領域ごとに前記誘電体層で分
離する工程とをさらに備え、前記半導体素子形成領域内
の前記分離された半導体基板が第２の半導体層となり、
該第２の半導体層は前記第１の半導体素子形成領域と前
記第２の半導体素子形成領域とで、前記第１の半導体層
の膜厚の違いに応じた異なった厚みを有し、前記第２の
半導体層上に、前記第１．第２の半導体層とともに半導
体素子を形成する活性層を形成する工程をさらに備えて
いる。
よび第２主面を有する半導体基板を準備する工程と、前
記半導体基板の第１主面上に複数の溝を形成する工程と
を備え、隣接する前記溝間のｆＩ４域が半導体素子形成
領域として規定され、前記半導体素子形成領域は第１．
第２の半導体素子形成領域を含み、前記溝を含む前記半
導体基板の第１主面上に膜厚を前記第１の半導体素子形
成領域と前記第２の半導体素子形成領域とで変えて、、
第１の半導体層を形成する工程と、前記第１の半導体層
−１−に誘電体層を形成する工程と、前記誘電体層上に
保持用半導体図を形成する工程と、前記半導体基板をそ
の第２主面より所定厚みだけ除去し、前記誘電体層の一
部を露出させて、前記半導体基板および前記第１の半導
体層を前記半導体素子形成領域ごとに前記誘電体層で分
離する工程とをさらに備え、前記半導体素子形成領域内
の前記分離された半導体基板が第２の半導体層となり、
該第２の半導体層は前記第１の半導体素子形成領域と前
記第２の半導体素子形成領域とで、前記第１の半導体層
の膜厚の違いに応じた異なった厚みを有し、前記第２の
半導体層上に、前記第１．第２の半導体層とともに半導
体素子を形成する活性層を形成する工程をさらに備えて
いる。
（作用）
この発明における第１の半導体層は、同じ厚みを有する
第１．第２の半導体素子形成領域の各々１において膜厚
が異なっているため、第１．第２の半導体素子形成領域
において第１の半導体層上に形成される第２の半導体層
の厚みは、第１の半導体層の膜厚に応じて変化する。
第１．第２の半導体素子形成領域の各々１において膜厚
が異なっているため、第１．第２の半導体素子形成領域
において第１の半導体層上に形成される第２の半導体層
の厚みは、第１の半導体層の膜厚に応じて変化する。
第１図はこの発明の一実施例である素子分離型複合素子
構造の半導体装置を示す断面図である。
構造の半導体装置を示す断面図である。
同図に示すように、電界効果トランジスタ１０Ａ。
バイポーラトランジスタ１０Ｂにおいて、それぞれのｎ
−５４ａ、４ｂの幅及びｎ 層３ａ、３ｂの膜厚が異な
ったものになっている。つまり、ｎ−胴４ｂ幅はｎ−層
４ａよりも厚く、ｎ＋層３ａの１１厚がｎ 層４ｂよ
りも厚くなっている。
−５４ａ、４ｂの幅及びｎ 層３ａ、３ｂの膜厚が異な
ったものになっている。つまり、ｎ−胴４ｂ幅はｎ−層
４ａよりも厚く、ｎ＋層３ａの１１厚がｎ 層４ｂよ
りも厚くなっている。
ｎ 層４ａ、４ｂの幅は、電界効果トランジスタ１０Ａ
、バイポーラトランジスタ１０Ｂ各々の所望の電気的特
性を達成するのに最適な幅となっている。なお、他の構
成は従来と同じであるので説明を省略する。
、バイポーラトランジスタ１０Ｂ各々の所望の電気的特
性を達成するのに最適な幅となっている。なお、他の構
成は従来と同じであるので説明を省略する。
第２Ａ図〜第２１図は各々第１図で示した半導体装置に
おける島の形成方法を示り゛断面図である。
おける島の形成方法を示り゛断面図である。
以下、同図を参照しつつその形成方法の説明をする。
まず、単結晶のｎ 基板２１表面にレジスト２２を形成
し、第２Ａ図に示すようにバターニングする。そして、
バターニングされたレジスト２２をマスクとして、ｎ−
基板２１に異方性エツチングを施し、第２Ｂ図に示すよ
うにｖ字型の溝２３を形成する。各溝２３間の距離ｌが
各島間の幅となる。
し、第２Ａ図に示すようにバターニングする。そして、
バターニングされたレジスト２２をマスクとして、ｎ−
基板２１に異方性エツチングを施し、第２Ｂ図に示すよ
うにｖ字型の溝２３を形成する。各溝２３間の距離ｌが
各島間の幅となる。
レジスト２２除去後、ｎ 基板２１全而に酸化膜２６を
熱酸化法により形成し、第２Ｃ図に示ずように満２３ａ
を境界としてバターニングする。
熱酸化法により形成し、第２Ｃ図に示ずように満２３ａ
を境界としてバターニングする。
次に、リン等の比較的拡散係数の大きい「１型の不純物
２７ａをｎ−基板２１上に堆積する。このとき、第２Ｄ
図に示すように、酸化ＰＩＡ２６上には不純物２７ａは
堆積されず、酸化膜２６の形成されていないｎ−１根２
１上にのみ堆積される。
２７ａをｎ−基板２１上に堆積する。このとき、第２Ｄ
図に示すように、酸化ＰＩＡ２６上には不純物２７ａは
堆積されず、酸化膜２６の形成されていないｎ−１根２
１上にのみ堆積される。
そして、酸化膜２６の除去後、ｎ−基板２１全而にアン
チ七ン等の比較的拡散係数の小さいｎ型の不純物２７ｂ
を第２Ｅ図に示すように、堆積する。このとき、不純物
２７ａが既に堆積されている領域には、不純物２７ｂは
ほとんど堆積されず、実質上はこの領域は不純物２７ａ
のみが堆積されているのとＭ価とみなすことができる。
チ七ン等の比較的拡散係数の小さいｎ型の不純物２７ｂ
を第２Ｅ図に示すように、堆積する。このとき、不純物
２７ａが既に堆積されている領域には、不純物２７ｂは
ほとんど堆積されず、実質上はこの領域は不純物２７ａ
のみが堆積されているのとＭ価とみなすことができる。
その後、熱処理を行い、不純物２７ａ、２７ｂの拡散に
よりｎ’ 層３ａ、３ｂを形成する。このときｎ＋層３
ａは不純物２７ａの拡散、ｎ＋層３ｂは不純物２７ｂの
拡散により得られるため、両者の拡散係数の違いにより
、第２Ｆ図に示すようにｎ＋層３ａの膜厚が、ｎ＋層３
ｂの膜厚より原く形成される。
よりｎ’ 層３ａ、３ｂを形成する。このときｎ＋層３
ａは不純物２７ａの拡散、ｎ＋層３ｂは不純物２７ｂの
拡散により得られるため、両者の拡散係数の違いにより
、第２Ｆ図に示すようにｎ＋層３ａの膜厚が、ｎ＋層３
ｂの膜厚より原く形成される。
次に、ｎ＋層３ａ、３ｂ上に熱酸化法等により酸化膜２
を第２Ｇ図に示すように形成する。そして、絶縁膜２上
にエピタキシャル成長技術によりｎ”ポリシリコン層２
４を第２１−１図に示すように形成する。次に、ｎ−ｍ
板２１の田面より研磨し、絶縁膜２．ｎ＋層３ａ、３ｂ
をｎ−ｌ５＆２１１面に露出させる。
を第２Ｇ図に示すように形成する。そして、絶縁膜２上
にエピタキシャル成長技術によりｎ”ポリシリコン層２
４を第２１−１図に示すように形成する。次に、ｎ−ｍ
板２１の田面より研磨し、絶縁膜２．ｎ＋層３ａ、３ｂ
をｎ−ｌ５＆２１１面に露出させる。
その結果、このｎ−１板２１を裏返すと、ｎポリシリコ
２層２４を第１図のｎ−ポリシリコン基体１とし、残っ
たｎ−基板２１を第１図の０層４ａ、４ｂとし、絶縁膜
２により各々が絶縁された複数の島２５ａ、２５ｂが第
２１図に示すように完成する。島２５ａのｎ＋層３ａは
島２５ｂのｎ＋層３ｂより厚く、その分島２５ａのｎ−
層４ａは、島２５ｂのｎ″層４ｂよりも薄くなる。
２層２４を第１図のｎ−ポリシリコン基体１とし、残っ
たｎ−基板２１を第１図の０層４ａ、４ｂとし、絶縁膜
２により各々が絶縁された複数の島２５ａ、２５ｂが第
２１図に示すように完成する。島２５ａのｎ＋層３ａは
島２５ｂのｎ＋層３ｂより厚く、その分島２５ａのｎ−
層４ａは、島２５ｂのｎ″層４ｂよりも薄くなる。
このようにして得られた島２５ａ、２５ｂを用い、第１
図に示すように、島２５ａには電界効果トランジスタ１
０Ａ、島２５ｂにはバイポーラトランジスタ１０Ｂが以
下の工程に従い、製造される。
図に示すように、島２５ａには電界効果トランジスタ１
０Ａ、島２５ｂにはバイポーラトランジスタ１０Ｂが以
下の工程に従い、製造される。
第３Ａ図〜第３Ｄ図は電界効果トランジスタ１０Ａ及び
バイポーラトランジスタ１０Ｂの製造方法を示す断面図
である。以下、同図を参照しつつその製造方法の説明を
する。まず、弗酸系の薬品によりｎ−ポリシリコン基体
１の前処理を行う。
バイポーラトランジスタ１０Ｂの製造方法を示す断面図
である。以下、同図を参照しつつその製造方法の説明を
する。まず、弗酸系の薬品によりｎ−ポリシリコン基体
１の前処理を行う。
次にｎ ポリシリコン基体１の表面上に熱酸化法等によ
り酸化ｊ！１１３１を形成し、写貞製版技術により酸化
膜３１を選択的にバターニングして窓３１ａを形成する
。そして、この酸化膜３１の窓３１ａからの不純物拡散
により、島２５ａのｎ 層４ａ上層部ｐウェル領域５を
、島２５ｂのｎ 層４Ｄ上層部にｐベース領域１３を第
３Ａ図に示すようにそれぞれ形成する。
り酸化ｊ！１１３１を形成し、写貞製版技術により酸化
膜３１を選択的にバターニングして窓３１ａを形成する
。そして、この酸化膜３１の窓３１ａからの不純物拡散
により、島２５ａのｎ 層４ａ上層部ｐウェル領域５を
、島２５ｂのｎ 層４Ｄ上層部にｐベース領域１３を第
３Ａ図に示すようにそれぞれ形成する。
次に、島２５ａにおける酸化膜３１を除去し、ｎ エピ
タキシャル基体１表面に熱酸化法等により酸化１１３２
を薄く形成し、この酸化膜３２上にポリシリコン１３３
を形成する。この酸化膜３２は島２５ ｂ ｔにおいて
は酸化膜３１と合体して若干厚くなる。次に、ポリシリ
コン層３３及び酸化１１１３２を選択的にエツチングし
て窓３３ａを形成する。そして、第３Ｂ図に示すように
、ポリシリコン層３３の５ａ３３ａからｎ型の不純物を
拡散し、ｐウェル領域５及びｐベース領域１３の上層部
にｎ＋ソース領域６及びｎ エミッタ領域１４を形成す
φ。
タキシャル基体１表面に熱酸化法等により酸化１１３２
を薄く形成し、この酸化膜３２上にポリシリコン１３３
を形成する。この酸化膜３２は島２５ ｂ ｔにおいて
は酸化膜３１と合体して若干厚くなる。次に、ポリシリ
コン層３３及び酸化１１１３２を選択的にエツチングし
て窓３３ａを形成する。そして、第３Ｂ図に示すように
、ポリシリコン層３３の５ａ３３ａからｎ型の不純物を
拡散し、ｐウェル領域５及びｐベース領域１３の上層部
にｎ＋ソース領域６及びｎ エミッタ領域１４を形成す
φ。
その後、ポリシリコン層３３を選択的にエツチングして
、第３Ｃ図に示すように、島２５ａにポリシリコンゲー
ト８を形成する。次に、ｎ １’ピタキシャル基体１
全面に酸化膜を形成し、この酸化膜を選択的にエツチン
グし、第３Ｄ図に示すように、島２５ａおよび２５ｂに
パッシベーション膜１８を形成する。
、第３Ｃ図に示すように、島２５ａにポリシリコンゲー
ト８を形成する。次に、ｎ １’ピタキシャル基体１
全面に酸化膜を形成し、この酸化膜を選択的にエツチン
グし、第３Ｄ図に示すように、島２５ａおよび２５ｂに
パッシベーション膜１８を形成する。
その後、パッシベーションｉ！Ｊ１８を含むｎ エピタ
キシャル基体１上に導電層を形成し、この導電層を選択
的にエツチングすることで、第１図に示すように島２５
ａにドレイン電極９．ソース電極１１．ゲート電極１２
が形成され、島２５ｂにエミッタ電極１５．ベース電極
１６及びコレクタ電極１７が形成される。このようにし
て、島２５ａに電界効果トランジスタ１０Ａが、島２５
ｂにバイポーラトランジスタ１０Ｂが形成される。
キシャル基体１上に導電層を形成し、この導電層を選択
的にエツチングすることで、第１図に示すように島２５
ａにドレイン電極９．ソース電極１１．ゲート電極１２
が形成され、島２５ｂにエミッタ電極１５．ベース電極
１６及びコレクタ電極１７が形成される。このようにし
て、島２５ａに電界効果トランジスタ１０Ａが、島２５
ｂにバイポーラトランジスタ１０Ｂが形成される。
このように、上記実施例では、島２５ａに形成されるｎ
＋層３ａと島２５ｂに形成される０層１３ｂの膜厚を変
えることにより、その上に残されるｎ−１４ａ、４ｂの
厚みを変えている。
＋層３ａと島２５ｂに形成される０層１３ｂの膜厚を変
えることにより、その上に残されるｎ−１４ａ、４ｂの
厚みを変えている。
上記実施例によれば、トランジスタ１０Ａ、１０Ｂにお
けるｎ−ｆｆ１４ａ、４ｂの幅（ドレイン幅。
けるｎ−ｆｆ１４ａ、４ｂの幅（ドレイン幅。
コレクタ幅）は、島２５ａと２５ｂとで異なるものに設
定できるため、電界効果トランジスタ１０Ａ、バイポー
ラトランジスタ１０Ｂそれぞれが所望の電気的特性を得
ることが可能なようにｎ−層４ａ、４ｂの幅を各別に最
適化することができる。
定できるため、電界効果トランジスタ１０Ａ、バイポー
ラトランジスタ１０Ｂそれぞれが所望の電気的特性を得
ることが可能なようにｎ−層４ａ、４ｂの幅を各別に最
適化することができる。
なお、ｎ−基板２１の代りにｐ″基板を用いてもよい。
この場合には、ｎ” １１３ａ、３ｂの代りに膜厚の異
なるｐ＋層が形成され、島２５内には極性が上記実施例
とは逆の半導体素子が形成される。
なるｐ＋層が形成され、島２５内には極性が上記実施例
とは逆の半導体素子が形成される。
また、上記実施例とは逆に、拡散係数の比較的小さい不
純物２７ｂを堆積侵、拡散係数の比較的大きい不純物２
７ａを堆積してもよい。ただし、上記実施例通りの配置
の島２５ａ、２５ｂを形成するためには、酸化膜２６の
パターニングを全く反対にする必要がある。
純物２７ｂを堆積侵、拡散係数の比較的大きい不純物２
７ａを堆積してもよい。ただし、上記実施例通りの配置
の島２５ａ、２５ｂを形成するためには、酸化膜２６の
パターニングを全く反対にする必要がある。
また、一種類の不純物を用いて膜厚の異なるｎ＋層３を
形成してもよい。その場合には、例えば、一種類の不純
物をある半導体素子形成領域において選択的に堆積し、
拡散処理を行った後、同じ不純物を今度は全体に堆積し
、再度拡散処理を施す。こうすることにより、半導体素
子形成領域の間で拡散時間が異なり、それに応じて異な
った膜厚のｎ 層３が形成される。
形成してもよい。その場合には、例えば、一種類の不純
物をある半導体素子形成領域において選択的に堆積し、
拡散処理を行った後、同じ不純物を今度は全体に堆積し
、再度拡散処理を施す。こうすることにより、半導体素
子形成領域の間で拡散時間が異なり、それに応じて異な
った膜厚のｎ 層３が形成される。
以上説明したように、この発明によれば、第１の半導体
層が、同じ厚みを有する第１．第２の半導体素子形成領
域の各々において膜厚が異なっているため、第１．第２
の半導体素子形成領域において第１の半導体層上に形成
される第２の半導体層の厚みは、第１の半導体層のＩＩ
Ｉｊ３［に応じて変化する。
層が、同じ厚みを有する第１．第２の半導体素子形成領
域の各々において膜厚が異なっているため、第１．第２
の半導体素子形成領域において第１の半導体層上に形成
される第２の半導体層の厚みは、第１の半導体層のＩＩ
Ｉｊ３［に応じて変化する。
その結果、第１．第２の半導体素子形成領域中に形成す
る各々の半導体素子の所望の電気的特性に応じて第２の
半導体層の厚みを変えることができるため、各半導体素
子形成領域中に、最適な電気的特性を有する半導体素子
を形成することができる効果がある。
る各々の半導体素子の所望の電気的特性に応じて第２の
半導体層の厚みを変えることができるため、各半導体素
子形成領域中に、最適な電気的特性を有する半導体素子
を形成することができる効果がある。
第１図はこの発明の一実施例である素子分離型複合素子
構造の半導体装置を示す断面図、第２Ａ図〜第２１図は
第１図で示した半導体装置の製造方法を示す断面図、第
３Ａ図〜第３１）図は電界効果トランジスタ及びバイポ
ーラトランジスタの製造方法を示す断面図、第４図は従
来の素子分離型複合素子構造の半導体装置を示す断面図
、第５Ａ図〜第５Ｆ図は第４図で示した半導体装置の製
造方法を示す新曲図である。 図において、１はｎ−ポリシリコン基体、２は絶縁膜、
３ａ、３ｂはｎ層層、４ａ、４ｂはｎ層、２１はロー基
板、２４はｎ−ポリシリコン層である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第２Ａ図 第１図 第２Ｂ図 第２Ｃ図 第２Ｄ図 １１１ＺＥ図 第２Ｆ図 １！３Ａ国 ノ 第３８！！ 第２Ｈ図 第２！ 図 第３Ｃ１ｍ 第３Ｄ！１ 第５Ａｉｉ 第５８ＷＡ 第５ＣＩＩ
構造の半導体装置を示す断面図、第２Ａ図〜第２１図は
第１図で示した半導体装置の製造方法を示す断面図、第
３Ａ図〜第３１）図は電界効果トランジスタ及びバイポ
ーラトランジスタの製造方法を示す断面図、第４図は従
来の素子分離型複合素子構造の半導体装置を示す断面図
、第５Ａ図〜第５Ｆ図は第４図で示した半導体装置の製
造方法を示す新曲図である。 図において、１はｎ−ポリシリコン基体、２は絶縁膜、
３ａ、３ｂはｎ層層、４ａ、４ｂはｎ層、２１はロー基
板、２４はｎ−ポリシリコン層である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第２Ａ図 第１図 第２Ｂ図 第２Ｃ図 第２Ｄ図 １１１ＺＥ図 第２Ｆ図 １！３Ａ国 ノ 第３８！！ 第２Ｈ図 第２！ 図 第３Ｃ１ｍ 第３Ｄ！１ 第５Ａｉｉ 第５８ＷＡ 第５ＣＩＩ
Claims (2)
- （１）半導体基板と、 前記半導体基板上に、周囲を誘電体層で囲まれて形成さ
れた、所定の厚みを有する第１、第２の半導体素子形成
領域と、 前記第１、第２の半導体素子形成領域にそれぞれ形成さ
れた第１、第２の半導体素子とを備え、前記第１、第２
の半導体素子形成領域の各々は、前記誘電体層上に形成
され、前記第１の半導体素子形成領域と前記第２の半導
体素子形成領域とで異なつた第１の厚みを有する第１の
半導体層と、前記第１の半導体層上に形成され、前記所
定の厚みから前記第１の厚みを差し引いた第２の厚みを
有する第２の半導体層と、 前記第２の半導体層上に形成され、前記第１、第２の半
導体層とともに前記半導体素子を形成する活性層とを備
える半導体装置。 - （２）第１および第２主面を有する半導体基板を準備す
る工程と、 前記半導体基板の第１主面上に複数の溝を形成する工程
とを備え、隣接する前記溝間の領域が半導体素子形成領
域として規定され、前記半導体素子形成領域は第１、第
２の半導体素子形成領域を含み、 前記溝を含む前記半導体基板の第１主面上に膜厚を前記
第１の半導体素子形成領域と前記第２の半導体素子形成
領域とで変えて、第１の半導体層を形成する工程と、 前記第１の半導体層上に誘電体層を形成する工程と、 前記誘電体層上に保持用半導体図を形成する工程と、 前記半導体基板をその第２主面より所定厚みだけ除去し
、前記誘電体層の一部を露出させて、前記半導体基板お
よび前記第１の半導体層を前記半導体素子形成領域ごと
に前記誘電体層で分離する工程とをさらに備え、前記半
導体素子形成領域内の前記分離された半導体基板が第２
の半導体層となり、該第２の半導体層は前記第１の半導
体素子形成領域と前記第２の半導体素子形成領域とで、
前記第１の半導体層の膜厚の違いに応じた異なった厚み
を有し、 前記第２の半導体層上に、前記第１、第２の半導体層と
ともに半導体素子を形成する活性層を形成する工程をさ
らに備える半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028885A JPH02208952A (ja) | 1989-02-08 | 1989-02-08 | 半導体装置及びその製造方法 |
| DE4003681A DE4003681C2 (de) | 1989-02-08 | 1990-02-07 | Verfahren zur Herstellung von inselförmigen Halbleiteranordnungen |
| US07/628,007 US5100814A (en) | 1989-02-08 | 1990-12-17 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028885A JPH02208952A (ja) | 1989-02-08 | 1989-02-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02208952A true JPH02208952A (ja) | 1990-08-20 |
Family
ID=12260853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028885A Pending JPH02208952A (ja) | 1989-02-08 | 1989-02-08 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5100814A (ja) |
| JP (1) | JPH02208952A (ja) |
| DE (1) | DE4003681C2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270569A (en) * | 1990-01-24 | 1993-12-14 | Harris Corporation | Method and device in which bottoming of a well in a dielectrically isolated island is assured |
| KR930006732B1 (ko) * | 1991-05-08 | 1993-07-23 | 재단법인 한국전자통신연구소 | 전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법 |
| JP2650519B2 (ja) * | 1991-07-25 | 1997-09-03 | 株式会社日立製作所 | 横型絶縁ゲートトランジスタ |
| US5374582A (en) * | 1994-04-28 | 1994-12-20 | Nec Corporation | Laminated substrate for semiconductor device and manufacturing method thereof |
| US5583072A (en) * | 1995-06-30 | 1996-12-10 | Siemens Components, Inc. | Method of manufacturing a monolithic linear optocoupler |
| US5903016A (en) * | 1995-06-30 | 1999-05-11 | Siemens Components, Inc. | Monolithic linear optocoupler |
| JP3246447B2 (ja) * | 1998-07-21 | 2002-01-15 | 日本電気株式会社 | 不揮発性半導体メモリ装置の製造方法 |
| TW512526B (en) * | 2000-09-07 | 2002-12-01 | Sanyo Electric Co | Semiconductor integrated circuit device and manufacturing method thereof |
| US6921946B2 (en) * | 2002-12-16 | 2005-07-26 | Koninklijke Philips Electronics N.V. | Test structure for electrical well-to-well overlay |
| JP5092174B2 (ja) * | 2007-04-12 | 2012-12-05 | 三菱電機株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188935A (ja) * | 1983-04-12 | 1984-10-26 | Nec Corp | 誘電体分離型半導体装置及びその製造方法 |
| JPS59218747A (ja) * | 1983-05-26 | 1984-12-10 | Nec Corp | 誘電体分離型半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081839A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-02-08 JP JP1028885A patent/JPH02208952A/ja active Pending
-
1990
- 1990-02-07 DE DE4003681A patent/DE4003681C2/de not_active Expired - Fee Related
- 1990-12-17 US US07/628,007 patent/US5100814A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188935A (ja) * | 1983-04-12 | 1984-10-26 | Nec Corp | 誘電体分離型半導体装置及びその製造方法 |
| JPS59218747A (ja) * | 1983-05-26 | 1984-12-10 | Nec Corp | 誘電体分離型半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4003681C2 (de) | 1994-06-30 |
| DE4003681A1 (de) | 1990-08-16 |
| US5100814A (en) | 1992-03-31 |
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