JP4127751B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、大電力の制御に用いられる半導体装置及びその製造方法に関し、特にプレーナ型絶縁ゲート電界効果トランジスタ及びその製造方法に関する。
【0002】
【従来の技術】
図25は、従来のプレーナ型絶縁ゲートの電界効果トランジスタ(MOSFET)の断面図である。N+シリコン基板1上には、N−型エピタキシャル層2が形成されており、MOSFETのドレイン領域を構成している。N−型エピタキシャル層2の表面には複数のP型ベース拡散領域3a、3bが選択的に拡散形成されており、P型ベース拡散領域3a、3bのそれぞれ表面にはN+型ソース拡散領域4a、4bが選択的に形成されている。一方のP型ベース拡散領域3a及びN+型ソース拡散領域4aから、N−型エピタキシャル層2の表面領域を介して他方のP型ベース拡散領域3b及びN+型ソース拡散領域4bに至る領域上には、ゲート酸化膜5を介して、ポリシリコンからなるゲート電極6が形成されている。また、P型ベース拡散領域3a、3bとN+型ソース拡散領域4a,4bとに接続するようその上には、ソース電極7が形成されている。さらに、N+型シリコン基板1は、N−型エピタキシャル層とは反対側の表面上にドレイン電極8が形成されている。
そして、ゲート電極6下に形成されているP型ベース拡散領域3aをチャネル領域とし、更にN+型ソース拡散領域4a及びN−型エピタキシャル層2とにより単位となるMOSFETのセルを構成している。そして、ゲート電極6にしきい値以上の正電圧が印加されると、チャネル領域の表面に反転層が生じてMOSFETがオン状態となり、オン電流は、ドレイン電極8よりN+シリコン基板1、N−型エピタキシャル層2、チャネル領域9内に形成された反転層、N+型ソース拡散領域4aを通ってソース電極7に流れる。
【0003】
このような構造のMOSFETにおいては、大電流を扱うものなので、オン抵抗はなるべく小さいことが望ましい。MOSFETのオン動作時にはドレイン電極8からソース電極7に向かって電流経路が形成されるが、そこで発生する抵抗成分は、大きく分けてN−型エピタキシャル拡散領域2におけるエピタキシャル部の抵抗(REpi)、ジャンクション部の抵抗(RJFET)、チャネル領域におけるチャネル抵抗(Rch)によって構成される。そして、オン抵抗を低下させるためには、エピタキシャル部の抵抗(REpi)を下げることが必要であるが、それは、N−型エピタキシャル層2の不純物濃度を増加させることで単純に実現することができる。しかしながら、N−型エピタキシャル層2の不純物濃度を増加させると、MOSFETのオフ状態でのP型ベース拡散領域3a、3bの直下に形成される電界強度の最大値が大きくなり、ソース・ドレイン間の逆方向耐圧の低下を招いてしまうという問題が生じる。このため、電界強度の最大値がN−型エピタキシャル層2の電界強度の最大値を越えないようにN−型エピタキシャル層2の不純物濃度を抑制する必要がある。このようなことから、図25に示すMOSFETでは、オン抵抗の低減と安定したソース・ドレイン間の逆方向耐圧の双方を得るのにも限界があった。
【0004】
特開平9−191109号公報には、オン抵抗を下げるためにN−型エピタキシャル層の不純物濃度を増加させ、それによるソース・ドレイン間の逆方向耐圧の低下を抑制するために、N−型エピタキシャル層中にP型埋め込み層を形成するという技術が開示されている。図26は、そのような高耐圧MOSFETの構造を示す断面図である。N+シリコン基板11上には、N−型エピタキシャル層12が形成され、N−型エピタキシャル層12の表面には選択的に複数のP型ベース拡散領域13a、13bが形成され、P型ベース拡散領域13a、13bのそれぞれ表面には選択的にN+型ソース拡散領域14a、14bが形成されている。そして、一方のP型ベース拡散領域13a及びN+型ソース拡散領域14aからN−型エピタキシャル層12の表面領域を介して他方のP型ベース拡散領域13b及びN+型ソース拡散領域14bに至る領域上には、ゲート酸化膜15を介してゲート電極16が形成されている。P型ベース拡散領域13a、13bとN+型ソース拡散領域14a、14bとに接続するようその上にはソース電極17が形成され、N+型シリコン基板11の表面にドレイン電極18が形成されている。更に、N−型エピタキシャル層12中には、複数のP型埋め込み層19a,19bが形成されている。P型埋め込み層19a、19bは、どこにも接続されておらず電気的に浮いた状態となっている。
【0005】
このような高耐圧MOSFETにおいては、オフ状態における逆方向の印加電圧が低い場合、図19のMOSFETと同様にP型ベース拡散領域13a、13bからドレイン電極18に向かって上側のN−型エピタキシャル層12中に空乏層が広がり、P型ベース拡散領域13a、13bとN−型エピタキシャル層12との間の界面近傍が電界強度の最大値になる。印加電圧が特定の値に到達すると、P型ベース拡散領域13a、13b、P型埋め込み層19a間の領域のN−型エピタキシャル層12が空乏化し、P型埋め込み層19aがパンチスルー状態となって電位が固定される。これにより、P型ベース拡散領域13a、13b側の電界の最大値の上昇が抑制される。印加電圧が更に上昇すると、空乏層はさらにN−型エピタキシャル層12中をドレイン電極18側に向って広がるが、その空乏層がP型埋め込み層19bに到達すると、P型埋め込み層19aのパンチスルー状態と同様に、P型埋め込み層19bもパンチスルー状態となり、電界の最大値の上昇が抑制される。
【0006】
【発明が解決しようとする課題】
しかしながら、図26に示す半導体装置においても次のような問題があった。N−型エピタキシャル層中に形成されたP型埋め込み層19a、19bは、電気的に浮遊した状態であるため、その電位がMOSFETのスイッチングの際に変動する。逆耐圧状態からターンオン状態になった直後には、P型埋め込み層19a、19b中の正孔は失われているために空乏化により高い電位となる。この電位が保持されている間は、N−型エピタキシャル層中に空乏層が伸び、そのN−型エピタキシャル層の抵抗が増大する。そして、P型埋め込み層19a、19bにおける電位の保持時間が長いため、高速なスイッチングができなかった。
また、P型埋め込み層19a、19bを形成するためには、導電型を決めるための不純物を切り替えながら、N−型エピタキシャル層12とP型埋め込み層19a、19bとを繰り返し成長させる必要があり、工程が複雑になるとともに、N−型エピタキシャル層12の不純物濃度が不均一になる可能性がある。そのため安定した逆方向耐圧を得ることができない。
本発明は上記問題点に鑑みてなされたもので、その目的は、MOSFETにおけるオン抵抗を低減させ、同時に、ソース・ドレイン間に逆方向のバイアスが印加された時の逆方向耐圧を向上をさせることの出来る半導体装置及びその製造方法を提供するものである。
【0007】
【課題を解決するための手段】
本発明の一態様の半導体装置は、第1導電型の半導体基板と、前記半導体基板上に並置された、前記半導体基板よりも不純物濃度が低い第1導電型の第1半導体層、及び中央に上端部から前記半導体基板に向かって延びる溝を有する第2導電型の第2半導体層と、前記溝に埋め込まれた、前記溝の内面を覆う熱酸化膜を含む充填層と、前記第2半導体層の上側部分を含むように形成された第2導電型の第1領域と、前記第1領域の表面内に形成された第1導電型の第2領域と、前記第2領域と前記第1半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜を介して配設されたゲート電極と、を具備する。
また、本発明の別態様の半導体装置は、第1導電型の半導体基板と、前記半導体基板上に並置された、前記半導体基板よりも不純物濃度が低い第1導電型の第1半導体層、中央に上端部から前記半導体基板に向かって延びる溝を有する第2導電型の第2半導体層、及び前記半導体基板よりも不純物濃度が低い第1導電型の第3半導体層と、前記溝に埋め込まれた、前記溝の内面を覆う熱酸化膜を含む充填層と、前記第2半導体層の上側部分を含むように形成された第2導電型の第1領域と、前記第1領域の表面内に形成された第1導電型の第2領域と、前記第2領域と前記第1及び第3半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜を介して配設されたゲート電極と、を具備する。
また、本発明の別態様の半導体装置は、第1導電型半導体の下側層と、その表面から深さ方向に延びて前記下側層またはその近傍に至る第1溝を有し、前記下側層上に形成され且つ前記下側層よりも不純物濃度の低い第1導電型半導体の第1中間層と、前記深さ方向と同方向に延びる第2溝を前記第1溝と対応する位置に残す、前記第1溝の側壁に沿って形成された第2導電型半導体の第2中間層と、前記第2溝内に埋め込まれた、前記第2溝の内面を覆う熱酸化膜を具備する充填層と、前記第2中間層の上側部分を含む領域に形成された第2導電型半導体の第1上側層と、前記第1上側層の表面内に形成された第1導電型半導体の第2上側層と、前記第2上側層と前記第1中間層の上側部分との間に位置する、前記第1上側層の表面部分であるチャネル領域上に、絶縁膜を介して配設されたゲート電極と、を具備する。
また、本発明の別態様の半導体装置は、第1導電型半導体の下側層と、その表面から深さ方向に延びて前記下側層またはその近傍に至る第1溝を有し、前記下側層上に形成され且つ前記下側層よりも不純物濃度の低い第1導電型半導体の第1中間層と、前記深さ方向と同方向に延びる第2溝を前記第1溝と対応する位置に残す、前記第1溝の側壁に沿って形成された第2導電型半導体の第2中間層と、前記深さ方向と同方向に延びる第3溝を前記2溝と対応する位置に残す、前記第2溝の側壁に沿って形成された第1導電型半導体の第3中間層と、前記第3溝内に埋め込まれた充填層と、前記第2中間層の上側部分を含む領域に形成された第2導電型半導体の第1上側層と、前記第1上側層の表面内に形成された第1導電型半導体の第2上側層と、前記第2上側層と前記第3中間層の上側部分との間に位置する、前記第1上側層の表面部分であるチャネル領域上に、絶縁膜を介して配設されたゲート電極と、を具備する。
【0008】
また、本発明の別態様の半導体装置の製造方法は、第1導電型の半導体基板上に、前記半導体基板よりも不純物濃度の低い第1導電型の第1半導体層を形成する工程と、エッチングにより、前記第1半導体層に前記第1半導体層の表面から深さ方向に延びて前記半導体基板またはその近傍に至る第1溝を形成する工程と、
前記第1溝内で前記第1半導体層上に結晶成長により、前記深さ方向と同方向に延びる第2溝を前記1溝と対応する位置に残す第2導電型の第2半導体層を形成する工程と、前記第2半導体層上に第2導電型半導体からなる充填層を形成して前記第2溝内に前記充填層を埋め込む工程と、前記充填層を形成後の構造の表面を平坦化する工程と、前記第2半導体層の上側部分を含む領域に第2導電型の不純物を拡散して第1領域を形成する工程と、前記第1領域の表面に第1導電型の不純物を拡散して第2領域を形成する工程と、前記第2領域と前記第1半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜及びゲート電極を形成する工程と、を具備する。
また、本発明の別態様の半導体装置の製造方法は、第1導電型の半導体基板上に、前記半導体基板よりも不純物濃度の低い第1導電型の第1半導体層を形成する工程と、エッチングにより、前記第1半導体層に前記第1半導体層の表面から深さ方向に延びて前記半導体基板またはその近傍に至る第1溝を形成する工程と、前記第1溝内で前記第1半導体層上に結晶成長により、前記深さ方向と同方向に延びる第2溝を前記1溝と対応する位置に残す第2導電型の第2半導体層を形成する工程と、前記第2半導体層上に前記第2溝の内面を覆う熱酸化膜を具備する充填層を形成して前記第2溝内に前記充填層を埋め込む工程と、前記充填層を形成後の構造の表面を平坦化する工程と、前記第2半導体層の上側部分を含む領域に第2導電型の不純物を拡散して第1領域を形成する工程と、前記第1領域の表面に第1導電型の不純物を拡散して第2領域を形成する工程と、前記第2領域と前記第1半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜及びゲート電極を形成する工程と、を具備する。
また、本発明の別態様の半導体装置の製造方法は、第1導電型の半導体基板上に、前記半導体基板よりも不純物濃度の低い第1導電型の第1半導体層を形成する工程と、エッチングにより、前記第1半導体層に前記第1半導体層の表面から深さ方向に延びて前記半導体基板またはその近傍に至る第1溝を形成する工程と、不純物イオンの注入により、前記第1溝内に露出する前記第1半導体層の表面内に前記深さ方向と同方向に延びる第2溝を前記1溝と対応する位置に残す第2導電型の第2半導体層を形成する工程と、前記第2溝内で前記第2半導体層上に結晶成長により前記深さ方向と同方向に延びる第3溝を前記2溝と対応する位置に残す第1導電型の第3半導体層を形成する工程と、前記第3半導体層上に充填層を形成して前記第3溝内に前記充填層を埋め込む工程と、前記充填層を形成後の構造の表面を平坦化する工程と、前記第2半導体層の上側部分を含む領域に第2導電型の不純物を拡散して第1領域を形成する工程と、前記第1領域の表面に第1導電型の不純物を拡散して第2領域を形成する工程と、前記第2領域と前記第3半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜及びゲート電極を形成する工程と、を具備する。
また、本発明の別態様の半導体装置の製造方法は、第1導電型の半導体基板上に、前記半導体基板よりも不純物濃度の低い第1導電型の第1半導体層を形成する工程と、エッチングにより、前記第1半導体層に前記第1半導体層の表面から深さ方向に延びて前記半導体基板またはその近傍に至る第1溝を形成する工程と、不純物イオンの注入により、前記第1溝内に露出する前記第1半導体層の表面内に前記深さ方向と同方向に延びる第2溝を前記1溝と対応する位置に残す第2導電型の第2半導体層を形成する工程と、前記第2半導体層上に充填層を形成して前記第2溝内に前記充填層を埋め込む工程と、前記充填層を形成後の構造の表面を平坦化する工程と、前記第2半導体層の上側部分を含む領域に第2導電型の不純物を拡散して第1領域を形成する工程と、前記第1領域の表面に第1導電型の不純物を拡散して第2領域を形成する工程と、前記第2領域と前記第1半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜及びゲート電極を形成する工程と、を具備する。
【0009】
【発明の実施の形態】
以下、図1乃至図8を参照し本発明の第一の実施の形態を説明する。
図1は本発明の第一の実施の形態に係わる、プレーナ型絶縁ゲートの電界効果トランジスタ(MOSFET)の断面図である。N+シリコン基板21上には、複数のN型エピタキシャル層22a、22b、22c及び複数のP型エピタキシャル層20a、20bが短冊状に繰り返し形成されている。
500〜600Vのソース・ドレイン間の逆方向耐圧を得る場合、各N型エピタキシャル層22a、22b及び各P型エピタキシャル層20a、20bは、その厚みを50〜60μmにし、導電型は異なるが共に1×1015cm−3程度の不純物濃度を持つよう形成される。
そして、このN+シリコン基板21及び複数のN型エピタキシャル層22a、22bはMOSFETのドレイン領域を構成する。P型エピタキシャル層20a、20bの表面にはP型ベース拡散領域23a、23bが選択的に拡散形成されており、P型ベース拡散領域23a、23bのそれぞれ表面にはN+型ソース拡散領域24a〜24dが選択的に形成されている。また、各Pベース拡散領域23a、23bは、それぞれP型エピタキシャル層20a、20bに達するような溝を有しており、その溝は、側壁に形成された熱酸化絶縁膜29及びポリシリコン層30によって埋め込まれている。
【0010】
そして、例えば一方のP型ベース拡散領域23a及びN+型ソース拡散領域24bからN型エピタキシャル層22bの表面領域を介して、他方のP型ベース拡散領域23b及びN+型ソース拡散領域24cに至る領域上には、ゲート酸化膜25を介して、ポリシリコンからなるゲート電極26が形成されており、同様にN+シリコン基板21上に形成された複数のN型エピタキシャル層上にも、ゲート酸化膜を介してゲート電極が形成されている。また、P型ベース拡散領域23a、23bとN+型ソース拡散領域24a〜24dとに接続するようその上には、ソース電極27が形成されている。さらに、N+型シリコン基板21は、N型エピタキシャル層22a、22b、22cとは反対側の表面上にドレイン電極28が形成されている。
MOSFETは、ゲート電極26下に位置するP型ベース拡散領域23a、23bの表面部分をチャネル領域とし、更にN+型ソース拡散領域24a〜24d及びN型エピタキシャル層22a〜22cとにより構成され、そしてゲート電極26にしきい値以上の正電圧が印加されると、そのチャネル領域の表面に反転層が生じてオン状態となる。オン電流は、ドレイン電極28よりN+シリコン基板21、N型エピタキシャル層22a〜22c、チャネル領域、N+型ソース拡散領域24a〜24dを通ってソース電極27に流れる。
【0011】
このような第一の実施の形態に示すプレーナ型絶縁ゲート電界効果トランジスタにおいては、N型エピタキシャル層22a、22b、22cの不純物濃度を高くすることができ、MOSFETのオン抵抗を大幅に低減することができる。図25に示す従来技術の構造では、例えば500〜600Vのソース・ドレイン間の逆方向耐圧得る為には、N型エピタキシャル層の不純物濃度を2×1014cm−3前後の低濃度(抵抗率24Ω・cm)である為、大きな抵抗となっていた。しかしながら、第一の実施の形態の構造では、電流経路としては従来技術と同じであるが、N型エピタキシャル層22a、22b、22cの不純物濃度を1×1015cm−3前後として抵抗率を従来の約1/4にすることができる為、オン抵抗を大幅に低減することができる。N型エピタキシャル層22a、22b、22cの不純物濃度を高くすることによる、ソース・ドレイン間の逆方向耐圧の低下という問題は、この第一の実施の形態においては、N型エピタキシャル層22a、22b、22cと同じ不純物濃度を有するP型エピタキシャル層20a、20bを有することにより解決されている。つまり、MOSFETのオフ状態で、ソース・ドレイン間に逆方向のバイアスが印加された時に、短冊状のN型及びP型のエピタキシャル層が繰り返し存在することで、両者を完全に空乏化させることができる。
【0012】
次に、この第一の実施の形態に示したプレーナ型絶縁ゲート電界効果トランジスタの製造工程を図2乃至図8を用いて説明する。まず、図2に示すように高い不純物濃度を有するN+型シリコン基板21上に、1×1015cm−3前後の不純物濃度を有すN型エピタキシャル層22を形成させる。その後、図3に示すようにN型エピタキシャル層22に対し、N+型シリコン基板21に達するようエッチングを行い選択的にトレンチを形成する。これによりN型エピタキシャル層22は、22a、22b、22cの各領域に分割される。次にこのトレンチ形成時に生じた歪み、結晶欠陥を除去する為に、熱酸化処理を行い、この熱酸化処理によって表面に形成された熱酸化膜は完全に除去する。
その後、図4に示すようにN+型シリコン基板21及びN型エピタキシャル層22a〜22c上に、P型エピタキシャル層20を形成する。P型エピタキシャル層20の不純物濃度は、N型エピタキシャル層22a〜22cと同様の1×1015cm−3である。そして、図5に示すように、トレンチ形成時に生じる結晶欠陥を更に低減させ、ソース・ドレイン間の漏れ電流を抑制する為に熱処理を行ない、熱酸化絶縁膜29を形成する。さらに図6に示すように、その上にポリシリコン層30形成してトレンチを完全に埋め戻す。この状態では、以後の工程においてMOSFETのゲート酸化膜25を形成しようとする基板表面部の歪みが十分除去されてない。そこで、図7に示すように基板表面上に形成された熱酸化絶縁膜29、ポリシリコン層30を除去するとともに、N型エピタキシャル層22a〜22c及びP型エピタキシャル層20の表面に対して、研磨またはエッチングを行って表面領域を除去すると共に、同時に所定の厚さに調整する。第一の実施形態のように、例えば500〜600Vのソース・ドレイン間の逆方向耐圧を得る場合、各N型エピタキシャル層22a、22b、22c及びP型エピタキシャル層20の厚みを50〜60μmに調整する。
【0013】
この後、図8に示すように、N型エピタキシャル層22a〜22c及びP型エピタキシャル層20a、20bの表面領域に、P型ベース拡散領域23a、23b及びN+型ソース拡散領域24a〜24dを選択的に形成する。そして、ゲート酸化膜25、ゲート電極26、層間膜31を形成し、続いてP型ベース拡散領域23a、23bとN+型ソース拡散領域24a〜24dとに接続するようソース電極27を形成する。さらに、N+型シリコン基板21の、N型エピタキシャル層22a、22b、22cとは反対側の表面上にドレイン電極28を形成する。
このような製造方法によれば、電流経路となる領域において、P型エピタキシャル層を形成することにより追加された製造工程によって生じる、結晶の歪みや濃度変化の影響を受けることがなくなり、それによるオン抵抗への悪影響を抑制することができる。また、基板の厚さ方向に均一であり、同じ不純物濃度を持つN型エピタキシャル層及びP型エピタキシャル層を容易に製造することができ、安定したソース・ドレイン間の逆方向耐圧を実現することができる。
次に、図9を参照し本発明の第二の実施の形態を説明する。図9は本発明の第二の実施の形態に係わるプレーナ型絶縁ゲートの電界効果トランジスタ(MOSFET)の断面図である。前述の第一の実施の形態と対応する構成要件に対しては、同一の参照番号を付し説明する。第一の実施の形態同様、N+シリコン基板21上には、複数のN型エピタキシャル層22a、22b、22c及び複数のP型エピタキシャル層20a、20bが短冊状に繰り返し形成され、これらの厚さは50〜60μmであり、ともに1×1015cm−3程度の不純物濃度を持つよう形成されている。そして、P型エピタキシャル層20a、20bの表面にはP型ベース拡散領域23a、23bが選択的に拡散形成されており、P型ベース拡散領域23a、23bのそれぞれ表面には、N+型ソース拡散領域24a〜24dが選択的に形成されている。
【0014】
各Pベース拡散領域23a、23b中には、それぞれP型エピタキシャル層20a、20bに達するような高濃度のP+型エピタキシャル層33a、33bを有している。
そして、例えば一方のP型ベース拡散領域23a及びN+型ソース拡散領域24bからN型エピタキシャル層22bの表面領域を介して、他方のP型ベース拡散領域23b及びN+型ソース拡散領域24cに至る領域上には、ゲート酸化膜25を介して、ポリシリコンからなるゲート電極26が形成されており、同様にN+シリコン基板21上に形成された複数のN型エピタキシャル層上にも、ゲート酸化膜を介してゲート電極が形成されている。また、P型ベース拡散領域23a、23bとN+型ソース拡散領域24a〜24dとに接続するようその上には、ソース電極27が形成され、N+型シリコン基板21の表面上にドレイン電極28が形成されている。
本実施の形態では、各Pベース拡散領域23a、23b、23c及びP型エピタキシャル層20a、20bの中心に形成されている層が、高濃度のP+型エピタキシャル層33a、33bである点で第一の実施の形態と相違している。しかしながら、本実施の形態においても、第一の実施の形態同様、N型エピタキシャル層22a、22b、22cの不純物濃度を高くすることができ、MOSFETのオン抵抗を大幅に低減することができるという効果を有している。また、N型エピタキシャル層22a、22b、22cの不純物濃度を高くすることによる、ソース・ドレイン間の逆方向耐圧の低下という問題も、第一の実施の形態同様に、N型エピタキシャル層22a、22b、22cと同じ不純物濃度有するP型エピタキシャル層20a、20bを有することにより解決される。さらに、第一の実施の形態においては、トレンチの埋め戻しに熱酸化絶縁膜及びポリシリコン層の形成を行っていたが、この工程が不要となり、P型エピタキシャル層を形成した後、連続したエピタキシャル成長によりトレンチの埋め戻しができるため製造工程を簡略化することができる。
【0015】
上述の第一及び第二の実施の形態では、図3に示すようにN型エピタキシャル層22に対して選択的に溝を形成する際、N型エピタキシャル層22の基板表面からN+シリコン基板21にまで達する深さで形成しているが、形成する溝をN+シリコン基板21まで到達させず、後に形成するP型エピタキシャル層20と同程度の幅になるようにN型エピタキシャル層22領域内で止めておいても良い。その場合も第一及び第二の実施の形態同様のオン抵抗の低減及びドレイン−ソース間の逆方向耐圧特性を得ることができる。
次に、図10乃至図18を参照し本発明の第三の実施の形態を説明する。図10は本発明の第三の実施の形態に係わるプレーナ型絶縁ゲートの電界効果トランジスタ(MOSFET)の断面図である。前述の第一、第二の実施の形態と対応する構成要件に対しては、同一の参照番号を付し説明する。N+シリコン基板21上には、複数の第一のN型エピタキシャル層34a、34b、34cが一定間隔を隔てて形成されおり、それぞれの第一のN型エピタキシャル層の間には、短冊状のP型領域/第二のN型エピタキシャル層/P型領域の構造が形成されている。例えば、第一のN型エピタキシャル層34a、34b間には、P型領域35a、第二のN型エピタキシャル層36a、P型領域35bが形成されている。
【0016】
500〜600Vのソース・ドレイン間の逆方向耐圧を得る場合、各第一のN型エピタキシャル層34a〜34c及び各P型領域35a〜35eは、その厚みを50〜60μmにし、共に1×1015cm−3程度の不純物濃度を持つよう形成される。
そして、このN+シリコン基板21上及び複数の第一のN型エピタキシャル層34a〜34cはMOSFETのドレイン領域を構成する。第二のN型エピタキシャル層36a〜36c及びP型領域35a〜35eの表面にはP型ベース拡散領域23a、23b、23cが選択的に拡散形成されており、P型ベース拡散領域23a、23b、23cのそれぞれ表面にはN+型ソース拡散領域24a〜24eが選択的に形成されている。また、各第一のN型エピタキシャル層34a〜34cは溝を有しており、その溝は、側壁に形成された熱酸化絶縁膜37及びポリシリコン層38によって埋め込まれている。
そして、例えば一方のP型ベース拡散領域23a及びN+型ソース拡散領域24bから第一のN型エピタキシャル層34bの表面領域を介して、他方のP型ベース拡散領域23b及びN+型ソース拡散領域24cに至る領域上には、ゲート酸化膜25を介して、ポリシリコンからなるゲート電極26が形成されており、同様に他の複数の第一のN型エピタキシャル層上にも、ゲート酸化膜を介してゲート電極が形成されている。そして、ゲート電極26は層間膜31により覆われている。また、P型ベース拡散領域23a、23b、23cとN+型ソース拡散領域24a〜24eとに接続するようその上には、ソース電極27が形成されている。さらに、N+型シリコン基板21は、第一のN型エピタキシャル層34a〜34cとは反対側の表面上にドレイン電極28が形成されている。
【0017】
MOSFETは、ゲート電極26下に形成されているP型ベース拡散領域23a〜23cの表面をチャネル領域とし、更にN+型ソース拡散領域24a〜24e及びN型エピタキシャル層34a〜34cとにより構成され、そしてゲート電極26にしきい値以上の正電圧が印加されると、そのチャネル領域の表面に反転層が生じてオン状態となる。オン電流は、ドレイン電極28よりN+シリコン基板21、第一のN型エピタキシャル層34a〜34c、チャネル領域、N+型ソース拡散領域24a〜24eを通ってソース電極27に流れる。
このように前述の第一、第二の実施の形態同様に本実施の形態におけるに示すプレーナ型絶縁ゲート電界効果トランジスタにおいても、第一のN型エピタキシャル層34a〜34cの不純物濃度を高くすることができ、MOSFETのオン抵抗を大幅に低減することができる。第一のN型エピタキシャル層34a〜34cの不純物濃度を高くすることによる、ソース・ドレイン間の逆方向耐圧の低下という問題は、この第三の実施の形態においては、第一のN型エピタキシャル層34a〜34cと同じ不純物濃度有するP領域35a〜35eを有することにより解決されている。つまり、MOSFETのオフ状態で、ソース・ドレイン間に逆方向のバイアスが印加された時に、短冊状の第一、第二のN型エピタキシャル層及びP型領域が繰り返し存在することで、P型及びN型の領域の双方にバランスを保ちながら空乏層を伸ばすことができる。
【0018】
次に、この第三の実施の形態に示したプレーナ型絶縁ゲート電界効果トランジスタの製造工程を図11乃至図18を用いて説明する。まず、図11に示すように高い不純物濃度を有するN+型シリコン基板21に、1×1015cm−3前後の不純物濃度を有する第二のN型エピタキシャル層36を形成させる。その後、図12に示すように第二のN型エピタキシャル層36に対し、N+型シリコン基板21に達するようエッチングを行い選択的にトレンチを形成する。これにより第二のN型エピタキシャル層36は、36a、36b、36cの各領域に分割される。次にこのトレンチ形成時に生じた歪み、結晶欠陥を除去する為に、熱酸化処理を行い、この熱酸化処理によって表面に形成された熱酸化膜は完全に除去する。
その後、図13に示すように歪みが除去された第二のN型エピタキシャル層の側面に沿ってボロン等のP型不純物イオンの注入を行なって、第二のN型エピタキシャル層と同様の1×1015cm−3前後の不純物濃度を有するP型領域35b〜35eを形成する。さらに図14に示すように、N+型シリコン基板21及び第二のN型エピタキシャル層36a〜36c上に、第一のN型エピタキシャル層34a〜34cを形成する。第一のN型エピタキシャル層34a〜34cの不純物濃度は、第二のN型エピタキシャル層及びP型領域35b〜35eと同様の1×1015cm−3である。
【0019】
このエピタキシャル成長時には、トレンチの側壁部(P型領域35a〜35e)と底部(N+型シリコン基板21)とでは、結晶方位の違いからトレンチは完全に埋め込むことができず、このままでは基板の強度を十分に保つことができない。そのために、図15に示すように、熱処理により、熱酸化絶縁膜37を形成し、さらに図16に示すように、その上にポリシリコン層38形成してトレンチを完全に埋め戻す。この状態では、以後の工程においてMOSFETのゲート酸化膜25を形成しようとする基板表面部の歪みが十分除去されてない。そこで、図17に示すように基板表面上に形成された熱酸化絶縁膜37、ポリシリコン層38を除去するとともに、第一のN型エピタキシャル層34b〜34c、第二のエピタキシャル層36a〜36c及びP型領域35b〜35eに対して、研磨またはエッチングを行って表面領域を除去すると共に、同時に所定の厚さに調整する。第三の実施形態のように、例えば500〜600Vのソース・ドレイン間の逆方向耐圧を得る場合、これらの厚みを50〜60μmに調整する。
この後、図18に示すように、第二のN型エピタキシャル層36a〜36c及びP型領域35b〜35eの表面領域に、P型ベース拡散領域23a、23b、23c及びN+型ソース拡散領域24b〜24eを選択的に形成する。そして、ゲート酸化膜25、ゲート電極26、層間膜31を形成し、続いてP型ベース拡散領域23a、23b、23cとN+型ソース拡散領域24b〜24dとに接続するようソース電極27を形成する。さらに、N+型シリコン基板21の表面上にドレイン電極28を形成する。
【0020】
このような製造方法によれば、基板の厚さ方向に均一であり、同じ不純物濃度を持つ第一及び第二のN型エピタキシャル層及びP型領域を容易に製造することができ、安定したソース・ドレイン逆方向耐圧を実現することができる。上述の第三の実施の形態では、図12に示すようにN型エピタキシャル層36に対して選択的に溝を形成する際、N型エピタキシャル層36の基板表面からN+ シリコン基板21にまで達する深さで形成しているが、形成する溝をN+ シリコン基板21まで到達させず、後に形成するN型エピタキシャル層34と同程度の幅になるようにN型エピタキシャル層36領域内で止めておいても良い。その場合も第三の実施の形態同様のオン抵抗の低減及びドレイン−ソース間の逆方向耐圧特性を得ることができる。次に、図19乃至図24を参照し本発明の第四の実施の形態を説明する。図24は本発明の第四の実施の形態に係わるプレーナ型絶縁ゲートの電界効果トランジスタ(MOSFET)の完成された断面図である。前述の第一、第二の実施の形態と対応する構成要件に対しては、同一の参照番号を付し説明する。N+ シリコン基板21上には、複数のN型エピタキシャル層40a、40b、40c及び複数のP型領域41a〜41dが短冊状に形成されている。
【0021】
500〜600Vのソース・ドレイン間の逆方向耐圧を得る場合、各N型エピタキシャル層40a〜40c及び各P型領域41a〜41dは、その厚みを50〜60μmにし、共に1×1015cm−3程度の不純物濃度を持つよう形成される。
そして、このN+シリコン基板21及び複数のN型エピタキシャル層40a〜40cはMOSFETのドレイン領域を構成する。P型領域41a〜41dの表面にはP型ベース拡散領域43a〜43dが選択的に拡散形成されており、P型ベース拡散領域43a〜43dのそれぞれ表面にはN+型ソース拡散領域44a〜44dが選択的に形成されている。また、Pベース拡散領域43aと43bとの間、43cと43dとの間には、それぞれN+シリコン基板21に達する溝を有しており、その溝は、側壁に形成された酸化膜42によって埋め込まれている。
そして、例えば一方のP型ベース拡散領域43b及びN+型ソース拡散領域44bからN型エピタキシャル層40bの表面領域を介して、他方のP型ベース拡散領域43c及びN+型ソース拡散領域44cに至る領域上には、ゲート酸化膜を介して、ポリシリコンからなるゲート電極26が形成されており、同様にN+シリコン基板21上に形成された複数のN型エピタキシャル層上にも、ゲート酸化膜を介してゲート電極が形成されている。また、P型ベース拡散領域43a〜43dとN+型ソース拡散領域44a〜44dとに接続するようその上には、ソース電極27が形成されている。さらに、N+型シリコン基板21の反対側の表面上にドレイン電極28が形成されている。
【0022】
次に、この第四の実施の形態に示したプレーナ型絶縁ゲート電界効果トランジスタの製造工程を図19乃至図24を用いて説明する。まず、図19に示すように高い不純物濃度を有するN+型シリコン基板21に、1×1015cm−3前後の不純物濃度を有するN型エピタキシャル層40を形成する。その後、図20に示すようにN型エピタキシャル層40に対し、N+型シリコン基板21に達するようエッチングを行い選択的にトレンチを形成する。これによりN型エピタキシャル層40は、40a、40b、40cの各領域に分割される。次にこのトレンチ形成時に生じた歪み、結晶欠陥を除去する為に、熱酸化処理を行い、この熱酸化処理によって表面に形成された熱酸化膜は完全に除去する。
その後、図21に示すように歪みが除去されたN型エピタキシャル層の側面に沿いボロン等のP型不純物イオンの注入を行なって、N型エピタキシャル層と同様の1×1015cm−3前後の不純物濃度を有するP型領域41a〜41dを形成する。さらに図22に示すように、その上に酸化膜42を形成してトレンチを完全に埋め戻す。そして、図23に示すように基板表面上に形成された酸化膜42を除去するとともに、N型エピタキシャル層40a〜40c及びP型領域41a〜41dに対して、研磨またはエッチングを行って表面領域を除去すると共に、同時に所定の厚さに調整する。例えば500〜600Vのソース・ドレイン間の逆方向耐圧を得る場合、これらの厚みを50〜60μmに調整する。
【0023】
この後、図23に示すように、P型領域41a〜41dの表面領域に、P型ベース拡散領域43a〜43d及びN+型ソース拡散領域44a〜44dを選択的に形成する。そして、ゲート酸化膜、ゲート電極、層間膜を形成し、続いてP型ベース拡散領域43a〜43dとN+型ソース拡散領域44a〜44dとに接続するようソース電極27を形成する。さらに、N+型シリコン基板21の表面上にドレイン電極28を形成する。
このような製造方法によれば、基板の厚さ方向に均一であり、同じ不純物濃度を持つ第一及び第二のN型エピタキシャル層及びP型領域を容易に製造することができ、安定したソース・ドレイン逆方向耐圧を実現することができる。
【0024】
【発明の効果】
以上説明したように、本発明によれば、MOSFETのドレインを構成する半導体層の不純物濃度を従来構造に比べて高くでき、それによりオン抵抗を低減することができる。また、ソース・ドレイン間に逆方向のバイアスが印加された時には、第一導電型の半導体層(ドレイン領域)及び隣接する第二導電型の半導体層を完全に空乏化させることができ、耐圧が向上する。さらに、基板の厚さ方向に均一であり、同じ不純物濃度を持つ第一導電型の半導体層(ドレイン領域)及び隣接する第二導電型の半導体層を容易に製造することができ、安定したソース・ドレイン逆方向耐圧を実現することができる。
【図面の簡単な説明】
【図1】本発明の第一の実施の形態に係わる半導体装置の断面図である。
【図2】本発明の第一の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図3】本発明の第一の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図4】本発明の第一の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図5】本発明の第一の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図6】本発明の第一の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図7】本発明の第一の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図8】本発明の第一の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図9】本発明の第二の実施の形態に係わる半導体装置を示す断面図である。
【図10】本発明の第三の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図11】本発明の第三の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図12】本発明の第三の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図13】本発明の第三の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図14】本発明の第三の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図15】本発明の第三の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図16】本発明の第三の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図17】本発明の第三の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図18】本発明の第三の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図19】本発明の第四の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図20】本発明の第四の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図21】本発明の第四の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図22】本発明の第四の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図23】本発明の第四の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図24】本発明の第四の実施の形態に係わる半導体装置の製造工程を示す断面図である。
【図25】従来の半導体装置を示す断面図である。
【図26】従来の半導体装置を示す断面図である。
【符号の説明】
20a、20b P型エピタキシャル層
21 N+型シリコン基板
22a、22b、22c N型エピタキシャル層
23a、23b P型ベース拡散領域
24a、24b、24c、24d N+型ソース拡散領域
25 ゲート酸化膜
26 ゲート電極
27 ソース電極
28 ドレイン電極
29 熱酸化膜
30 ポリシリコン層
Claims (15)
- 第1導電型の半導体基板と、
前記半導体基板上に並置された、前記半導体基板よりも不純物濃度が低い第1導電型の第1半導体層、及び中央に上端部から前記半導体基板に向かって延びる溝を有する第2導電型の第2半導体層と、
前記溝に埋め込まれた、前記溝の内面を覆う熱酸化膜を含む充填層と、
前記第2半導体層の上側部分を含むように形成された第2導電型の第1領域と、
前記第1領域の表面内に形成された第1導電型の第2領域と、
前記第2領域と前記第1半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜を介して配設されたゲート電極と、
を具備する半導体装置。 - 第1導電型の半導体基板と、
前記半導体基板上に並置された、前記半導体基板よりも不純物濃度が低い第1導電型の第1半導体層、中央に上端部から前記半導体基板に向かって延びる溝を有する第2導電型の第2半導体層、及び前記半導体基板よりも不純物濃度が低い第1導電型の第3半導体層と、
前記溝に埋め込まれた、前記溝の内面を覆う熱酸化膜を含む充填層と、
前記第2半導体層の上側部分を含むように形成された第2導電型の第1領域と、
前記第1領域の表面内に形成された第1導電型の第2領域と、
前記第2領域と前記第1及び第3半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜を介して配設されたゲート電極と、
を具備する半導体装置。 - 第1導電型半導体の下側層と、
その表面から深さ方向に延びて前記下側層またはその近傍に至る第1溝を有し、前記下側層上に形成され且つ前記下側層よりも不純物濃度の低い第1導電型半導体の第1中間層と、
前記深さ方向と同方向に延びる第2溝を前記第1溝と対応する位置に残す、前記第1溝の側壁に沿って形成された第2導電型半導体の第2中間層と、
前記第2溝内に埋め込まれた、前記第2溝の内面を覆う熱酸化膜を具備する充填層と、
前記第2中間層の上側部分を含む領域に形成された第2導電型半導体の第1上側層と、
前記第1上側層の表面内に形成された第1導電型半導体の第2上側層と、
前記第2上側層と前記第1中間層の上側部分との間に位置する、前記第1上側層の表面部分であるチャネル領域上に、絶縁膜を介して配設されたゲート電極と、
を具備する半導体装置。 - 前記第1溝は前記下側層に到達することを特徴とする請求項3に記載の半導体装置。
- 前記第2上側層に電気的に接続された第1主電極と、前記下側層に電気的に接続された第2主電極と、を更に具備し、前記半導体装置は電界効果トランジスタとして機能することを特徴とする請求項3または4に記載の半導体装置。
- 前記第1中間層の前記第1溝、前記第2中間層、前記充填層、前記第1上側層、前記第2上側層、及び前記ゲート電極を組み合わせた構造が、前記下側層上に繰り返し配設されることを特徴とする請求項3乃至5のいずれか1項に記載の半導体装置。
- 第1導電型半導体の下側層と、
その表面から深さ方向に延びて前記下側層またはその近傍に至る第1溝を有し、前記下側層上に形成され且つ前記下側層よりも不純物濃度の低い第1導電型半導体の第1中間層と、
前記深さ方向と同方向に延びる第2溝を前記第1溝と対応する位置に残す、前記第1溝の側壁に沿って形成された第2導電型半導体の第2中間層と、
前記深さ方向と同方向に延びる第3溝を前記2溝と対応する位置に残す、前記第2溝の側壁に沿って形成された第1導電型半導体の第3中間層と、
前記第3溝内に埋め込まれた充填層と、
前記第2中間層の上側部分を含む領域に形成された第2導電型半導体の第1上側層と、
前記第1上側層の表面内に形成された第1導電型半導体の第2上側層と、
前記第2上側層と前記第3中間層の上側部分との間に位置する、前記第1上側層の表面部分であるチャネル領域上に、絶縁膜を介して配設されたゲート電極と、
を具備する半導体装置。 - 前記第1溝は前記下側層に到達することを特徴とする請求項7に記載の半導体装置。
- 前記充填層は前記第3溝の内面を覆う熱酸化膜を具備することを特徴とする請求項7または8に記載の半導体装置。
- 前記第2上側層に電気的に接続された第1主電極と、前記下側層に電気的に接続された第2主電極と、を更に具備し、前記装置は電界効果トランジスタとして機能することを特徴とする請求項7乃至9のいずれか1項に記載の半導体装置。
- 前記第1中間層の前記第1溝、前記第2中間層、前記第3中間層、前記充填層、前記第1上側層、前記第2上側層、及び前記ゲート電極を組み合わせた構造が、前記下側層上に繰り返し配設されることを特徴とする請求項7乃至10のいずれか1項に記載の半導体装置。
- 第1導電型の半導体基板上に、前記半導体基板よりも不純物濃度の低い第1導電型の第1半導体層を形成する工程と、
エッチングにより、前記第1半導体層に前記第1半導体層の表面から深さ方向に延びて前記半導体基板またはその近傍に至る第1溝を形成する工程と、
前記第1溝内で前記第1半導体層上に結晶成長により、前記深さ方向と同方向に延びる第2溝を前記1溝と対応する位置に残す第2導電型の第2半導体層を形成する工程と、
前記第2半導体層上に第2導電型半導体からなる充填層を形成して前記第2溝内に前記充填層を埋め込む工程と、
前記充填層を形成後の構造の表面を平坦化する工程と、
前記第2半導体層の上側部分を含む領域に第2導電型の不純物を拡散して第1領域を形成する工程と、
前記第1領域の表面に第1導電型の不純物を拡散して第2領域を形成する工程と、
前記第2領域と前記第1半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜及びゲート電極を形成する工程と、
を具備する半導体装置の製造方法。 - 第1導電型の半導体基板上に、前記半導体基板よりも不純物濃度の低い第1導電型の第1半導体層を形成する工程と、
エッチングにより、前記第1半導体層に前記第1半導体層の表面から深さ方向に延びて前記半導体基板またはその近傍に至る第1溝を形成する工程と、
前記第1溝内で前記第1半導体層上に結晶成長により、前記深さ方向と同方向に延びる第2溝を前記1溝と対応する位置に残す第2導電型の第2半導体層を形成する工程と、
前記第2半導体層上に前記第2溝の内面を覆う熱酸化膜を具備する充填層を形成して前記 第2溝内に前記充填層を埋め込む工程と、
前記充填層を形成後の構造の表面を平坦化する工程と、
前記第2半導体層の上側部分を含む領域に第2導電型の不純物を拡散して第1領域を形成する工程と、
前記第1領域の表面に第1導電型の不純物を拡散して第2領域を形成する工程と、
前記第2領域と前記第1半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜及びゲート電極を形成する工程と、
を具備する半導体装置の製造方法。 - 第1導電型の半導体基板上に、前記半導体基板よりも不純物濃度の低い第1導電型の第1半導体層を形成する工程と、
エッチングにより、前記第1半導体層に前記第1半導体層の表面から深さ方向に延びて前記半導体基板またはその近傍に至る第1溝を形成する工程と、
不純物イオンの注入により、前記第1溝内に露出する前記第1半導体層の表面内に前記深さ方向と同方向に延びる第2溝を前記1溝と対応する位置に残す第2導電型の第2半導体層を形成する工程と、
前記第2溝内で前記第2半導体層上に結晶成長により前記深さ方向と同方向に延びる第3溝を前記2溝と対応する位置に残す第1導電型の第3半導体層を形成する工程と、
前記第3半導体層上に充填層を形成して前記第3溝内に前記充填層を埋め込む工程と、
前記充填層を形成後の構造の表面を平坦化する工程と、
前記第2半導体層の上側部分を含む領域に第2導電型の不純物を拡散して第1領域を形成する工程と、
前記第1領域の表面に第1導電型の不純物を拡散して第2領域を形成する工程と、
前記第2領域と前記第3半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜及びゲート電極を形成する工程と、
を具備する半導体装置の製造方法。 - 第1導電型の半導体基板上に、前記半導体基板よりも不純物濃度の低い第1導電型の第1半導体層を形成する工程と、
エッチングにより、前記第1半導体層に前記第1半導体層の表面から深さ方向に延びて前記半導体基板またはその近傍に至る第1溝を形成する工程と、
不純物イオンの注入により、前記第1溝内に露出する前記第1半導体層の表面内に前記深さ方向と同方向に延びる第2溝を前記1溝と対応する位置に残す第2導電型の第2半導体層を形成する工程と、
前記第2半導体層上に充填層を形成して前記第2溝内に前記充填層を埋め込む工程と、
前記充填層を形成後の構造の表面を平坦化する工程と、
前記第2半導体層の上側部分を含む領域に第2導電型の不純物を拡散して第1領域を形成する工程と、
前記第1領域の表面に第1導電型の不純物を拡散して第2領域を形成する工程と、
前記第2領域と前記第1半導体層の上側部分との間に位置する、前記第1領域の表面部分であるチャネル領域上に、絶縁膜及びゲート電極を形成する工程と、
を具備する半導体装置の製造方法。
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Publication Number | Publication Date |
---|---|
JP2002016250A JP2002016250A (ja) | 2002-01-18 |
JP4127751B2 true JP4127751B2 (ja) | 2008-07-30 |
Family
ID=18694227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000195576A Expired - Fee Related JP4127751B2 (ja) | 2000-06-29 | 2000-06-29 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4127751B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
JP3993458B2 (ja) | 2002-04-17 | 2007-10-17 | 株式会社東芝 | 半導体装置 |
JP4524539B2 (ja) * | 2002-08-13 | 2010-08-18 | 富士電機システムズ株式会社 | 半導体素子 |
JP4867131B2 (ja) * | 2004-01-15 | 2012-02-01 | 富士電機株式会社 | 半導体装置およびその製造方法 |
JP5011881B2 (ja) | 2006-08-11 | 2012-08-29 | 株式会社デンソー | 半導体装置の製造方法 |
JP5136674B2 (ja) | 2010-07-12 | 2013-02-06 | 株式会社デンソー | 半導体装置およびその製造方法 |
KR102017836B1 (ko) * | 2011-04-27 | 2019-09-04 | 페어차일드 세미컨덕터 코포레이션 | 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들 |
JP5614399B2 (ja) * | 2011-11-24 | 2014-10-29 | 日産自動車株式会社 | 電界効果トランジスタ及びその製造方法 |
-
2000
- 2000-06-29 JP JP2000195576A patent/JP4127751B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002016250A (ja) | 2002-01-18 |
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JP2006140250A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040212 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050131 |
|
RD02 | Notification of acceptance of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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