JP3387563B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
に関し、特に、基板の主面に低濃度に不純物をドープさ
れたエピタキシャル層を備え、その基板内の溝にトラン
ジスタのゲートが配置された電力用電界効果トランジス
タに関する。
に関し、特に、基板の主面に低濃度に不純物をドープさ
れたエピタキシャル層を備え、その基板内の溝にトラン
ジスタのゲートが配置された電力用電界効果トランジス
タに関する。
【０００２】
【従来の技術】ＤＭＯＳトランジスタ（二重拡散型ＭＯ
Ｓトランジスタ）は、電界効果トランジスタの一種とし
て公知である。図１に示す典型的なＤＭＯＳトランジス
タは、Ｎ＋にドープされた基板１０、基板１０の上に形
成されたＮ−にドープされたエピタキシャル層１４、Ｐ
にドープされたボディ領域１６、及びＮ＋にドープされ
たソース領域を有する。ゲート電極２２は、Ｖ字型、Ｕ
字型、または図１に示すような截頭のＶ字型の溝２４に
形成された導電性の多結晶シリコンからなる。ソース電
極２６はボディ領域１６とソース領域２０とを接続し、
ドレイン電極３０は基板１０の裏側に形成されている。
Ｘで表されたチャネル長は、ゲート電極２２に隣接する
Ｐボディ領域１６の長さである。図１の構造は単なる例
示であって、よく知られた他の形のデバイスでは、溝２
４は完全にゲート電極２２によって満たされていて、従
って平らな表面が形成されていてもよい。
Ｓトランジスタ）は、電界効果トランジスタの一種とし
て公知である。図１に示す典型的なＤＭＯＳトランジス
タは、Ｎ＋にドープされた基板１０、基板１０の上に形
成されたＮ−にドープされたエピタキシャル層１４、Ｐ
にドープされたボディ領域１６、及びＮ＋にドープされ
たソース領域を有する。ゲート電極２２は、Ｖ字型、Ｕ
字型、または図１に示すような截頭のＶ字型の溝２４に
形成された導電性の多結晶シリコンからなる。ソース電
極２６はボディ領域１６とソース領域２０とを接続し、
ドレイン電極３０は基板１０の裏側に形成されている。
Ｘで表されたチャネル長は、ゲート電極２２に隣接する
Ｐボディ領域１６の長さである。図１の構造は単なる例
示であって、よく知られた他の形のデバイスでは、溝２
４は完全にゲート電極２２によって満たされていて、従
って平らな表面が形成されていてもよい。
【０００３】そのような装置の性能に関しては、チャネ
ルを狭くすることが重要である。そのような装置のチャ
ネル領域は、Ｐボディ拡散領域であるので、低いチャネ
ル抵抗を得るためには、この領域が短くなければならな
い。また、溝がＰボディ領域の深さよりもわずかに深く
延在することも重要である。
ルを狭くすることが重要である。そのような装置のチャ
ネル領域は、Ｐボディ拡散領域であるので、低いチャネ
ル抵抗を得るためには、この領域が短くなければならな
い。また、溝がＰボディ領域の深さよりもわずかに深く
延在することも重要である。
【０００４】非常に強い電界が溝の底部に形成されるこ
とによって、ブレイクダウン電圧が低下するということ
が知られている。即ちこの装置が高い電圧で動作してい
るとき、エッチングされた溝の内側の鋭い隅に局部的な
電界が発生することによって、高電圧での信頼性が失わ
れる。
とによって、ブレイクダウン電圧が低下するということ
が知られている。即ちこの装置が高い電圧で動作してい
るとき、エッチングされた溝の内側の鋭い隅に局部的な
電界が発生することによって、高電圧での信頼性が失わ
れる。
【０００５】即ち、そのような装置では、強い電界が、
溝（グローブとも呼ばれる）の底部の隅に発生すると、
装置が容易にブレイクダウンすることになる。このブレ
イクダウンによって、ゲート酸化膜が損傷を受け、装置
そのものにも修復不可能な損傷を与えることがある。こ
の点を改善し、ソースドレイン間のオン抵抗（ＲＤＳＯ
Ｎ）を増加させずに、ブレイクダウン電圧を高めること
が望まれる。
溝（グローブとも呼ばれる）の底部の隅に発生すると、
装置が容易にブレイクダウンすることになる。このブレ
イクダウンによって、ゲート酸化膜が損傷を受け、装置
そのものにも修復不可能な損傷を与えることがある。こ
の点を改善し、ソースドレイン間のオン抵抗（ＲＤＳＯ
Ｎ）を増加させずに、ブレイクダウン電圧を高めること
が望まれる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、電力
用ＭＯＳトランジスタに於いて、ソースドレイン間のオ
ン抵抗を増加させずに、ブレイクダウン電圧を高めるこ
とである。
用ＭＯＳトランジスタに於いて、ソースドレイン間のオ
ン抵抗を増加させずに、ブレイクダウン電圧を高めるこ
とである。
【０００７】
【課題を解決するための手段】上述の目的は、電界効果
トランジスタであって、その主面から延在する溝を画定
する第１導電型の基板と、前記溝内に形成された導電性
のゲート電極と、前記溝の側壁に隣接し、かつ前記主面
に延在する、前記基板内に形成された前記第１導電型の
ソース領域と、前記溝の下方部分を除く前記側壁に隣接
して前記基板内に形成された第２導電型のボディ領域と
を有し、前記基板が、前記基板の下側層の不純物濃度よ
りも低い不純物濃度であって、かつ前記主面から前記溝
の深さよりも深く延在する前記第１導電型の第１層と、
前記第１層の不純物濃度よりも高く、かつ前記基板の前
記下側層の不純物濃度よりも低い不純物濃度であると共
に、前記溝の底部よりも深い前記基板の部分に延在する
前記第１導電型の第２層とを有し、前記下側層が、前記
トランジスタのドレイン領域であることを特徴とする電
界効果トランジスタ、及び電界効果トランジスタの製造
方法であって、主面を有する第１導電型の基板を提供す
る過程と、前記主面の上に、前記基板よりも低い不純物
濃度を有する第１エピタキシャル層を成長させる過程
と、前記第１エピタキシャル層の上に、前記第１エピタ
キシャル層よりも低い不純物濃度の第２エピタキシャル
層を成長させる過程と、前記第２エピタキシャル層内
に、前記第２エピタキシャル層の主面まで延在し、かつ
前記第１エピタキシャル層内の少なくとも一部に延出す
る第２導電型のボディ領域を形成する過程と、前記ボデ
ィ領域内に前記ボディ領域の主面まで延在する前記第２
導電型のソース領域を形成する過程と、前記第２エピタ
キシャル層の前記主面から、前記ソース領域及び前記ボ
ディ領域を通って延在し、かつ前記第１エピタキシャル
層内には延出しない溝を形成する過程と、前記溝の少な
くとも一部を導電性のゲート電極材料で満たす過程とを
有することを特徴とする電界効果トランジスタの製造方
法とを提供することによって達成される。
トランジスタであって、その主面から延在する溝を画定
する第１導電型の基板と、前記溝内に形成された導電性
のゲート電極と、前記溝の側壁に隣接し、かつ前記主面
に延在する、前記基板内に形成された前記第１導電型の
ソース領域と、前記溝の下方部分を除く前記側壁に隣接
して前記基板内に形成された第２導電型のボディ領域と
を有し、前記基板が、前記基板の下側層の不純物濃度よ
りも低い不純物濃度であって、かつ前記主面から前記溝
の深さよりも深く延在する前記第１導電型の第１層と、
前記第１層の不純物濃度よりも高く、かつ前記基板の前
記下側層の不純物濃度よりも低い不純物濃度であると共
に、前記溝の底部よりも深い前記基板の部分に延在する
前記第１導電型の第２層とを有し、前記下側層が、前記
トランジスタのドレイン領域であることを特徴とする電
界効果トランジスタ、及び電界効果トランジスタの製造
方法であって、主面を有する第１導電型の基板を提供す
る過程と、前記主面の上に、前記基板よりも低い不純物
濃度を有する第１エピタキシャル層を成長させる過程
と、前記第１エピタキシャル層の上に、前記第１エピタ
キシャル層よりも低い不純物濃度の第２エピタキシャル
層を成長させる過程と、前記第２エピタキシャル層内
に、前記第２エピタキシャル層の主面まで延在し、かつ
前記第１エピタキシャル層内の少なくとも一部に延出す
る第２導電型のボディ領域を形成する過程と、前記ボデ
ィ領域内に前記ボディ領域の主面まで延在する前記第２
導電型のソース領域を形成する過程と、前記第２エピタ
キシャル層の前記主面から、前記ソース領域及び前記ボ
ディ領域を通って延在し、かつ前記第１エピタキシャル
層内には延出しない溝を形成する過程と、前記溝の少な
くとも一部を導電性のゲート電極材料で満たす過程とを
有することを特徴とする電界効果トランジスタの製造方
法とを提供することによって達成される。
【０００８】
【作用】本発明に基づけば、低濃度にドープされた第２
のエピタキシャル領域が、従来のエピタキシャル層の上
部部分に形成される。上側のエピタキシャル層は、溝の
底部より僅かに深く延在し、かつ下側のエピタキシャル
層よりも僅かに低濃度にドープされている。従って、低
濃度にドープされた上側のエピタキシャル層によって、
溝の底部の付近の電界が弱められ、そして装置が高い電
圧で動作している間に、溝のゲート酸化膜でブレイクダ
ウンが起きることを防ぐことができる。トランジスタが
ターンオンすると、電流はチャネルを通って溝の表面を
流れ、即ち、電流はＰボディ領域に隣接する溝の側面に
沿って、溝表面の下方部分に向かって流れ、そして溝の
底部の表面から広がり、ドリフト領域（第２のエピタキ
シャル層）及びドレイン領域（基板）へ向かって流れ
る。
のエピタキシャル領域が、従来のエピタキシャル層の上
部部分に形成される。上側のエピタキシャル層は、溝の
底部より僅かに深く延在し、かつ下側のエピタキシャル
層よりも僅かに低濃度にドープされている。従って、低
濃度にドープされた上側のエピタキシャル層によって、
溝の底部の付近の電界が弱められ、そして装置が高い電
圧で動作している間に、溝のゲート酸化膜でブレイクダ
ウンが起きることを防ぐことができる。トランジスタが
ターンオンすると、電流はチャネルを通って溝の表面を
流れ、即ち、電流はＰボディ領域に隣接する溝の側面に
沿って、溝表面の下方部分に向かって流れ、そして溝の
底部の表面から広がり、ドリフト領域（第２のエピタキ
シャル層）及びドレイン領域（基板）へ向かって流れ
る。
【０００９】低濃度にドープされた上側のエピタキシャ
ル層の上方部分には、ソースドレイン間のオン抵抗を増
加させる効果はほとんどない。一方、溝の底部の下に延
在する上側エピタキシャル層の部分は、オン抵抗を増加
させる。しかしながら、上側エピタキシャル層のこの部
分は非常に薄いので、オン抵抗はそれほど増加しない。
従ってブレイクダウン電圧の増加とオン抵抗の増加との
トレードオフは好ましいものになっている。本発明に基
づく構造は、コストの増加または追加のマスキング工程
なしに改良されたエピタキシャル成長工程によって形成
され、かつ従来の半導体製造装置を用いることによって
十分に制御することができる。
ル層の上方部分には、ソースドレイン間のオン抵抗を増
加させる効果はほとんどない。一方、溝の底部の下に延
在する上側エピタキシャル層の部分は、オン抵抗を増加
させる。しかしながら、上側エピタキシャル層のこの部
分は非常に薄いので、オン抵抗はそれほど増加しない。
従ってブレイクダウン電圧の増加とオン抵抗の増加との
トレードオフは好ましいものになっている。本発明に基
づく構造は、コストの増加または追加のマスキング工程
なしに改良されたエピタキシャル成長工程によって形成
され、かつ従来の半導体製造装置を用いることによって
十分に制御することができる。
【００１０】
【実施例】図２は、本発明に基づく単一のトランジスタ
を表している。図２の左側及び右側部分に表されている
ように、セル型の電力用トランジスタの構造と同様に、
同一の構造が繰り返し配置されているので、多数のトラ
ンジスタが大電力スイッチング用として並列に接続され
て提供される。ほとんどのＤＭＯＳトランジスタは、大
電力スイッチング用として用いられるが、本発明では、
その用途を大電力スイッチング用に限定しない。
を表している。図２の左側及び右側部分に表されている
ように、セル型の電力用トランジスタの構造と同様に、
同一の構造が繰り返し配置されているので、多数のトラ
ンジスタが大電力スイッチング用として並列に接続され
て提供される。ほとんどのＤＭＯＳトランジスタは、大
電力スイッチング用として用いられるが、本発明では、
その用途を大電力スイッチング用に限定しない。
【００１１】図２のトランジスタは、従来と同様に高濃
度にドープされたＮ＋基板４０と、Ｎ型にドープされた
エピタキシャル層４２とを有し、その不純物濃度は印加
される電圧の値によって決定される。Ｎ＋基板４０の不
純物（リンまたは砒素）濃度は、６×１０18から１×１
０20イオン／cm2である。Ｎ型エピタキシャル層４２の
不純物（リンまたは砒素）濃度は、エピタキシャル層４
２の面抵抗が約０．５から１．５Ω・cmとなるような値
になっている。（この実施例は、Ｎチャネルトランジス
タであるが、Ｐチャネルトランジスタの場合、各部分の
導電型は本実施例とは相異なる導電型となる。）エピタ
キシャル層４２の厚さは、用途によって異なり、約３か
ら８μｍである。
度にドープされたＮ＋基板４０と、Ｎ型にドープされた
エピタキシャル層４２とを有し、その不純物濃度は印加
される電圧の値によって決定される。Ｎ＋基板４０の不
純物（リンまたは砒素）濃度は、６×１０18から１×１
０20イオン／cm2である。Ｎ型エピタキシャル層４２の
不純物（リンまたは砒素）濃度は、エピタキシャル層４
２の面抵抗が約０．５から１．５Ω・cmとなるような値
になっている。（この実施例は、Ｎチャネルトランジス
タであるが、Ｐチャネルトランジスタの場合、各部分の
導電型は本実施例とは相異なる導電型となる。）エピタ
キシャル層４２の厚さは、用途によって異なり、約３か
ら８μｍである。
【００１２】エピタキシャル層４２の上には、より低濃
度にドープされた第２（上側）エピタキシャル層４６が
形成されていて、このエピタキシャル層４６は、その面
抵抗が約１．０から２．０Ω・cmとなるように、砒素が
ドープされたＮ型である。従って、上側エピタキシャル
層４６の面抵抗は、下側エピタキシャル層４２の面抵抗
の約２倍であり、一方、上側エピタキシャル層４６の不
純物濃度は、下側エピタキシャル層４２の約半分となっ
ている。エピタキシャル層４６の厚さは、約２から３μ
ｍである。上側エピタキシャル層４６内には、Ｐ型にド
ープされたボディ領域５０が形成されている。Ｐ型にド
ープされたボディ領域５０は、浅いＰチャネル領域５１
と深いＰ＋領域５３とを有する。浅いＰチャネル領域５
１は、およそ２×１０13から１×１０14イオン／cm2の
濃度に不純物をドープされており、一方深いＰ＋領域５
３は５×１０14から１×１０16イオン／cm2の濃度に不
純物をドープされている。エピタキシャル層の４６の中
には更に、再び砒素またはリンを用いて約６×１０14か
ら１×１０16イオン／cm2の濃度に不純物をドープされ
たＮ＋ソース領域５２が形成されいる。Ｎ＋ソース領域
５２の厚さは、約０．３から０．５μｍである。Ｐボデ
ィ領域５０は（図２に示すように）、下側エピタキシャ
ル層４２内に約０．５から１．５μｍ延出している。
度にドープされた第２（上側）エピタキシャル層４６が
形成されていて、このエピタキシャル層４６は、その面
抵抗が約１．０から２．０Ω・cmとなるように、砒素が
ドープされたＮ型である。従って、上側エピタキシャル
層４６の面抵抗は、下側エピタキシャル層４２の面抵抗
の約２倍であり、一方、上側エピタキシャル層４６の不
純物濃度は、下側エピタキシャル層４２の約半分となっ
ている。エピタキシャル層４６の厚さは、約２から３μ
ｍである。上側エピタキシャル層４６内には、Ｐ型にド
ープされたボディ領域５０が形成されている。Ｐ型にド
ープされたボディ領域５０は、浅いＰチャネル領域５１
と深いＰ＋領域５３とを有する。浅いＰチャネル領域５
１は、およそ２×１０13から１×１０14イオン／cm2の
濃度に不純物をドープされており、一方深いＰ＋領域５
３は５×１０14から１×１０16イオン／cm2の濃度に不
純物をドープされている。エピタキシャル層の４６の中
には更に、再び砒素またはリンを用いて約６×１０14か
ら１×１０16イオン／cm2の濃度に不純物をドープされ
たＮ＋ソース領域５２が形成されいる。Ｎ＋ソース領域
５２の厚さは、約０．３から０．５μｍである。Ｐボデ
ィ領域５０は（図２に示すように）、下側エピタキシャ
ル層４２内に約０．５から１．５μｍ延出している。
【００１３】Ｕ字型の溝５４の内側面にはゲート酸化膜
５６が形成され、次にＵ字型の溝５４に、多結晶シリコ
ン６０が満たされる。不純物として塩化リンをドープさ
れた多結晶シリコン６０の面抵抗は、約２０から４０Ω
／cm2である。
５６が形成され、次にＵ字型の溝５４に、多結晶シリコ
ン６０が満たされる。不純物として塩化リンをドープさ
れた多結晶シリコン６０の面抵抗は、約２０から４０Ω
／cm2である。
【００１４】装置の主面の上には絶縁ゲート酸化層６４
が形成され、その上に、通常のアルミニウム金属層６８
が形成され、このアルミニウム金属層６８が、ソース領
域５２とボディ領域５０とに接触する。図２の右側部分
及び左側部分にそれぞれ示された、更なるゲート構造及
びソース領域７０、７２及び７８、８０は、隣接する同
様なトランジスタセルの一部である。基板４０はドレイ
ン領域として働き、かつ基板４０の裏側（図示されてい
ない）に形成された金属化処理によって接続される。
が形成され、その上に、通常のアルミニウム金属層６８
が形成され、このアルミニウム金属層６８が、ソース領
域５２とボディ領域５０とに接触する。図２の右側部分
及び左側部分にそれぞれ示された、更なるゲート構造及
びソース領域７０、７２及び７８、８０は、隣接する同
様なトランジスタセルの一部である。基板４０はドレイ
ン領域として働き、かつ基板４０の裏側（図示されてい
ない）に形成された金属化処理によって接続される。
【００１５】従って、図１に示された構造とは異なり、
図２に示された構造では、Ｐボディ領域５０は、溝５４
よりも深く延在する。しかしながら、Ｐボディ領域は、
溝５４の底部に隣接する部分までは延在せず溝５４の底
部から隔てられて配置されている。図２では、溝は通常
Ｕ字型であり、ほぼ垂直な壁を備えている。
図２に示された構造では、Ｐボディ領域５０は、溝５４
よりも深く延在する。しかしながら、Ｐボディ領域は、
溝５４の底部に隣接する部分までは延在せず溝５４の底
部から隔てられて配置されている。図２では、溝は通常
Ｕ字型であり、ほぼ垂直な壁を備えている。
【００１６】本発明は、Ｖ字型または截頭Ｖ字型の溝を
有するトランジスタにも適用できる。
有するトランジスタにも適用できる。
【００１７】図２の構造によって、溝５４の底部の隅の
不純物濃度の変化が減少し、従って、電界強度が局部的
に減少する。溝５４の底部に隣接する低濃度にドープさ
れた上側エピタキシャル層４６によって、電界強度が局
部的に減少する。ある実施例では、溝５４は約１．５μ
ｍの深さを有し、溝５４の底部と下側エピタキシャル層
４２の上側面との間は、約０．５μｍの距離“ｄ”だけ
離れている。この距離ｄによって、溝の隅での低電圧で
のブレイクダウンが防止される。深い位置にあるＰ＋ボ
ディ領域が、下側エピタキシャル層４２内に延出してい
るので、ＰＮ接合部でのブレークダウンによって、ウォ
ークアウト現象（walk-out phenomena）が回避される。
図２に示された構造は、６０Ｖよりも高い電圧で用いら
れるトランジスタを例示したものである。
不純物濃度の変化が減少し、従って、電界強度が局部的
に減少する。溝５４の底部に隣接する低濃度にドープさ
れた上側エピタキシャル層４６によって、電界強度が局
部的に減少する。ある実施例では、溝５４は約１．５μ
ｍの深さを有し、溝５４の底部と下側エピタキシャル層
４２の上側面との間は、約０．５μｍの距離“ｄ”だけ
離れている。この距離ｄによって、溝の隅での低電圧で
のブレイクダウンが防止される。深い位置にあるＰ＋ボ
ディ領域が、下側エピタキシャル層４２内に延出してい
るので、ＰＮ接合部でのブレークダウンによって、ウォ
ークアウト現象（walk-out phenomena）が回避される。
図２に示された構造は、６０Ｖよりも高い電圧で用いら
れるトランジスタを例示したものである。
【００１８】図２の構造の製造過程が、図３ａから図３
ｄ及び図４ａから図４ｃに示されている。図３ａには、
従来通りのＮ＋にドープされた基板４０が示されてい
る。次に、図３ｂに示すように約０．５から１．５Ω・
cmの面抵抗を有するようにドープされたＮ型の第１エピ
タキシャル層４２が従来通り成長させられる。次に図３
ｃに示すように、第２エピタキシャル層４６が第１エピ
タキシャル層４２の上に形成され、この第２エピタキシ
ャル層４６は、約１．０から２．０Ω・cmの面抵抗を有
するように、第１エピタキシャル層よりも低濃度にドー
プされている。３つの領域４０、４２、及び４６の全て
は、砒素またはリンをドープされているが、砒素をドー
プされるのがより好ましい。２つのエピタキシャル層４
２、及び４６は、約３から８μｍ、及び２から３μｍの
厚さを各々有する。
ｄ及び図４ａから図４ｃに示されている。図３ａには、
従来通りのＮ＋にドープされた基板４０が示されてい
る。次に、図３ｂに示すように約０．５から１．５Ω・
cmの面抵抗を有するようにドープされたＮ型の第１エピ
タキシャル層４２が従来通り成長させられる。次に図３
ｃに示すように、第２エピタキシャル層４６が第１エピ
タキシャル層４２の上に形成され、この第２エピタキシ
ャル層４６は、約１．０から２．０Ω・cmの面抵抗を有
するように、第１エピタキシャル層よりも低濃度にドー
プされている。３つの領域４０、４２、及び４６の全て
は、砒素またはリンをドープされているが、砒素をドー
プされるのがより好ましい。２つのエピタキシャル層４
２、及び４６は、約３から８μｍ、及び２から３μｍの
厚さを各々有する。
【００１９】次に図３ｄに示すように、従来のマスク工
程によって、６０ｋｅＶのエネルギーで、２×１０13か
ら１×１０14イオン／cm2のホウ素を注入することによ
って、領域５０内に浅いＰボディ領域が形成される。続
いてこの浅いＰボディ領域は、約１．０から２．０μｍ
の深さまで拡散（ドライブイン）される。次に、領域５
０内の深いＰボディ領域が、６０ｋｅＶのエネルギー
で、５×１０4から１×１０6イオン／cm2のホウ素を注
入することによって、トランジスタの中心部分に形成さ
れる。続いてこの深いＰボディ領域は、約２．０から
３．５μｍの深さまで拡散される。
程によって、６０ｋｅＶのエネルギーで、２×１０13か
ら１×１０14イオン／cm2のホウ素を注入することによ
って、領域５０内に浅いＰボディ領域が形成される。続
いてこの浅いＰボディ領域は、約１．０から２．０μｍ
の深さまで拡散（ドライブイン）される。次に、領域５
０内の深いＰボディ領域が、６０ｋｅＶのエネルギー
で、５×１０4から１×１０6イオン／cm2のホウ素を注
入することによって、トランジスタの中心部分に形成さ
れる。続いてこの深いＰボディ領域は、約２．０から
３．５μｍの深さまで拡散される。
【００２０】代わりに、窒化ホウ素プロセスを用いて、
領域５０内に深いＰボディ領域を形成することもでき
る。その結果、面抵抗は約２０から１００Ω／cm2とな
る。
領域５０内に深いＰボディ領域を形成することもでき
る。その結果、面抵抗は約２０から１００Ω／cm2とな
る。
【００２１】次に４ａ図に示すように、マスクを用て、
８０ｋｅＶのエネルギーで、６×１０15から１×１０16
イオン／cm2の砒素またはリンを注入することによっ
て、Ｎ＋領域５２が従来通りに形成される。続いてこの
Ｎ＋領域５２は、約０．３から０．５μｍの深さまで拡
散される。（隣接するトランジスタのＮ＋ソース領域７
２、及び８０もまた同様に形成される。）
８０ｋｅＶのエネルギーで、６×１０15から１×１０16
イオン／cm2の砒素またはリンを注入することによっ
て、Ｎ＋領域５２が従来通りに形成される。続いてこの
Ｎ＋領域５２は、約０．３から０．５μｍの深さまで拡
散される。（隣接するトランジスタのＮ＋ソース領域７
２、及び８０もまた同様に形成される。）
【００２２】次に図４ｂに示すように、Ｕ字型の溝５４
が従来通り反応性イオンエッチングによって、ソース領
域５２の中心部分を通過し、ボディ領域５０内に深さ約
１．０から２．０μｍまで形成される。
が従来通り反応性イオンエッチングによって、ソース領
域５２の中心部分を通過し、ボディ領域５０内に深さ約
１．０から２．０μｍまで形成される。
【００２３】そして溝５４は従来通りに、熱成長によっ
て、厚さ約５００から１０００ÅのＳｉＯ2膜５６をそ
の内側面に形成される（図４ｃ）。その内側面にＳｉＯ
2膜５６が形成された溝５４は、次に従来通りに多結晶
シリコン６０を満たされ、その多結晶シリコン６０は、
次に塩化リンをドープされて、約２０から４０Ω／cm2
の面抵抗を有する。次に（図示されていない）絶縁層
（即ちＢＰＳＧ）が、従来通りに堆積されそしてパター
ン形成されて、ゲート電極を絶縁する。次に（図示され
ていない）アルミニウム金属層が、絶縁層の上に形成さ
れ、ボディ領域とソース領域とを電気的に接続する。
て、厚さ約５００から１０００ÅのＳｉＯ2膜５６をそ
の内側面に形成される（図４ｃ）。その内側面にＳｉＯ
2膜５６が形成された溝５４は、次に従来通りに多結晶
シリコン６０を満たされ、その多結晶シリコン６０は、
次に塩化リンをドープされて、約２０から４０Ω／cm2
の面抵抗を有する。次に（図示されていない）絶縁層
（即ちＢＰＳＧ）が、従来通りに堆積されそしてパター
ン形成されて、ゲート電極を絶縁する。次に（図示され
ていない）アルミニウム金属層が、絶縁層の上に形成さ
れ、ボディ領域とソース領域とを電気的に接続する。
【００２４】二重拡散、即ちＰボディ領域５０を形成し
た後にＮ＋ソース領域５２を拡散することによって、チ
ャネル長に関しては、図２に示す装置の最終的な構成が
得られることが理解される。
た後にＮ＋ソース領域５２を拡散することによって、チ
ャネル長に関しては、図２に示す装置の最終的な構成が
得られることが理解される。
【００２５】上側の層が下側の層よりも低い不純物濃度
である基板上の２つの上側層を形成するのであれば、こ
れまで説明されてきた以外の方法及び材料によって、図
２の構造が形成されてもよい。この構造は、これまで説
明された二重のエピタキシャル層を成長させることによ
って、もっとも容易に得られた構造であるが、しかしそ
のような構造を形成するための他の方法は、当業者には
明らかである。
である基板上の２つの上側層を形成するのであれば、こ
れまで説明されてきた以外の方法及び材料によって、図
２の構造が形成されてもよい。この構造は、これまで説
明された二重のエピタキシャル層を成長させることによ
って、もっとも容易に得られた構造であるが、しかしそ
のような構造を形成するための他の方法は、当業者には
明らかである。
【００２６】例えば、（１）Ｐチャネル領域が溝の形成
及び平面化の後に形成されてもよく、または、（２）上
側エピタキシャル層４６が、エピタキシャル層４２内に
ホウ素を注入することによって形成されてもよく、また
は、（３）例えばガリウム砒素のような他の半導体物質
がシリコン内に用いられてもよい。
及び平面化の後に形成されてもよく、または、（２）上
側エピタキシャル層４６が、エピタキシャル層４２内に
ホウ素を注入することによって形成されてもよく、また
は、（３）例えばガリウム砒素のような他の半導体物質
がシリコン内に用いられてもよい。
【００２７】これまでの説明は単なる例示であって、制
限を意図するものではない。これまでの説明及び請求項
の技術的視点を逸脱することなしに、種々の変形、変更
が可能なことは、当業者には明らかである。
限を意図するものではない。これまでの説明及び請求項
の技術的視点を逸脱することなしに、種々の変形、変更
が可能なことは、当業者には明らかである。
【００２８】
【発明の効果】上述したように本発明によれば、ソース
ドレイン間のオン抵抗を増加させずに、ブレイクダウン
電圧の高い電力用ＭＯＳトランジスタが得られる。
ドレイン間のオン抵抗を増加させずに、ブレイクダウン
電圧の高い電力用ＭＯＳトランジスタが得られる。
【図１】従来の溝を形成されたＤＭＯＳ電界効果トラン
ジスタを示す図である。
ジスタを示す図である。
【図２】本発明に基づくトランジスタを示す図である。
【図３】図２のトランジスタを形成するプロセス過程を
示す図である。
示す図である。
【図４】図２のトランジスタを形成するためのプロセス
過程を示す図である。
過程を示す図である。
１０ Ｎ＋基板
１４ Ｎ−エピタキシャル層
１６ ボディ領域
２０ ソース領域
２２ ゲート電極
２４ 溝
２６ ソース電極
３０ ドレイン電極
４０ Ｎ＋基板
４２ 上側エピタキシャル層
４６ 下側エピタキシャル層
５０ ボディ領域
５１ Ｐチャネル領域
５２ ソース領域
５３ Ｐ＋領域
５４ 溝
５６ ゲート酸化膜
６０ 多結晶シリコン
６４ 絶縁ゲート酸化層
６８ アルミニウム金属層
７０ 多結晶シリコン
７２ ソース領域
７８ 多結晶シリコン
８０ ソース領域
フロントページの続き
(72)発明者 フウ−イユァン・シィエ
アメリカ合衆国カリフォルニア州
95129・サンノゼ・メイフラワーコート
5983
(72)発明者 ツェ−ホン・クワン
アメリカ合衆国カリフォルニア州
94109・サンフランシスコ・スッタース
トリート 875＃Ｂ
(72)発明者 キング・オウヤング
アメリカ合衆国カリフォルニア州
94026・アサートン・インシーナアベニ
ュー 66
(56)参考文献 特開 平１−185976（ＪＰ，Ａ)
特開 昭56−58267（ＪＰ，Ａ)
特開 昭62−285471（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (12)
- 【請求項１】 電界効果トランジスタであって、ドレイン領域である第１導電型の基板（４０）と、 前記基板の上に形成され、かつ前記基板の不純物濃度よ
りも低い不純物濃度を有する前記第１導電型の第１層
（４２）と、 前記第１層の上に形成され、かつ前記第１層の不純物濃
度よりも低い不純物濃度を有する前記第１導電型の第２
層（４６）と、 前記第２層（４６）内のみに画定され、かつ前記第２層
の上側表面から前記第１層（４２）に向かって延在する
溝（５４）と、 前記溝内に形成された導電性のゲート電極と、 前記第２層内に形成され、かつ前記溝の側壁に隣接して
前記第２層の上側表面に延在する第１導電型のソース領
域（５２）と、 前記溝の下方部分を除く前記側壁に隣接して第２層内に
形成された第２導電型のボディ領域（５０）とを有する
ことを特徴とする電界効果トランジスタ。 - 【請求項２】 前記溝が、Ｕ字型の断面を有すること
を特徴とする請求項１に記載の電界効果トランジスタ。 - 【請求項３】 前記第２層が、前記溝の前記下方部分
の０．５μｍ下に延在することを特徴とする請求項１に
記載の電界効果トランジスタ。 - 【請求項４】 前記第２層が、前記第１層の不純物濃
度の５０％の不純物濃度を有することを特徴とする請求
項１に記載の電界効果トランジスタ。 - 【請求項５】 前記ボディ領域が、前記溝の前記側壁
から隔てられて前記第２層の上側表面に延在することを
特徴とする請求項１に記載の電界効果トランジスタ。 - 【請求項６】 前記第１層及び前記第２層がエピタキ
シャル層からなることを特徴とする請求項１に記載の電
界効果トランジスタ。 - 【請求項７】 電界効果トランジスタであって、 ドレイン領域である第１導電型の基板と、 前記基板上に形成され、かつ前記基板の不純物濃度より
も低い不純物濃度を有する第１導電型の第１エピタキシ
ャル層と、 前記第１エピタキシャル層の上に形成され、かつ前記第
１エピタキシャル層の不純物濃度の５０％の不純物濃度
を有する前記第１導電型の第２エピタキシャル層と、 前記第２エピタキシャル層内のみに画定され、かつ前記
第１エピタキシャル層から０．５μｍ上方に延在すると
共に、導電性のゲート電極によつて少なくとも部分的に
満たされている溝と、 前記第２エピタキシャル層内に形成され、かつ前記溝の
前記側壁に隣接して前記第２エピタキシャル層の上側表
面に沿って延在する前記第１導電型のソース領域と、 前記第２エピタキシャル層の前記上側表面から下方に向
かって、かつ少なくとも前記第１エピタキシャル層の上
部部分に延出すると共に、前記溝の前記下方部分から隔
てられて配置された第２導電型のボディ領域とを有する
ことを特徴とする電界効果トランジスタ。 - 【請求項８】 電界効果トランジスタの製造方法であ
って、第１導電型の基板を提供する過程と、 前記基板の上側表面上に、前記基板よりも低い不純物濃
度を有する第１エピタキシャル層を成長させる過程と、 前記第１エピタキシャル層の上に、前記第１エピタキシ
ャル層よりも低い不純物濃度の第２エピタキシャル層を
成長させる過程と、 前記第２エピタキシャル層内に、前記第２エピタキシャ
ル層の上側表面まで延在し、かつ前記第１エピタキシャ
ル層内の少なくとも一部に延出する第２導電型のボディ
領域を形成する過程と、 前記ボディ領域内に前記ボディ領域の上側表面まで延在
する前記第２導電型のソース領域を形成する過程と、 前記第２エピタキシャル層の前記上側表面から、前記ソ
ース領域及び前記ボディ領域を通って延在し、かつ前記
第１エピタキシャル層内には延出しない溝を形成する過
程と、 前記溝の少なくとも一部を導電性のゲート電極材料で満
たす過程とを有することを特徴とする電界効果トランジ
スタの製造方法。 - 【請求項９】 前記溝が、前記第１エピタキシャル層
内に０．５μｍ延出し、前記第２エピタキシャル層の不
純物濃度が、前記第１エピタキシャル層の５０％である
ことを特徴とする請求項８に記載の製造方法。 - 【請求項１０】 前記第１層及び前記第２層が各々８
μｍ未満の厚さを有することを特徴とする請求項１に記
載の電界効果トランジスタ。 - 【請求項１１】 電界効果トランジスタであって、 ドレイン領域である第１導電型の基板と、 前記基板の上に形成され、かつ前記基板の不純物濃度よ
りも低い不純物濃度を有する前記第１導電型の第１層
と、 前記第１層の上に形成され、かつ前記第１層の不純物濃
度よりも低い不純物濃度を有する前記第１導電型の第２
層と、 前記第２層内に画定され、かつ前記第１層から予め決め
られた距離内に延在すると共に、少なくとも一部が導電
性のゲート電極で満たされる溝と、 前記第２層内に形成され、かつ前記溝の前記側壁に隣接
して前記第２層の上側表面に延在する第１導電型のソー
ス領域と、 前記第２層の上側表面から下方に延在し、かつ少なくと
も前記第１層の上部部分に延出すると共に、前記溝の下
方部分から間隔を置いて配置された第２導電型のボディ
領域とを有することを特徴とする電界効果トランジス
タ。 - 【請求項１２】 前記第１層及び前記第２層がエピタ
キシャル層からなることを特徴とする請求項１１に記載
の電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/918,954 | 1992-07-24 | ||
| US07/918,954 US5910669A (en) | 1992-07-24 | 1992-07-24 | Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224437A JPH06224437A (ja) | 1994-08-12 |
| JP3387563B2 true JP3387563B2 (ja) | 2003-03-17 |
Family
ID=25441223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20259593A Expired - Lifetime JP3387563B2 (ja) | 1992-07-24 | 1993-07-23 | 電界効果トランジスタ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5910669A (ja) |
| EP (1) | EP0580452B1 (ja) |
| JP (1) | JP3387563B2 (ja) |
| KR (1) | KR100305978B1 (ja) |
| DE (2) | DE580452T1 (ja) |
Families Citing this family (90)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| US5558313A (en) * | 1992-07-24 | 1996-09-24 | Siliconix Inorporated | Trench field effect transistor with reduced punch-through susceptibility and low RDSon |
| US5780324A (en) * | 1994-03-30 | 1998-07-14 | Denso Corporation | Method of manufacturing a vertical semiconductor device |
| EP0675529A3 (en) * | 1994-03-30 | 1998-06-03 | Denso Corporation | Process for manufacturing vertical MOS transistors |
| US5688725A (en) * | 1994-12-30 | 1997-11-18 | Siliconix Incorporated | Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance |
| US5674766A (en) * | 1994-12-30 | 1997-10-07 | Siliconix Incorporated | Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer |
| EP0735591B1 (en) * | 1995-03-31 | 1999-09-08 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Improved DMOS device structure, and related manufacturing process |
| US5567634A (en) * | 1995-05-01 | 1996-10-22 | National Semiconductor Corporation | Method of fabricating self-aligned contact trench DMOS transistors |
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| WO1997007548A1 (en) * | 1995-08-21 | 1997-02-27 | Siliconix Incorporated | Low voltage short channel trench dmos transistor |
| US5629543A (en) * | 1995-08-21 | 1997-05-13 | Siliconix Incorporated | Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness |
| US6163051A (en) * | 1995-08-24 | 2000-12-19 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
| US5821583A (en) * | 1996-03-06 | 1998-10-13 | Siliconix Incorporated | Trenched DMOS transistor with lightly doped tub |
| US5814858A (en) * | 1996-03-15 | 1998-09-29 | Siliconix Incorporated | Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer |
| JP3217690B2 (ja) * | 1996-03-22 | 2001-10-09 | 株式会社東芝 | 半導体装置の製造方法 |
| US5818084A (en) * | 1996-05-15 | 1998-10-06 | Siliconix Incorporated | Pseudo-Schottky diode |
| US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
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