JP2686125B2 - 静電誘導型スイッチング素子及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体基板中に埋込まれたゲート領域を有
する静電誘導型スイッチング素子及びその製造方法に関
するものである。

〔従来の技術〕

第５図は静電誘導型トランジスタ（以下、「SIトラン
ジスタ」という。）、静電誘導型サイリスタ（以下、
「SIサイリスタ」という。）等の、従来の埋込みゲート
構造の静電誘導型スイッチング素子（以下、「SI素子」
という。）のゲート構造を示す断面図である。同図に示
すように、n^-基板１の上層部に選択的不純物拡散により
p⁺ゲート領域５（5a,5b）が形成されている。n^-基板１
の領域1a上にはｎエピタキシャル層２が形成され、p⁺ゲ
ート領域5aを埋込んでいる。したがって、p⁺ゲート領域
５間のn^-基板１及びｎエピタキシャル層２がチャネル領
域８となっている。

p⁺ゲート領域5b上にはゲートメタル電極３が形成され
ている。またｎエピタキシャル層２表面にはn⁺カソード
領域４が形成され、n⁺カソード領域４上にはカソードメ
タル電極６が形成されている。なお、各p⁺ゲート領域５
は図示とは異なる断面で形成された不純物拡散層により
つながっている。

第６図は表面ゲート構造のSI素子のゲート構造を示す
断面図である。同図に示すように、n^-基板１上層部に選
択的不純物拡散によりp⁺ゲート領域５が深く形成されて
いる。また、p⁺ゲート領域５間のn^-基板１の上層部に選
択的不純物拡散によりn⁺カソード領域４がp⁺ゲート領域
５より浅く形成されている。したがって、p⁺ゲート領域
５間の、n⁺カソード領域４が形成されていない深い箇所
がチャネル領域８となる。

p⁺ゲート領域５上にはゲートメタル電極３が、n⁺カソ
ード領域４上にはカソードメタル電極６がそれぞれ形成
され、これらの電極3,4は絶縁膜７により絶縁されてい
る。

第７図は凹溝ゲート構造のSI素子のゲート構造を示す
断面図である。同図に示すようにn^-基板１には多数の凹
溝が形成されている。これらの凹溝下には、溝底部より
不純物を拡散することで得られるp⁺ゲート領域５が形成
されている。一方、凸部上層部には不純物拡散によりn⁺
カソード領域４が形成されている。したがって、p⁺ゲー
ト領域５間がチャネル領域８となる。

また、p⁺ゲート領域５上にはゲートメタル電極３が、
n⁺カソード領域４上にはカソードメタル電極６が形成さ
れており、ゲートメタル電極３とカソードメタル電極６
とは、凹凸段差部に形成された絶縁膜７により絶縁され
ている。

なお、第７図のゲートメタル電極３は配線として機能
するものであるが、ゲートメタル電極３を形成せずゲー
ト不純物拡散層すなわちp⁺ゲート領域５自身をゲート配
線とする構造がとられることもある。

第５図〜第７図に示した構成のSI素子がノーマリオン
型の場合において、ゲートメタル電極３とカソードメタ
ル電極６との間で逆バイアスがかかるようにそれぞれの
電極3,6に電圧を印加すると、チャネル領域８のピンチ
オフによりチャネル領域８を流れる主電流は阻止され、
同時にゲートメタル電極３より過剰の少数キャリヤが引
出され、SI素子はオフ状態となる。一方、ゲート，カソ
ード間に０あるいは正のバイアスを印加するとチャネル
領域８のピンチオフが解けてチャネル領域８に主電流が
流れ、SI素子はオン状態となる。

上記したように動作するSI素子のオン，オフに関係す
る特性は、ゲート構造による依存性が大きい。例えば、
少数キャリヤの速い引き出しを行い、高速のターンオフ
を達成するためには、p⁺ゲート領域５の抵抗はできるだ
け低くする必要がある。

また、ターンオフの高速性及び阻止できる電流量の大
きさはゲート，カソード間の逆耐圧（どれだけ逆バイア
スをかけられるか）に依存するため、ゲート，カソード
間の高逆耐圧性も要求される。

一方、主電流はチャネル領域８を流れることから、オ
ン，オフ特性の向上には、不純物拡散によるp⁺ゲート領
域５の形成時に決定するチャネル幅及びチャネル長を精
密にコントロールする必要性がある。

上記したスイッチング特性の向上の外、オン電圧を低
くするために、チャネル数の増大が望まれ、ゲート構造
の微細化が要求されている。

〔発明が解決しようとする課題〕

従来のSI素子は以上のように、主に、埋込みゲート構
造，表面ゲート構造，凹溝ゲート構造の３種類がある。

第５図で示した埋込みゲート構造のSI素子はp⁺ゲート
領域５が埋込まれているため、ゲート，カソード間の逆
耐圧を高くとれる利点があり、またその構造上、圧接形
のパッケージングに有利である。

しかしながら、ｎエピタキシャル層２の形成時におけ
る、欠陥の発生及び地下の高濃度なp⁺ゲート領域５から
のオートドープを抑制しなければならず、品質のよいｎ
エピタキシャル層２の形成は難しい。したがって、第６
図，第７図で示した表面ゲート構造，凹凸溝ゲート構造
のようにn^-基板１のみで形成される場合に比べ、チャネ
ル領域８の不純物濃度プロファイルが悪くなるという問
題点があった。また、ｎエピタキシャル層２の形成時に
おけるp⁺ゲート領域５からの不純物の浮き上がり等によ
ってチャネル領域８のチャネル幅，チャネル長を精度よ
く形成することが難しいという問題点があった。

一方、第６図で示した表面ゲート構造のSI素子は製造
が容易であるという利点がある。しかしながら、p⁺ゲー
ト領域５がn^-基板１表面に形成されており、n^-基板１表
面のpn接合部に電界集中が起こりやすく、逆耐圧を高く
設定することが困難である。このため、ターンオフ時に
阻止できる電流量が大きくとれないという問題点があっ
た。

また、第７図で示した凹溝ゲート構造のSI素子は、凹
溝底部からの不純物拡散により、p⁺ゲート領域５を形成
するため、埋込みゲート構造のSI素子同様、深い所にp⁺
ゲート領域５が形成でき、逆耐圧を高くとれる利点があ
る。

このSI素子のp⁺ゲート領域５の形成は、凹溝形成後、
通常のイオン注入、または高温での不純物を含むガスに
よるドーピングにより行っていた。このp⁺ゲート領域５
の形成工程では、ゲート，カソード間の逆耐圧を向上さ
せるために、凹溝側面方向へｐ型の不純物が拡散しない
ようにする必要がある。このため、p⁺ゲート領域５の形
成に高濃度な不純物拡散を行う場合は、予め側面のエッ
チングを大きくし、凹凸溝の幅を大きくとり、不純物の
凹部側面への拡散を防止しなければならず、微細化には
不適となる。逆に言えば、微細化を図る場合には、p⁺ゲ
ート領域５の不純物濃度を高くできないという問題点が
あった。

また、ゲートメタル電極3,カソードメタル電極６間の
短絡を防ぐ目的からも、十分な凹溝の幅を必要とするた
め、ゲートパターン，カソードパターンの微細化が困難
であるという問題点があった。さらに、凹溝ゲート構造
のSI素子は基本的に表面配線構造であり、このSI素子
を、圧接形の素子に適用するのは、十分な絶縁距離を保
てなくなる恐れがあり、不適当である。前述したよう
に、この構造で、ゲートメタル電極３による配線を行わ
ない構成のものもあるが、この場合、ゲート抵抗を十分
小さくできないという別の問題点が生じてしまう。

この発明の上記のような問題点を解決するためになさ
れたもので、ゲート，カソード間の逆耐圧性に優れ、全
チャネル領域を半導体基板を用いて形成でき、該チャネ
ル領域のチャネル長，チャネル幅が精度良く形成でき、
ゲート抵抗が低く、微細化に適した静電誘導型スイッチ
ング素子を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる静電誘導型スイッチング素子は、第
１および第２の主面を有する第１の導電型の半導体基板
と、前記半導体基板内に絶縁性物質でふたをされて埋込
まれた第２の導電型の不純物を含むポリシリコンおよび
該ポリシリコンの周囲に形成された第２の導電型の拡散
層より成るゲート領域とを備え、前記ゲート領域は前記
第１の主面から前記絶縁性物質の厚み分、前記第２の主
面側に埋め込まれて前記半導体基板内に形成され、該ゲ
ート領域間の前記半導体基板の部分はチャネル領域とし
て規定され、前記チャネル領域上方の前記第１の主面上
に形成された第１の導電型の第１主電極領域と、前記第
２の主面上に形成された第１あるいは第２の導電型の第
２主電極領域と、前記第１主電極領域に電気的に接続し
て、前記第１主電極領域上及び前記絶縁性物質上に形成
された第１の金属電極と、前記第２主電極領域に電気的
に接続して前記第２主電極領域上に形成された第２の金
属電極とを備えている。

この発明にかかる静電誘導型スイッチング素子の製造
方法は、（ａ）第１および第２の主面を有する第１の導
電型の半導体基板を準備する工程と、（ｂ）前記半導体
基板の前記第１の主面上に、第１の導電型の第１主電極
領域を形成する工程と、（ｃ）前記第１主電極領域およ
び前記半導体基板を選択的に除去しトレンチを形成する
工程と、（ｄ）前記トレンチの底部に、第２の導電型の
不純物を含むポリシリコンを形成する工程と、（ｅ）前
記ポリシリコンを拡散源として前記第２の導電型の不純
物を拡散し、前記ポリシリコンの周囲に拡散層を形成す
る工程とを備え、前記拡散層は前記ポリシリコンととも
にゲート領域を形成しており、（ｆ）前記ポリシリコン
を、前記トレンチの底部に埋込み、絶縁性物質でふたを
する工程をさらに備え、前記ゲート領域は前記第１の主
面から前記絶縁性物質の厚み分、前記第２の主面側に埋
め込まれて前記半導体基板内に形成され、（ｇ）前記半
導体基板の前記第２の主面上に、第１あるいは第２の導
電型の第２主電極領域を形成する工程と、（ｈ）前記第
１主電極領域に電気的に接続して、前記第１主電極領域
上及び前記絶縁性物質上に第１の金属電極を形成する工
程と、（ｇ）前記第２主電極領域に電気的に接続して前
記第２主電極領域上に第２の金属電極を形成する工程と
をさらに備えている。

〔作用〕

この発明におけるゲート領域は、半導体基板内に埋込
まれた第２の導電型の不純物を含むポリシリコンと、こ
のポリシリコンを拡散源とした拡散により形成可能な拡
散層とからなるため、このゲート領域間の半導体基板の
部分に形成されるチャネル領域は、高精度に形成でき
る。

〔実施例〕

第１図（ａ）〜（ｇ）は各々この発明の一実施例であ
るSI素子の製造方法を示す断面図である。以下、同図を
参照しつつ、その製造方法を説明する。

まず、n^-基板11上全面に不純物拡散によりn⁺カソード
領域12を形成し、さらに、このn⁺カソード領域12上に酸
化膜13を熱酸化法により形成する。そして、酸化膜13上
にレジストを塗布し、その後レジストをパターニングす
る。そして、このレジストをマスクとして酸化膜13を選
択的にエッチングする。さらに同図（ａ）に示すよう
に、パターニングした酸化膜をマスクとして、n^-基板11
に対し異方性エッチングを施し、トレンチ14を形成す
る。

次にトレンチ14中に高濃度のｐ型の不純物を含む、い
わゆるドープドポリシリコン15を、同図（ｂ）に示すよ
うに埋込む。さらに、表面を平坦化した後、ドープドポ
リシリコン15を含むn^-基板１上全面に熱酸化膜16を形成
する。このとき、同時に、ポリシリコン15を拡散源とし
た熱拡散により、p⁺拡散層17がポリシリコン15外周に形
成される。

そして、酸化膜16上にレジスト18を塗布し、ドープド
ポリシリコン15の上層部を含み、さらに２〜３μｍ広い
領域でレジスト18をパターニングする。その後、このレ
ジスト18をマスクとして酸化膜16をエッチングし、同図
（ｃ）に示すように、ドープドポリシリコン15の上面よ
りさらに広い開口部19を形成する。

さらに、パターニングした酸化膜16をマスクとして、
ドープドポリシリコン15,n⁺カソード領域12及びp⁺拡散
層17に対し異方性エッチングを施し、ドープポリシリコ
ン15の上面より広い開口とトレンチ14より浅い深さとを
有するトレンチ20を形成する。その結果、同図（ｄ）に
示すように、トレンチ20の深さまでのドープドポリシリ
コン15,p⁺拡散層17は除去されることになる。

次にトレンチ20を含むn^-基板11表面全体に熱酸化法に
より、酸化膜21を形成する。さらに、熱処理によりドー
プドポリシリコン15を拡散源とした不純物拡散により、
同図（ｅ）に示すように、p⁺ゲート領域22を形成する。
このとき、同時に、所望のチャネル幅，チャネル長を有
するチャネル領域23が形成される。

そして、トレンチ20中にCVD法等により絶縁物24を埋
込み、同図（ｆ）に示すように表面を平坦化する。さら
に、n⁺カソード領域12上の酸化膜21を選択的にエッチン
グし、n⁺カソード領域12の表面を露出させ、カソードコ
ンタクト領域12aを形成する。その後、同図（ｇ）に示
すようにカソードコンタクト領域12aを介してn⁺カソー
ド領域12に電気的に接続されるカソードメタル電極25を
形成する。その結果、この実施例におけるSI素子のゲー
ト，カソード領域は完成する。そして、n^-基板11の裏面
に不純物拡散によりp⁺アノード領域27を形成しp⁺アノー
ド領域27上にアノードメタル電極28を形成すると、第２
図で示すようなSIサイリスタが完成する。またp⁺アノー
ド領域27をn⁺層に置き換えるとSIトランジスタとなる。

第３図はこの実施例のSI素子の平面図である。なお、
同図において、29は埋込みドープドポリシリコンあるい
はシリサイド層によりp⁺ゲート領域22と電気的に接続さ
れているゲートコンタクト領域であり、このゲートコン
タクト領域29上にゲートメタル電極30が形成されてい
る。また、31は絶縁膜であり、カソードメタル電極25の
下部に形成されている。この平面図のI-I断面が第１図
の断面図に相当する。

このように、本実施例のSI素子のp⁺ゲート領域22はn^-
基板11中に形成されたドープドポリシリコン15を拡散源
とした熱拡散により形成されている。このため、以下に
述べるように寸法精度が向上する。

まず、p⁺ゲート領域22の厚み制御は、p⁺ゲート領域22
の不純物濃度を高くする場合においてもドープドポリシ
リコン15の不純物濃度を高くすることで容易に行えるよ
うになった。したがって、トレンチ14,トレンチ14間の
間隔を10〜20μｍに設定すれば、ｐ型の不純物を含んだ
ドープドポリシリコン15を拡散源とした熱拡散によりp⁺
ゲート領域22-p⁺ゲート領域22間のチャネル幅ｄは２〜
５μｍの幅（ノーマリオン形のSI素子では最適な幅）で
精度良く形成できる。

ところで、一般的なSI素子では、ゲート電圧に対する
そのゲート電圧で阻止可能な定電圧の比（ブロッキング
ゲイン）Ｇは、次の（１）式で決定する。

Ｇ ∝ Ｌ×W/d² …（１） なお、ｄはチャネル幅（第１図（ｇ）参照）、Ｌはチャ
ネル長（第１図（ｇ）参照）、Ｗはオフ状態でゲートか
らアノードに延びる空乏層の厚みである。このブロッキ
ングゲインＧが高い程、大電力用途に適することにな
る。

チャネル長Ｌは、最終的に残るドープドポリシリコン
15の深さによって決まる。したがって、トレンチ14,20
の深さを適当に設定すれば、所望のチャネル長Ｌを得る
ことができる。例えば阻止電圧が1000V,ブロッキングゲ
インμが160〜200程度の大電力用途のSI素子では、５μ
ｍ程度のチャネル長Ｌが要求される。

また、ゲート，カソード間逆耐圧性は、p⁺ゲート領域
22の形成される深さ、つまりトレンチ20の深さにも依存
する。例えばn^-基板11の不純物濃度が１×10¹⁵/cm³以下
であれば、トレンチ20の深さが７〜８μｍで100V程度の
逆耐圧が得られる。つまり、トレンチ20の深さを適当に
設定することで十分な逆耐圧を得ることができる。

一方、トレンチ14の幅は、p⁺ゲート領域22の抵抗値に
関係し、ゲートからの引出し電流の大きい大電力用のSI
素子では、p⁺ゲート領域22の不純物濃度が10¹⁹〜10²⁰/c
m³のとき、５〜10μｍは必要となる。したがって、前述
したように、トレンチ14の間隔は10〜15μｍ程度である
ため、１つのゲート領域と１つのカソード領域を１ユニ
ットとすれば、15〜25μｍの幅で１ユニットが形成で
き、例えば第５図で示した従来のSI素子に比べて２〜３
倍以上の微細化が可能となる。

次に、SI素子のp⁺ゲート領域22をn^-基板11中に形成さ
れたドープドポリシリコン15を拡散源とした熱拡散によ
り形成したことによる電気特性の向上についてのべる。

まず、チャネル領域全体を、エピタキシャル層によら
ず、n^-基板11のみで形成できるため、第５図で示した従
来のSI素子のようにチャネル領域の不純物濃度プロファ
イルが悪化することはない。その結果、安定したスイッ
チング特性，十分なゲート，カソード間の逆耐圧性及び
改善されたブロッキング特性を高精度で得ることができ
る。

さらに、ドープドポリシリコン15自体が高濃度の不純
物を含んでおり、ゲート抵抗値を大幅に低減できるた
め、高速なスイッチング特性が得られるとともに、ター
ンオフ時に過剰な少数キャリアの引出しが確実に行え
る。

また、絶縁物24をトレンチ20に埋込むため、ゲート，
カソード間のpn接合による接合容量が減り、ターンオ
ン，ターンオフの高速化にも有利になる。以上が電気特
性の向上である。

さらに、完成したSI素子は絶縁層24により平坦化され
ているため、第５図で示した従来の埋込みゲート構造の
SI素子同様に、圧接形の素子としても用いることができ
る。

第４図（ａ）〜（ｈ）は各々この発明の他の実施例で
あるSI素子の製造方法を示す断面図である。以下、同図
を参照しつつ、その製造方法を説明する。

まず、n^-基板11上全面にn⁺カソード領域12を形成し、
さらに、このn⁺カソード領域12上に酸化膜13を熱酸化法
により形成する。そして、酸化膜13上にレジスト塗布
し、その後レジストをパターニングする。その後、この
レジストをマスクとして酸化膜13を選択的にエッチング
し、さらに同図（ａ）に示すように、パターニングした
酸化膜をマスクとして、n^-基板１に対し異方性エッチン
グを施しトレンチ14を形成する。

次にトレンチ14中に高濃度の不純物を含むドープドポ
リシリコン15を、同図（ｂ）に示すように埋込む。さら
に、表面を平坦化した後、ドープドポリシリコン15を含
むn^-基板11上全面に熱酸化膜16を形成する。このとき、
同時にドープドポリシリコン15を拡散源とした熱拡散に
より、p⁺拡散層17がドープドポリシリコン15の外周に形
成される。

そして、酸化膜16上にレジスト18を塗布し、ドープド
ポリシリコン15の上面を含み、さらに２〜３μｍ広い領
域のレジスト18をパターニング除去し、このレジスト18
をマスクとして酸化膜16をエッチングし、同図（ｃ）に
示すように、ドープドポリシリコン15の上面よりさらに
広い開口部19を形成する。

次に、パターニングした酸化膜16をマスクとして、ド
ープドポリシリコン15,n⁺カソード領域12及びp⁺拡散層1
7に対し、テーパーエッチングを施し、ドープドポリシ
リコン15の上面より開口が大きく、底部がドープドポリ
シリコン15の上面程度で、トレンチ14より浅いトレンチ
20を形成する。その結果、同図（ｄ）に示すように、ト
レンチ20の深さまでのポリシリコン15,p⁺拡散層17はほ
ぼ除去されることになる。

次にトレンチ20を含むn^-基板１表面全体を熱酸化法に
より酸化膜21で覆う。さらに、熱処理によりドープドポ
リシリコン15を拡散源とした、不純物拡散により、同図
（ｅ）に示すように、p⁺ゲート領域22を形成する。この
とき、同時に所望のチャネル幅，チャネル長を有するチ
ャネル領域23が形成される。

その後、ポリシリコン15表面を、エッチング等により
露出させ、同図（ｆ）に示すように、ポリシリコン15の
露出部上にメタルシリサイド等の導電層26を形成する。
このとき、トレンチ20がテーパー状に形成されているの
で、導電層をトレンチ20を含むn^-基板１全面に形成後エ
ッチングを行う等により容易にポリシリコン15の露出表
面上、つまりトレンチ20の底部に導電層26を形成でき
る。

そして、トレンチ20中の導電層26上にCVD法等により
絶縁物24を埋込み、同図（ｇ）に示すように表面を平坦
化する。さらに、n⁺カソード領域12上の酸化膜21を選択
的にエッチングし、カソード領域12の表面を露出させ、
カソードコンタクト領域12aを形成する。その後、同図
（ｈ）に示すように、カソードコンタクト領域12aを介
してn⁺カソード領域12に電気的に接続されるカソードメ
タル電極25を形成し、他の実施例におけるSI素子のゲー
ト，カソード領域は完成する。

このSI素子は、第１図〜第３図で示した実施例のSI素
子の効果に加え、ポリシリコン15上に導電層26を形成し
たことにより、さらにゲート抵抗を低減することができ
る効果がある。

なお、これらの実施例では、SIサイリスタやSIトラン
ジスタのゲート構造に関して述べたが、ジャンクション
FET,パーミアブルベーストランジスタのゲート構造にも
適用可能である。つまり、本明細書における静電誘導型
スイッチング素子とは、電流制御機構が静電誘導によっ
て行われる全てのスイッチング素子を包含している。

また、これらの実施例では、主に大電力用のSI素子に
ついて述べたが弱電力用のSI素子のICにも適用すること
ができるのは勿論である。

〔発明の効果〕

以上説明したように、この発明によれば、ゲート領域
は、半導体基板内に埋込まれた第２の導電型の不純物を
含むポリシリコンと、このポリシリコンを拡散源とした
拡散により形成可能な拡散層とからなるため、逆耐圧性
に優れ、全チャネル領域を半導体基板を用いて形成で
き、該チャネル領域のチャネル長，チャネル幅が精度良
く形成できる。さらに、ゲート抵抗が低くなるととも
に、微細化に適するという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるSI素子の製造方法を
示す断面図、第２図はSIサイリスタの断面図、第３図は
第１図の実施例のSI素子の平面図、第４図はこの発明の
他の実施例であるSI素子の製造方法を示す断面図、第５
図は従来の埋込みゲート構造のSI素子を示す断面図、第
６図は従来の平面構造のSI素子を示す断面図、第７図は
従来の凹溝ゲート構造のSI素子を示す断面図である。 図において、12はn⁺カソード領域、15はドープドポリシ
リコン、22はp⁺ゲート領域、23はチャネル領域である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】第１および第２の主面を有する第１の導電
   型の半導体基板と、 前記半導体基板内に絶縁性物質でふたをされて埋込まれ
   た第２の導電型の不純物を含むポリシリコンおよび該ポ
   リシリコンの周囲に形成された第２の導電型の拡散層よ
   り成るゲート領域とを備え、前記ゲート領域は前記第１
   の主面から前記絶縁性物質の厚み分、前記第２の主面側
   に埋め込まれて前記半導体基板内に形成され、該ゲート
   領域間の前記半導体基板の部分はチャネル領域として規
   定され、 前記チャネル領域上方の前記第１の主面上に形成された
   第１の導電型の第１主電極領域と、 前記第２の主面上に形成された第１あるいは第２の導電
   型の第２主電極領域と、 前記第１主電極領域に電気的に接続して、前記第１主電
   極領域上及び前記絶縁性物質上に形成された第１の金属
   電極と、 前記第２主電極領域に電気的に接続して前記第２主電極
   領域上に形成された第２の金属電極と、 を備える静電誘導型スイッチング素子。
2. 【請求項２】前記拡散層は前記ポリシリコンの底面およ
   び側面の周囲に形成される、請求項１記載の静電誘導型
   スイッチング素子。
3. 【請求項３】第１および第２の主面を有する第１の導電
   型の半導体基板と、 前記半導体基板内に絶縁性物質でふたをされて埋込まれ
   た第２の導電型の不純物を含むポリシリコンとシリサイ
   ドとの積層体および前記ポリシリコンの周囲に形成され
   た第２の導電型の拡散層より成るゲート領域とを備え、
   該ゲート領域間の前記半導体基板の部分はチャネル領域
   として規定され、 前記チャネル領域上方の前記第１の主面上に形成された
   第１の導電型の第１主電極領域と、 前記第２の主面上に形成された第１あるいは第２の導電
   型の第２主電極領域とを備える静電誘導型スイッチング
   素子。
4. 【請求項４】前記シリサイドおよび前記ふたは、上方開
   きのテーパー状に形成される、請求項３記載の静電誘導
   型スイッチング素子。
5. 【請求項５】（ａ）第１および第２の主面を有する第１
   の導電型の半導体基板を準備する工程と、 （ｂ）前記半導体基板の前記第１の主面上に、第１の導
   電型の第１主電極領域を形成する工程と、 （ｃ）前記第１主電極領域および前記半導体基板を選択
   的に除去しトレンチを形成する工程と、 （ｄ）前記トレンチの底部に、第２の導電型の不純物を
   含むポリシリコンを形成する工程と、 （ｅ）前記ポリシリコンを拡散源として前記第２の導電
   型の不純物を拡散し、前記ポリシリコンの周囲に拡散層
   を形成する工程とを備え、前記拡散層は前記ポリシリコ
   ンとともにゲート領域を形成しており、 （ｆ）前記ポリシリコンを、前記トレンチの底部に埋込
   み、絶縁性物質でふたをする工程をさらに備え、前記ゲ
   ート領域は前記第１の主面から前記絶縁性物質の厚み
   分、前記第２の主面側に埋め込まれて前記半導体基板内
   に形成され、 （ｇ）前記半導体基板の前記第２の主面上に、第１ある
   いは第２の導電型の第２主電極領域を形成する工程と、 （ｈ）前記第１主電極領域に電気的に接続して、前記第
   １主電極領域上及び前記絶縁性物質上に第１の金属電極
   を形成する工程と、 （ｇ）前記第２主電極領域に電気的に接続して前記第２
   主電極領域上に第２の金属電極を形成する工程と、 をさらに備える静電誘導型スイッチング素子の製造方
   法。
6. 【請求項６】前記工程（ｅ）において、前記拡散層は前
   記ポリシリコンの底面および側面の周囲に形成される、
   請求項５記載の静電誘導型スイッチング素子の製造方
   法。
7. 【請求項７】前記工程（ｄ）は、 前記トレンチを前記ポリシリコンで充填する工程と、 前記充填されたポリシリコンを前記トレンチよりも幅広
   で深さの浅い別のトレンチにより途中まで除去する工程
   とを備え、 前記工程（ｆ）は、前記別のトレンチを前記絶縁性物質
   で充填する工程を備える、請求項５記載の静電誘導型ス
   イッチング素子の製造方法。
8. 【請求項８】（ａ）第１および第２の主面を有する第１
   の導電型の半導体基板を準備する工程と、 （ｂ）前記半導体基板の前記第１の主面上に、第１の導
   電型の第１主電極領域を形成する工程と、 （ｃ）前記第１主電極領域および前記半導体基板を選択
   的に除去しトレンチを形成する工程と、 （ｄ）前記トレンチの底部に、第２の導電型の不純物を
   含むポリシリコンを形成する工程と、 （ｅ）前記ポリシリコンを拡散源として前記第２の導電
   型の不純物を拡散し、前記ポリシリコンの周囲に拡散層
   を形成する工程とを備え、前記拡散層は前記ポリシリコ
   ンとともにゲート領域を形成しており、 （ｆ）前記ポリシリコン上にシリサイドを形成する工程
   と、 （ｇ）前記ポリシリコンおよび前記シリサイドを、前記
   トレンチの底部に埋込み、絶縁性物質でふたをする工程
   と、 （ｈ）前記半導体基板の前記第２の主面上に、第１ある
   いは第２の導電型の第２主電極領域を形成する工程とを
   さらに備える静電誘導型スイッチング素子の製造方法。
9. 【請求項９】前記工程（ｄ）は、 前記トレンチを前記ポリシリコンで充填する工程と、 前記充填されたポリシリコンを、上部開口が前記トレン
   チよりも幅広で深さの浅いテーパー状の別のトレンチに
   より途中まで除去する工程とを備え、 前記工程（ｇ）は、前記別のトレンチを前記絶縁性物質
   で充填する工程を備える、請求項８記載の静電誘導型ス
   イッチング素子の製造方法。
10. 【請求項１０】第１導電型の半導体基板の第１の表面に
    並行して複数個形成されたトレンチ底部に埋込まれ、第
    ２導電型の不純物を含むポリシリコン層と、前記ポリシ
    リコン層の側面と電気的に接続され、該側面の前記半導
    体基板に形成される第２導電型の拡散層とから構成され
    るゲート電極、 前記トレンチの上部に、底面が前記ポリシリコン層の上
    面に接して埋込まれた絶縁層、前記ゲート電極は前記第
    １の表面から前記絶縁層の厚み分、前記第１の表面に対
    向する第２の表面側に埋め込まれて前記半導体基板内に
    形成され、 前記ゲート電極間の前記半導体基板の第１の表面に形成
    される第１導電型の第１主電極領域、 及び、前記半導体基板の第２の表面に形成される第２導
    電型の第２主電極領域、 前記第１主電極領域に電気的に接続して、前記第１主電
    極領域上及び前記絶縁層上に形成された第１の金属電
    極、 前記第２主電極領域に電気的に接続して前記第２主電極
    領域上に形成された第２の金属電極、 を備えたことを特徴とする静電誘導型スイッチング素
    子。