JPH0832433A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH0832433A JPH0832433A JP6161165A JP16116594A JPH0832433A JP H0832433 A JPH0832433 A JP H0832433A JP 6161165 A JP6161165 A JP 6161165A JP 16116594 A JP16116594 A JP 16116594A JP H0832433 A JPH0832433 A JP H0832433A
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- transistor
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Abstract
(57)【要約】
【目的】 動作速度を損なわずに出力バッファ回路が発
生するオーバーシュート、リンギングを抑制し、出力端
子の信号波形を安定化させる。 【構成】 第１の電源電位ＶＤＤと出力ノードＳ１との
間に接続され、入力信号によって動作する第１のトラン
ジスタ１１と、一方の端子が第２の電源電位ＶＳＳに接
続され、第１のトランジスタ１１に対して相補的に動作
する第２のトランジスタ１４と、この第２のトランジス
タ１４の他方の端子と出力ノードＳ１との間に接続され
る抵抗手段１２と、この抵抗手段１２と並列に接続さ
れ、出力ノードＳ１の電位が所定電位に達するまでは出
力ノードＳ１と第２のトランジスタ１４の他方の端子と
を接続するバイパス手段１３と、第２の電源電位ＶＳＳ
と出力端子ＯＵＴ１との間に接続され、出力ノードＳ１
に現われる電位によって動作する第３のトランジスタ１
５とから構成される。
生するオーバーシュート、リンギングを抑制し、出力端
子の信号波形を安定化させる。 【構成】 第１の電源電位ＶＤＤと出力ノードＳ１との
間に接続され、入力信号によって動作する第１のトラン
ジスタ１１と、一方の端子が第２の電源電位ＶＳＳに接
続され、第１のトランジスタ１１に対して相補的に動作
する第２のトランジスタ１４と、この第２のトランジス
タ１４の他方の端子と出力ノードＳ１との間に接続され
る抵抗手段１２と、この抵抗手段１２と並列に接続さ
れ、出力ノードＳ１の電位が所定電位に達するまでは出
力ノードＳ１と第２のトランジスタ１４の他方の端子と
を接続するバイパス手段１３と、第２の電源電位ＶＳＳ
と出力端子ＯＵＴ１との間に接続され、出力ノードＳ１
に現われる電位によって動作する第３のトランジスタ１
５とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路を用い
た出力バッファ回路に関するもので、詳しくはオープン
ドレイン構成のＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳＴｒという）を用いた出力バッファ回路に
関するものである。
た出力バッファ回路に関するもので、詳しくはオープン
ドレイン構成のＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳＴｒという）を用いた出力バッファ回路に
関するものである。
【０００２】
【従来の技術】従来、半導体集積回路装置を用いた出力
バッファ回路としては、例えば特開平２−９４７０４号
公報に記載されるものがあり、その構成を図を用いて説
明する。
バッファ回路としては、例えば特開平２−９４７０４号
公報に記載されるものがあり、その構成を図を用いて説
明する。
【０００３】図２は、上記文献に記載された出力バッフ
ァ回路に一部説明用に寄生素子を付加した回路図であ
る。この出力バッファ回路は入力端子ＩＮ２からの入力
信号を反転して出力するインバータ３０を備えている。
インバータ３０は、電源電位ＶＤＤと接地電位ＶＳＳと
の間に直列接続されたＰチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳＴｒという）３１およびＮＭＯＳＴｒ
３２で構成されている。
ァ回路に一部説明用に寄生素子を付加した回路図であ
る。この出力バッファ回路は入力端子ＩＮ２からの入力
信号を反転して出力するインバータ３０を備えている。
インバータ３０は、電源電位ＶＤＤと接地電位ＶＳＳと
の間に直列接続されたＰチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳＴｒという）３１およびＮＭＯＳＴｒ
３２で構成されている。
【０００４】インバータ３０の出力ノードＳ２はオープ
ンドレインＮＭＯＳＴｒ３３のゲートに接続されてい
る。ＮＭＯＳＴｒ３３のドレインと出力端子ＯＵＴ２と
の間にはインダクタンス２１が存在し、そのソースと接
地電位ＶＳＳとの間にはインダクタンス２２が存在す
る。このインダクタンス２１およびインダクタンス２２
は半導体集積回路装置のパッケージ中に収められたリー
ド線およびボンディングワイヤーなどに寄生的に存在す
るものである。
ンドレインＮＭＯＳＴｒ３３のゲートに接続されてい
る。ＮＭＯＳＴｒ３３のドレインと出力端子ＯＵＴ２と
の間にはインダクタンス２１が存在し、そのソースと接
地電位ＶＳＳとの間にはインダクタンス２２が存在す
る。このインダクタンス２１およびインダクタンス２２
は半導体集積回路装置のパッケージ中に収められたリー
ド線およびボンディングワイヤーなどに寄生的に存在す
るものである。
【０００５】なお、出力端子ＯＵＴ２へは外付け、即
ち、半導体集積回路装置の外部にプルアップ用抵抗Ｒ２
が出力端子ＯＵＴ２と電源電位ＶＤＤとの間に、付加容
量ＣＬ２が出力端子ＯＵＴ２と接地電位ＶＳＳとの間に
接続されている。
ち、半導体集積回路装置の外部にプルアップ用抵抗Ｒ２
が出力端子ＯＵＴ２と電源電位ＶＤＤとの間に、付加容
量ＣＬ２が出力端子ＯＵＴ２と接地電位ＶＳＳとの間に
接続されている。
【０００６】次に、図２に示された出力バッファ回路の
動作を、図３の信号波形図を参照しつつ説明する。
動作を、図３の信号波形図を参照しつつ説明する。
【０００７】まず、入力端子ＩＮ２には”Ｌ”レベルの
信号が入力されているため、インバータ３０の出力ノー
ドＳ２は”Ｈ”レベルになっている。従って、ＮＭＯＳ
Ｔｒ３３はオン状態になっており、出力端子ＯＵＴ２
は”Ｌ”レベルになっている。ただし、出力端子ＯＵＴ
２は抵抗Ｒ２を介して電源電位ＶＤＤに接続されている
ため、ＮＭＯＳＴｒ３３を介して電源電位ＶＤＤから接
地電位ＶＳＳに電流ｉ２が流れ続けている。
信号が入力されているため、インバータ３０の出力ノー
ドＳ２は”Ｈ”レベルになっている。従って、ＮＭＯＳ
Ｔｒ３３はオン状態になっており、出力端子ＯＵＴ２
は”Ｌ”レベルになっている。ただし、出力端子ＯＵＴ
２は抵抗Ｒ２を介して電源電位ＶＤＤに接続されている
ため、ＮＭＯＳＴｒ３３を介して電源電位ＶＤＤから接
地電位ＶＳＳに電流ｉ２が流れ続けている。
【０００８】次に、時刻Ｔ１において入力端子ＩＮ２に
入力される信号が”Ｌ”レベルから”Ｈ”レベルになる
と、インバータ３０はこの入力信号に瞬時に応答して、
出力ノードＳ２のレベルを”Ｈ”レベルから”Ｌ”レベ
ルにする。そして、出力端子外部の電源電位ＶＤＤは、
抵抗Ｒ２を介して容量ＣＬ２に接続されるため、容量Ｃ
Ｌ２への充電が始まることになる。
入力される信号が”Ｌ”レベルから”Ｈ”レベルになる
と、インバータ３０はこの入力信号に瞬時に応答して、
出力ノードＳ２のレベルを”Ｈ”レベルから”Ｌ”レベ
ルにする。そして、出力端子外部の電源電位ＶＤＤは、
抵抗Ｒ２を介して容量ＣＬ２に接続されるため、容量Ｃ
Ｌ２への充電が始まることになる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
出力バッファ回路では、インバータ３０の出力ノードＳ
２のレベルが”Ｈ”レベルから”Ｌ”レベルに瞬時に切
り替わるため、ＮＭＯＳＴｒ３３も瞬時にオフ状態にな
る。この時、電流ｉ２とインダクタンス２１との作用に
より、逆起電力が発生するため、オーバーシュート、リ
ンキングなどの現象が発生する。このため、図３の出力
端子ＯＵＴ２の波形が示すように”Ｈ”レベルが安定し
ないという問題があった。
出力バッファ回路では、インバータ３０の出力ノードＳ
２のレベルが”Ｈ”レベルから”Ｌ”レベルに瞬時に切
り替わるため、ＮＭＯＳＴｒ３３も瞬時にオフ状態にな
る。この時、電流ｉ２とインダクタンス２１との作用に
より、逆起電力が発生するため、オーバーシュート、リ
ンキングなどの現象が発生する。このため、図３の出力
端子ＯＵＴ２の波形が示すように”Ｈ”レベルが安定し
ないという問題があった。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、この発明の出力バッファ回路では第１の電源電位と
出力ノードとの間に接続され、入力信号によって動作す
る第１のトランジスタと、一方の端子が第２の電源電位
に接続され、第１のトランジスタに対して相補的に動作
する第２のトランジスタと、この第２のトランジスタの
他方の端子と出力ノードとの間に接続される抵抗手段
と、この抵抗手段と並列に接続され、出力ノードの電位
が所定電位に達するまでは出力ノードと第２のトランジ
スタの他方の端子とを接続するバイパス手段と、第２の
電源電位と出力端子との間に接続され、出力ノードに現
われる電位によって動作する第３のトランジスタとを設
けた。
に、この発明の出力バッファ回路では第１の電源電位と
出力ノードとの間に接続され、入力信号によって動作す
る第１のトランジスタと、一方の端子が第２の電源電位
に接続され、第１のトランジスタに対して相補的に動作
する第２のトランジスタと、この第２のトランジスタの
他方の端子と出力ノードとの間に接続される抵抗手段
と、この抵抗手段と並列に接続され、出力ノードの電位
が所定電位に達するまでは出力ノードと第２のトランジ
スタの他方の端子とを接続するバイパス手段と、第２の
電源電位と出力端子との間に接続され、出力ノードに現
われる電位によって動作する第３のトランジスタとを設
けた。
【００１１】
【作用】バイパス手段が所定電位までは出力ノードと第
２のトランジスタの他方の端子を接続しているため出力
ノードの電位を瞬時に所定電位まで近づけるよう作用す
る。その後は抵抗手段が出力ノードと第２のトランジス
タの他方の端子との間を接続するため、緩やかに出力ノ
ードの電位を第２の電源電位まで近づけるよう作用す
る。
２のトランジスタの他方の端子を接続しているため出力
ノードの電位を瞬時に所定電位まで近づけるよう作用す
る。その後は抵抗手段が出力ノードと第２のトランジス
タの他方の端子との間を接続するため、緩やかに出力ノ
ードの電位を第２の電源電位まで近づけるよう作用す
る。
【００１２】
【実施例】図１は、この発明の実施例を示す出力バッフ
ァ回路の回路図である。なお、図２と同一部分には同一
符号を付してその説明を省略するとともに、関連部分に
は関連する符号を付した。以下、図１を参照しつつこの
発明の実施例の出力バッファ回路の構成を説明する。
ァ回路の回路図である。なお、図２と同一部分には同一
符号を付してその説明を省略するとともに、関連部分に
は関連する符号を付した。以下、図１を参照しつつこの
発明の実施例の出力バッファ回路の構成を説明する。
【００１３】まず、入力端子ＩＮ１にはＰＭＯＳＴｒ１
１およびＮＭＯＳＴｒ１４の各ゲートが接続されてい
る。ＰＭＯＳＴｒ１１のソースは電源電位ＶＤＤに接続
され、ＮＭＯＳＴｒ１４のソースは接地電位ＶＳＳに接
続されている。ＰＭＯＳＴｒ１１のドレインは出力ノー
ドＳ１に接続され、この出力ノードＳ１とＮＭＯＳＴｒ
１４のドレインとの間にはそのソースが電源電位ＶＤＤ
に接続された抵抗手段であるＮＭＯＳＴｒ１２が接続さ
れている。さらにこのＮＭＯＳＴｒ１２と並列にバイパ
ス手段であるＮＭＯＳＴｒ１３が接続されている。ＮＭ
ＯＳＴｒ１３のソースは出力ノードＳ１に接続されてい
る。
１およびＮＭＯＳＴｒ１４の各ゲートが接続されてい
る。ＰＭＯＳＴｒ１１のソースは電源電位ＶＤＤに接続
され、ＮＭＯＳＴｒ１４のソースは接地電位ＶＳＳに接
続されている。ＰＭＯＳＴｒ１１のドレインは出力ノー
ドＳ１に接続され、この出力ノードＳ１とＮＭＯＳＴｒ
１４のドレインとの間にはそのソースが電源電位ＶＤＤ
に接続された抵抗手段であるＮＭＯＳＴｒ１２が接続さ
れている。さらにこのＮＭＯＳＴｒ１２と並列にバイパ
ス手段であるＮＭＯＳＴｒ１３が接続されている。ＮＭ
ＯＳＴｒ１３のソースは出力ノードＳ１に接続されてい
る。
【００１４】ここで、ＮＭＯＳＴｒ１３のディメンジョ
ンはＮＭＯＳＴｒ１２のディメンジョンよりも大きく設
定し、ＮＭＯＳＴｒ１２のオン抵抗を大きく設定してい
る。出力ノードＳ１はオープンドレインＮＭＯＳＴｒ１
５のゲートに接続されている。ＮＭＯＳＴｒ１５のドレ
インと出力端子ＯＵＴ１との間にはインダクタンス１１
が存在し、そのソースと接地電位ＶＳＳとの間にはイン
ダクタンス１２が存在する。このインダクタンス１１お
よびインダクタンス１２は従来と同様に半導体集積回路
装置のパッケージ中に収められたリード線およびボンデ
ィングワイヤーなどに寄生的に存在するものである。
ンはＮＭＯＳＴｒ１２のディメンジョンよりも大きく設
定し、ＮＭＯＳＴｒ１２のオン抵抗を大きく設定してい
る。出力ノードＳ１はオープンドレインＮＭＯＳＴｒ１
５のゲートに接続されている。ＮＭＯＳＴｒ１５のドレ
インと出力端子ＯＵＴ１との間にはインダクタンス１１
が存在し、そのソースと接地電位ＶＳＳとの間にはイン
ダクタンス１２が存在する。このインダクタンス１１お
よびインダクタンス１２は従来と同様に半導体集積回路
装置のパッケージ中に収められたリード線およびボンデ
ィングワイヤーなどに寄生的に存在するものである。
【００１５】出力端子ＯＵＴ１へは従来と同様に外付け
でプルアップ用抵抗Ｒ１が出力端子ＯＵＴ１と電源電位
ＶＤＤとの間に、付加容量ＣＬ１が出力端子ＯＵＴ１と
接地電位ＶＳＳとの間に接続されている。
でプルアップ用抵抗Ｒ１が出力端子ＯＵＴ１と電源電位
ＶＤＤとの間に、付加容量ＣＬ１が出力端子ＯＵＴ１と
接地電位ＶＳＳとの間に接続されている。
【００１６】次に、図１に示されたこの発明の実施例の
出力バッファ回路の動作を、図４の信号波形図を参照し
つつ説明する。
出力バッファ回路の動作を、図４の信号波形図を参照し
つつ説明する。
【００１７】まず、従来同様入力端子ＩＮ２には”Ｌ”
レベルの信号が入力されているため、ＰＭＯＳＴｒ１１
はオン状態、ＮＭＯＳＴｒ１４はオフ状態になってい
る。したがって、出力ノードＳ１は”Ｈ”レベルになっ
ており、ＮＭＯＳＴｒ１５はオン状態、出力端子ＯＵＴ
１は”Ｌ”レベルになっている。ただし、出力端子ＯＵ
Ｔ１は抵抗Ｒ１を介して電源電位ＶＤＤに接続されてい
るため、ＮＭＯＳＴｒ１５を介して電源電位ＶＤＤから
接地電位ＶＳＳに電流ｉ１が流れ続けている。
レベルの信号が入力されているため、ＰＭＯＳＴｒ１１
はオン状態、ＮＭＯＳＴｒ１４はオフ状態になってい
る。したがって、出力ノードＳ１は”Ｈ”レベルになっ
ており、ＮＭＯＳＴｒ１５はオン状態、出力端子ＯＵＴ
１は”Ｌ”レベルになっている。ただし、出力端子ＯＵ
Ｔ１は抵抗Ｒ１を介して電源電位ＶＤＤに接続されてい
るため、ＮＭＯＳＴｒ１５を介して電源電位ＶＤＤから
接地電位ＶＳＳに電流ｉ１が流れ続けている。
【００１８】なお、ＮＭＯＳＴｒ１２は常時オン状態で
あり、ＮＭＯＳＴｒ１３は出力ノードＳ１が”Ｈ”レベ
ルの時はオン状態にある。
あり、ＮＭＯＳＴｒ１３は出力ノードＳ１が”Ｈ”レベ
ルの時はオン状態にある。
【００１９】次に、時刻Ｔ１において入力端子ＩＮ１に
入力される信号が”Ｌ”レベルから”Ｈ”レベルになる
と、ＰＭＯＳＴｒ１１およびＮＭＯＳＴｒ１４はこの入
力信号の変化に瞬時に応答して、それぞれオフ状態およ
びオン状態になる。この時、ＮＭＯＳＴｒ１２およびＮ
ＭＯＳＴｒ１３はオン状態であり、ＮＭＯＳＴｒ１３の
ディメンジョンを大きく設定してあるため、出力ノード
Ｓ１はＮＭＯＳＴｒ１３のしきい値電圧ＶＴまで速やか
に”Ｌ”レベルに近づく。
入力される信号が”Ｌ”レベルから”Ｈ”レベルになる
と、ＰＭＯＳＴｒ１１およびＮＭＯＳＴｒ１４はこの入
力信号の変化に瞬時に応答して、それぞれオフ状態およ
びオン状態になる。この時、ＮＭＯＳＴｒ１２およびＮ
ＭＯＳＴｒ１３はオン状態であり、ＮＭＯＳＴｒ１３の
ディメンジョンを大きく設定してあるため、出力ノード
Ｓ１はＮＭＯＳＴｒ１３のしきい値電圧ＶＴまで速やか
に”Ｌ”レベルに近づく。
【００２０】時刻Ｔ２において、出力ノードＳ１がしき
い値電圧ＶＴより低くなるとＮＭＯＳＴｒ１３はオフ
し、出力ノードＳ１の電荷はＮＭＯＳＴｒ１２およびＮ
ＭＯＳＴｒ１４を介して接地電位へと放電されていく。
前述したように、ＮＭＯＳＴｒ１２のオン抵抗は大きく
設定されているため、出力ノードＳ１がしきい値電圧Ｖ
Ｔより低くなるとその電位は緩やかに”Ｌ”レベルへと
近づいていく。
い値電圧ＶＴより低くなるとＮＭＯＳＴｒ１３はオフ
し、出力ノードＳ１の電荷はＮＭＯＳＴｒ１２およびＮ
ＭＯＳＴｒ１４を介して接地電位へと放電されていく。
前述したように、ＮＭＯＳＴｒ１２のオン抵抗は大きく
設定されているため、出力ノードＳ１がしきい値電圧Ｖ
Ｔより低くなるとその電位は緩やかに”Ｌ”レベルへと
近づいていく。
【００２１】一方、出力端子外部の電源電位ＶＤＤは、
抵抗Ｒ１を介して容量ＣＬ１に接続されているため、出
力ノードＳ１が”Ｌ”レベルへ近づくにつれ、容量ＣＬ
１への充電量が大きくなることになる。
抵抗Ｒ１を介して容量ＣＬ１に接続されているため、出
力ノードＳ１が”Ｌ”レベルへ近づくにつれ、容量ＣＬ
１への充電量が大きくなることになる。
【００２２】出力ノードＳ１がしきい値電圧ＶＴより低
くなるとその電位は緩やかに”Ｌ”レベルへと近づいて
いくことにより、インダクタンス１１と電流ｉ１とによ
って発生する逆起電力を押さえることができる。このた
め、この逆起電力によって生じていたオーバーシュート
やリンキングも抑制することができる。
くなるとその電位は緩やかに”Ｌ”レベルへと近づいて
いくことにより、インダクタンス１１と電流ｉ１とによ
って発生する逆起電力を押さえることができる。このた
め、この逆起電力によって生じていたオーバーシュート
やリンキングも抑制することができる。
【００２３】
【発明の効果】以上詳細に説明したように、この発明の
出力バッファ回路では、第２のトランジスタの他方の端
子と出力ノードとの間に接続される抵抗手段と、この抵
抗手段と並列に接続され、出力ノードの電位が所定電位
に達するまでは前記出力ノードと第２のトランジスタの
他方の端子とを接続するバイパス手段とを設けた。
出力バッファ回路では、第２のトランジスタの他方の端
子と出力ノードとの間に接続される抵抗手段と、この抵
抗手段と並列に接続され、出力ノードの電位が所定電位
に達するまでは前記出力ノードと第２のトランジスタの
他方の端子とを接続するバイパス手段とを設けた。
【００２４】バイパス手段が所定電位までは出力ノード
と第２のトランジスタの他方の端子を接続しているため
出力ノードの電位を瞬時に第２の所定電位まで近づけ
る。したがって、従来と同様に動作速度の高速性は保た
れている。
と第２のトランジスタの他方の端子を接続しているため
出力ノードの電位を瞬時に第２の所定電位まで近づけ
る。したがって、従来と同様に動作速度の高速性は保た
れている。
【００２５】その後、抵抗手段が出力ノードと第２のト
ランジスタの他方の端子との間を接続するため、緩やか
に出力ノードの電位を第２の電源電位まで近づける。こ
のため、インダクタンスと電流とによる逆起電力の発生
が阻止できるため、オーバーシュート、リンキングなど
の抑制が可能となり、出力端子の波形が安定する。
ランジスタの他方の端子との間を接続するため、緩やか
に出力ノードの電位を第２の電源電位まで近づける。こ
のため、インダクタンスと電流とによる逆起電力の発生
が阻止できるため、オーバーシュート、リンキングなど
の抑制が可能となり、出力端子の波形が安定する。
【図１】この発明の実施例の出力バッファ回路の回路
図。
図。
【図２】従来の出力バッファ回路の回路図。
【図３】図２の出力バッファ回路の動作波形図。
【図４】図１の出力バッファ回路の動作波形図。
Claims (2)
- 【請求項１】 第１の電源電位と出力ノードとの間に接
続され、入力信号によって動作する第１のトランジスタ
と、 一方の端子が第２の電源電位に接続され、前記入力信号
により前記第１のトランジスタに対して相補的に動作す
る第２のトランジスタと、 この第２のトランジスタの他方の端子と前記出力ノード
との間に接続される抵抗手段と、 この抵抗手段と並列に接続され、前記出力ノードの電位
が所定電位に達するまでは前記出力ノードと前記第２の
トランジスタの他方の端子とを接続するバイパス手段
と、 前記第２の電源電位と出力端子との間に接続され、前記
出力ノードに現われる電位によって動作する第３のトラ
ンジスタとを有する出力バッファ回路。 - 【請求項２】 前記バイパス手段をそのゲートが前記出
力ノードに接続された第４のトランジスタで構成したこ
とを特徴とする請求項１記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161165A JPH0832433A (ja) | 1994-07-13 | 1994-07-13 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161165A JPH0832433A (ja) | 1994-07-13 | 1994-07-13 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832433A true JPH0832433A (ja) | 1996-02-02 |
Family
ID=15729840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6161165A Pending JPH0832433A (ja) | 1994-07-13 | 1994-07-13 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374247B1 (ko) * | 1997-03-31 | 2003-05-17 | 오끼 덴끼 고오교 가부시끼가이샤 | 입력회로와출력회로및입출력회로 |
-
1994
- 1994-07-13 JP JP6161165A patent/JPH0832433A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374247B1 (ko) * | 1997-03-31 | 2003-05-17 | 오끼 덴끼 고오교 가부시끼가이샤 | 입력회로와출력회로및입출력회로 |
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