JPH09200035A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH09200035A JPH09200035A JP8005575A JP557596A JPH09200035A JP H09200035 A JPH09200035 A JP H09200035A JP 8005575 A JP8005575 A JP 8005575A JP 557596 A JP557596 A JP 557596A JP H09200035 A JPH09200035 A JP H09200035A
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- channel mos
- supply system
- mos transistor
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Abstract
(57)【要約】
【課題】 異なる電源系間においてHレベルとLレベル
の両方をレベルシフトさせるレベル変換回路を提供する
こと。 【解決手段】 電源系1よりのディジタル信号Vinを
NチャンネルMOSトランジスタQ3及びPチャンネル
MOSトランジスタQ4で受ける。Vin=“1”(V
CC1)であれば、Q3がオンとなり、PチャンネルM
OSトランジスタQ2がオンして、VCC2(電源系2
に於ける“1”レベル)がVoutとして出力される。
一方、Vin=“0”(VSS1)であれば、Q4がオ
ンとなり、NチャンネルMOSトランジスタQ6がオン
して、VSS2(電源系2に於ける“0”レベル)がV
outとして出力される。
の両方をレベルシフトさせるレベル変換回路を提供する
こと。 【解決手段】 電源系1よりのディジタル信号Vinを
NチャンネルMOSトランジスタQ3及びPチャンネル
MOSトランジスタQ4で受ける。Vin=“1”(V
CC1)であれば、Q3がオンとなり、PチャンネルM
OSトランジスタQ2がオンして、VCC2(電源系2
に於ける“1”レベル)がVoutとして出力される。
一方、Vin=“0”(VSS1)であれば、Q4がオ
ンとなり、NチャンネルMOSトランジスタQ6がオン
して、VSS2(電源系2に於ける“0”レベル)がV
outとして出力される。
Description
【0001】
【発明の属する技術分野】本発明は、ディジタル信号の
論理レベルの変換を行うレベル変換回路に関する。例え
ば、ダイナミック型半導体記憶装置において、待機時の
消費電流を低減したり、データ保持時間を改善する等の
目的で、外部電源から発生させた昇圧電圧及び負電圧を
ワード線駆動信号として用いる場合に利用される。
論理レベルの変換を行うレベル変換回路に関する。例え
ば、ダイナミック型半導体記憶装置において、待機時の
消費電流を低減したり、データ保持時間を改善する等の
目的で、外部電源から発生させた昇圧電圧及び負電圧を
ワード線駆動信号として用いる場合に利用される。
【0002】
【従来の技術】従来のこの種のレベル変換回路として
は、例えば特開平3−98314号公報に開示されてい
るような図3に示すようなものがある。その開示内容
は、低電圧電源系のディジタル信号から高電圧電源系の
ディジタル信号を伝達するもので、同図に示すものはC
MOS回路で形成されており、同図においてQ23,Q
24は低電圧電源系からのディジタル信号Vinを受け
るNチャンネルのMOSトランジスタ、Q21,Q22
はPチャンネルのMOSトランジスタである。MOSト
ランジスタQ23,Q24の各ゲートには低電圧電源側
のディジタル信号、すなわちVCC1とVSS間で2値
レベルとなる信号が互いに反転して入力されており、M
OSトランジスタQ23,Q24の各ソースは接地(V
SS)されている。また、MOSトランジスタQ23,
Q24の各出力側、すなわち各ドレインと高電圧電源V
CC2との間には前記MOSトランジスタQ21,Q2
2が介挿され、MOSトランジスタQ21,Q22の各
ゲートはたすきがけされてMOSトランジスタQ24,
Q23の各ドレインに接続されている。そして、MOS
トランジスタQ24のドレインから高電圧電源側のディ
ジタル信号、すなわちVCC2とVSS間で2値レベル
となる信号が出力Voutとして取り出されるようにな
っている。ここで、各MOSトランジスタQ21〜Q2
4については、次のように能力比が設定される。すなわ
ち、MOSトランジスタQ21がオンのときMOSトラ
ンジスタQ23がオン状態になると、ノードN1の電位
はMOSトランジスタQ22がオンする程度まで下がる
必要があり、MOSトランジスタQ22がオンすればM
OSトランジスタQ24がオフ状態なので、MOSトラ
ンジスタQ21のゲート電位が上昇し、MOSトランジ
スタQ21が次第にオフしていき、結局、異電源電圧間
のディジタル信号の伝達が可能となる。同様の条件はM
OSトランジスタQ22,Q24側にも言える。従っ
て、このような条件を満たすにはMOSトランジスタQ
21,Q22の駆動能力を比較的弱く、MOSトランジ
スタQ23,Q24の能力を比較的強く設定すれば良
い。
は、例えば特開平3−98314号公報に開示されてい
るような図3に示すようなものがある。その開示内容
は、低電圧電源系のディジタル信号から高電圧電源系の
ディジタル信号を伝達するもので、同図に示すものはC
MOS回路で形成されており、同図においてQ23,Q
24は低電圧電源系からのディジタル信号Vinを受け
るNチャンネルのMOSトランジスタ、Q21,Q22
はPチャンネルのMOSトランジスタである。MOSト
ランジスタQ23,Q24の各ゲートには低電圧電源側
のディジタル信号、すなわちVCC1とVSS間で2値
レベルとなる信号が互いに反転して入力されており、M
OSトランジスタQ23,Q24の各ソースは接地(V
SS)されている。また、MOSトランジスタQ23,
Q24の各出力側、すなわち各ドレインと高電圧電源V
CC2との間には前記MOSトランジスタQ21,Q2
2が介挿され、MOSトランジスタQ21,Q22の各
ゲートはたすきがけされてMOSトランジスタQ24,
Q23の各ドレインに接続されている。そして、MOS
トランジスタQ24のドレインから高電圧電源側のディ
ジタル信号、すなわちVCC2とVSS間で2値レベル
となる信号が出力Voutとして取り出されるようにな
っている。ここで、各MOSトランジスタQ21〜Q2
4については、次のように能力比が設定される。すなわ
ち、MOSトランジスタQ21がオンのときMOSトラ
ンジスタQ23がオン状態になると、ノードN1の電位
はMOSトランジスタQ22がオンする程度まで下がる
必要があり、MOSトランジスタQ22がオンすればM
OSトランジスタQ24がオフ状態なので、MOSトラ
ンジスタQ21のゲート電位が上昇し、MOSトランジ
スタQ21が次第にオフしていき、結局、異電源電圧間
のディジタル信号の伝達が可能となる。同様の条件はM
OSトランジスタQ22,Q24側にも言える。従っ
て、このような条件を満たすにはMOSトランジスタQ
21,Q22の駆動能力を比較的弱く、MOSトランジ
スタQ23,Q24の能力を比較的強く設定すれば良
い。
【0003】
【発明が解決しようとする課題】前記の従来技術は、低
電圧電源系にあるディジタル信号から高電圧電源系のデ
ィジタル信号への変換に制約されるものではなく、明ら
かに高電圧電源系にあるディジタル信号から低電圧電源
系のディジタル信号への変換も可能である。しかし、あ
くまでも、それは“1”論理レベルの変換に限定したも
のであり、“0”論理レベルは変換されなかった。
電圧電源系にあるディジタル信号から高電圧電源系のデ
ィジタル信号への変換に制約されるものではなく、明ら
かに高電圧電源系にあるディジタル信号から低電圧電源
系のディジタル信号への変換も可能である。しかし、あ
くまでも、それは“1”論理レベルの変換に限定したも
のであり、“0”論理レベルは変換されなかった。
【0004】本発明は、“1”,“0”両論理レベルの
レベル変換を可能とするレベル変換回路を提供するもの
である。
レベル変換を可能とするレベル変換回路を提供するもの
である。
【0005】
【課題を解決するための手段】VCC1(高圧側)及び
VSS1なる電源電圧を有する電源系1と、VCC2
(高圧側)及びVSS2なる電源電圧を有する電源系2
という異なる電源系間における論理レベルの変換に関し
て、電源系1における“1”論理レベルVCC1及び
“0”論理レベルVSS1から、電源系2におけるそれ
ぞれ“1”論理レベルVCC2及び“0”論理レベルV
SS2に変換する為に、電源系1からのディジタル信号
出力を受ける能動素子を第3のNチャンネルMOSトラ
ンジスタと第4のPチャンネルMOSトランジスタとで
構成し、第3のNチャンネルMOSトランジスタと第4
のPチャンネルMOSトランジスタの各ゲートに電源系
1からのディジタル信号出力を入力し、第3のNチャン
ネルMOSトランジスタのソースを電源系1の低電圧側
の電源VSS1に接続し、ドレインを電源系2の高電圧
側の電源VCC2との間に挿入した第1のPチャンネル
MOSトランジスタのドレインに接続し、第1のPチャ
ンネルMOSトランジスタのソースは電源系2の高電圧
側の電源VCC2に接続し、ゲートは、電源系2の高電
圧側の電源VCC2と電源系2への出力との間に挿入し
た第2のPチャンネルMOSトランジスタのドレインに
接続し、第2のPチャンネルMOSトランジスタのソー
スは電源系2の高電圧側の電源VCC2に接続し、ゲー
トは第1のPチャンネルMOSトランジスタのドレイン
に接続する。第4のPチャンネルMOSトランジスタの
ソースを電源系1の高電圧側の電源VCC1に接続し、
ドレインを電源系2の低電圧側の電源VSS2との間に
挿入した第5のNチャンネルMOSトランジスタのドレ
インに接続し、第5のNチャンネルMOSトランジスタ
のソースは電源系2の低電圧側の電源VSS2に接続
し、ゲートは、電源系2の低電圧側の電源VSS2と電
源系2の出力との間に挿入した第6のNチャンネルMO
Sトランジスタのドレインに接続し、第6のNチャンネ
ルMOSトランジスタのソースは電源系2の低電圧側の
電源VSS2に接続し、ゲートは第5のNチャンネルM
OSトランジスタのドレインに接続し、第2のPチャン
ネルMOSトランジスタのドレインと第6のNチャンネ
ルMOSトランジスタのドレインが接続された節点か
ら、電源系2のディジタル信号を出力するように構成す
る。
VSS1なる電源電圧を有する電源系1と、VCC2
(高圧側)及びVSS2なる電源電圧を有する電源系2
という異なる電源系間における論理レベルの変換に関し
て、電源系1における“1”論理レベルVCC1及び
“0”論理レベルVSS1から、電源系2におけるそれ
ぞれ“1”論理レベルVCC2及び“0”論理レベルV
SS2に変換する為に、電源系1からのディジタル信号
出力を受ける能動素子を第3のNチャンネルMOSトラ
ンジスタと第4のPチャンネルMOSトランジスタとで
構成し、第3のNチャンネルMOSトランジスタと第4
のPチャンネルMOSトランジスタの各ゲートに電源系
1からのディジタル信号出力を入力し、第3のNチャン
ネルMOSトランジスタのソースを電源系1の低電圧側
の電源VSS1に接続し、ドレインを電源系2の高電圧
側の電源VCC2との間に挿入した第1のPチャンネル
MOSトランジスタのドレインに接続し、第1のPチャ
ンネルMOSトランジスタのソースは電源系2の高電圧
側の電源VCC2に接続し、ゲートは、電源系2の高電
圧側の電源VCC2と電源系2への出力との間に挿入し
た第2のPチャンネルMOSトランジスタのドレインに
接続し、第2のPチャンネルMOSトランジスタのソー
スは電源系2の高電圧側の電源VCC2に接続し、ゲー
トは第1のPチャンネルMOSトランジスタのドレイン
に接続する。第4のPチャンネルMOSトランジスタの
ソースを電源系1の高電圧側の電源VCC1に接続し、
ドレインを電源系2の低電圧側の電源VSS2との間に
挿入した第5のNチャンネルMOSトランジスタのドレ
インに接続し、第5のNチャンネルMOSトランジスタ
のソースは電源系2の低電圧側の電源VSS2に接続
し、ゲートは、電源系2の低電圧側の電源VSS2と電
源系2の出力との間に挿入した第6のNチャンネルMO
Sトランジスタのドレインに接続し、第6のNチャンネ
ルMOSトランジスタのソースは電源系2の低電圧側の
電源VSS2に接続し、ゲートは第5のNチャンネルM
OSトランジスタのドレインに接続し、第2のPチャン
ネルMOSトランジスタのドレインと第6のNチャンネ
ルMOSトランジスタのドレインが接続された節点か
ら、電源系2のディジタル信号を出力するように構成す
る。
【0006】上記本発明によれば、第3,第4のMOS
トランジスタの各ゲートに電源系1側のディジタル信号
が入力され、第3,第4のMOSトランジスタのどちら
か一方はオフ、他方はオンとなり、これにより第2,第
6のMOSトランジスタの各ゲート電位が制御されて、
第2,第6のMOSトランジスタがオン、あるいはオフ
し、電源系2のディジタル信号レベルが決定される。す
なわち、“1”論理レベルとしてVCC2、“0”論理
レベルとしてVSS2なる電圧を出力する。
トランジスタの各ゲートに電源系1側のディジタル信号
が入力され、第3,第4のMOSトランジスタのどちら
か一方はオフ、他方はオンとなり、これにより第2,第
6のMOSトランジスタの各ゲート電位が制御されて、
第2,第6のMOSトランジスタがオン、あるいはオフ
し、電源系2のディジタル信号レベルが決定される。す
なわち、“1”論理レベルとしてVCC2、“0”論理
レベルとしてVSS2なる電圧を出力する。
【0007】
【発明の実施の形態】以下、本発明を図面に基づいて説
明する。図1は、電源系1における“1”論理レベルV
CC1及び“0”論理レベルVSS1から、電源系2に
おけるそれぞれ“1”論理レベルVCC2及び“0”論
理レベルVSS2に変換するレベル変換回路の一実施形
態である。この図において、Q1,Q2,Q4はPチャ
ンネルMOSトランジスタ、Q3,Q5,Q6はNチャ
ンネルMOSトランジスタである。MOSトランジスタ
Q3,Q4の各ゲートには電源系1からのディジタル信
号、すなわちVCC1とVSS1間で2値レベルとなる
信号Vinが入力されており、Q3のソースは電源系1
のVSS1に接続され、Q3のドレインは電源系2のV
CC2との間に挿入したQ1のドレインに接続し、Q1
のソースは電源系2のVCC2に接続し、Q1のゲート
は、電源系2のVCC2と出力Voutとの間に挿入し
たQ2のドレインに接続し、Q2のソースは電源系2の
VCC2に接続し、Q2のゲートはQ1のドレインに接
続される。Q4のソースは電源系1のVCC1に接続さ
れ、Q4のドレインは電源系2のVSS2との間に挿入
したQ5のドレインに接続し、Q5のソースは電源系2
のVSS2に接続し、Q5のゲートは、電源系2のVS
S2と出力Voutとの間に挿入したQ6のドレインに
接続し、Q6のソースは電源系2のVSS2に接続し、
Q6のゲートはQ5のドレインに接続し、Q2のドレイ
ンとQ6のドレインが接続された節点から、レベル変換
されたディジタル信号を出力するように構成されてい
る。
明する。図1は、電源系1における“1”論理レベルV
CC1及び“0”論理レベルVSS1から、電源系2に
おけるそれぞれ“1”論理レベルVCC2及び“0”論
理レベルVSS2に変換するレベル変換回路の一実施形
態である。この図において、Q1,Q2,Q4はPチャ
ンネルMOSトランジスタ、Q3,Q5,Q6はNチャ
ンネルMOSトランジスタである。MOSトランジスタ
Q3,Q4の各ゲートには電源系1からのディジタル信
号、すなわちVCC1とVSS1間で2値レベルとなる
信号Vinが入力されており、Q3のソースは電源系1
のVSS1に接続され、Q3のドレインは電源系2のV
CC2との間に挿入したQ1のドレインに接続し、Q1
のソースは電源系2のVCC2に接続し、Q1のゲート
は、電源系2のVCC2と出力Voutとの間に挿入し
たQ2のドレインに接続し、Q2のソースは電源系2の
VCC2に接続し、Q2のゲートはQ1のドレインに接
続される。Q4のソースは電源系1のVCC1に接続さ
れ、Q4のドレインは電源系2のVSS2との間に挿入
したQ5のドレインに接続し、Q5のソースは電源系2
のVSS2に接続し、Q5のゲートは、電源系2のVS
S2と出力Voutとの間に挿入したQ6のドレインに
接続し、Q6のソースは電源系2のVSS2に接続し、
Q6のゲートはQ5のドレインに接続し、Q2のドレイ
ンとQ6のドレインが接続された節点から、レベル変換
されたディジタル信号を出力するように構成されてい
る。
【0008】電源系1からのディジタル信号が“1”論
理レベル、すなわちVCC1電圧の場合、Q3がオンし
ノードN1がVSS1に引き下げられるので、Q2がオ
ンし、電源系2の出力電圧はVCC2、すなわち論理レ
ベル“1”となる。他のMOSトランジスタQ1,Q
4,Q6はオフ、Q5はオンである。逆に、電源系1か
らのディジタル信号が“0”論理レベル、すなわちVS
S1電圧の場合、Q4がオンしノードN5がVCC1に
引き上げられるので、Q6がオンし、電源系2の出力電
圧VoutはVSS2、すなわち論理レベル“0”とな
る。他のMOSトランジスタQ2,Q3,Q5はオフ、
Q1はオンである。ここで、MOSトランジスタQ1,
Q5の駆動能力を比較的弱く、MOSトランジスタQ
3,Q4の能力を比較的強く設定すればよい。これによ
り、広い電源電圧範囲でプロセス変動に対して充分な余
裕を持たせることができる。また、定常的に貫通電流が
流れる事はない。また、MOSトランジスタは6個でよ
いから、従来に比べてトランジスタ数が増加することな
く、より広範囲の異なる電源電圧間でレベル変換が可能
となる。つまり、明らかにVSS1がVSS2と等しい
場合(高電圧側のみのレベル変換)にも適応可能である
ので、本発明は従来の回路構成(図3)を包含した適応
範囲の広い回路構成であると言える。さらに、本発明は
VSS1とVSS2とが異なり、VCC1とVCC2が
等しい場合、すなわち、低電圧側のみのレベル変換にも
適用可能である。
理レベル、すなわちVCC1電圧の場合、Q3がオンし
ノードN1がVSS1に引き下げられるので、Q2がオ
ンし、電源系2の出力電圧はVCC2、すなわち論理レ
ベル“1”となる。他のMOSトランジスタQ1,Q
4,Q6はオフ、Q5はオンである。逆に、電源系1か
らのディジタル信号が“0”論理レベル、すなわちVS
S1電圧の場合、Q4がオンしノードN5がVCC1に
引き上げられるので、Q6がオンし、電源系2の出力電
圧VoutはVSS2、すなわち論理レベル“0”とな
る。他のMOSトランジスタQ2,Q3,Q5はオフ、
Q1はオンである。ここで、MOSトランジスタQ1,
Q5の駆動能力を比較的弱く、MOSトランジスタQ
3,Q4の能力を比較的強く設定すればよい。これによ
り、広い電源電圧範囲でプロセス変動に対して充分な余
裕を持たせることができる。また、定常的に貫通電流が
流れる事はない。また、MOSトランジスタは6個でよ
いから、従来に比べてトランジスタ数が増加することな
く、より広範囲の異なる電源電圧間でレベル変換が可能
となる。つまり、明らかにVSS1がVSS2と等しい
場合(高電圧側のみのレベル変換)にも適応可能である
ので、本発明は従来の回路構成(図3)を包含した適応
範囲の広い回路構成であると言える。さらに、本発明は
VSS1とVSS2とが異なり、VCC1とVCC2が
等しい場合、すなわち、低電圧側のみのレベル変換にも
適用可能である。
【0009】ここで、レベル変換前の論理振幅(VCC
1−VSS1)よりレベル変換後の論理振幅(VCC2
−VSS2)が大きい場合(VCC2>VCC1,VS
S2<VSS1)、次のような問題が生ずる。図1に示
したレベル変換回路におけるMOSトランジスタにはゲ
ートーソース間に他の回路におけるMOSトランジスタ
よりも大きな電圧が加わる。すなわち、他の回路におけ
るMOSトランジスタには最大で(VCC1−VSS
1)しか印加されないのに対し、図1に示したレベル変
換回路では最大で(VCC2−VSS2)が印加され
る。このままでは、図1に示したレベル変換回路におけ
るMOSトランジスタで全体のゲート酸化膜厚が制限さ
れる。
1−VSS1)よりレベル変換後の論理振幅(VCC2
−VSS2)が大きい場合(VCC2>VCC1,VS
S2<VSS1)、次のような問題が生ずる。図1に示
したレベル変換回路におけるMOSトランジスタにはゲ
ートーソース間に他の回路におけるMOSトランジスタ
よりも大きな電圧が加わる。すなわち、他の回路におけ
るMOSトランジスタには最大で(VCC1−VSS
1)しか印加されないのに対し、図1に示したレベル変
換回路では最大で(VCC2−VSS2)が印加され
る。このままでは、図1に示したレベル変換回路におけ
るMOSトランジスタで全体のゲート酸化膜厚が制限さ
れる。
【0010】この問題を解決したものが、図2に示す回
路である。図1のPチャンネルMOSトランジスタQ2
と出力Voutとの間にPチャンネルMOSトランジス
タQ7を挿入し、Q7のゲートはVSS1に、ソースは
Q2のドレインに、ドレインはVoutに接続されてい
る。また、図1のNチャンネルMOSトランジスタQ6
と出力Voutとの間にNチャンネルMOSトランジス
タQ8を挿入し、Q8のゲートはVCC1に、ソースは
Q6のドレインに、ドレインはVoutに接続されてい
る。出力VoutがVSS2になった場合には、Pチャ
ンネルMOSトランジスタQ7のソースN2は(VSS
1−VTP)までしか低下せず、図1ではPチャンネル
MOSトランジスタQ2に(VCC2−VSS2)なる
電圧が印加されていたのに対し、図2では(VCC2−
VSS1+VTP)しか印加されなくなる。出力Vou
tがVCC2になった場合には、NチャンネルMOSト
ランジスタQ8のソースN6は(VCC1−VTN)ま
でしか上昇せず、図1ではNチャンネルMOSトランジ
スタQ6に(VCC2−VSS2)なる電圧が印加され
ていたのに対し、図2では(VCC1−VTN−VSS
2)しか印加されなくなる。したがって、どちらの場合
にも、MOSトランジスタに加わる電圧は軽減される。
路である。図1のPチャンネルMOSトランジスタQ2
と出力Voutとの間にPチャンネルMOSトランジス
タQ7を挿入し、Q7のゲートはVSS1に、ソースは
Q2のドレインに、ドレインはVoutに接続されてい
る。また、図1のNチャンネルMOSトランジスタQ6
と出力Voutとの間にNチャンネルMOSトランジス
タQ8を挿入し、Q8のゲートはVCC1に、ソースは
Q6のドレインに、ドレインはVoutに接続されてい
る。出力VoutがVSS2になった場合には、Pチャ
ンネルMOSトランジスタQ7のソースN2は(VSS
1−VTP)までしか低下せず、図1ではPチャンネル
MOSトランジスタQ2に(VCC2−VSS2)なる
電圧が印加されていたのに対し、図2では(VCC2−
VSS1+VTP)しか印加されなくなる。出力Vou
tがVCC2になった場合には、NチャンネルMOSト
ランジスタQ8のソースN6は(VCC1−VTN)ま
でしか上昇せず、図1ではNチャンネルMOSトランジ
スタQ6に(VCC2−VSS2)なる電圧が印加され
ていたのに対し、図2では(VCC1−VTN−VSS
2)しか印加されなくなる。したがって、どちらの場合
にも、MOSトランジスタに加わる電圧は軽減される。
【0011】次に、このレベル変換回路をダイナミック
型半導体記憶装置のワード線駆動回路に応用した例を説
明する。通常、ワード線には選択時、外部電圧を昇圧し
たVPPレベルが印加され、非選択時には接地レベル
(VSS)が印加されるが、将来の微細化の進展に伴
い、スケーリング則にしたがったプロセスパラメータの
変更などがメモリセルのリーク電流を増加させる事にな
るため、メモリセルのデータ保持時間が短くなるという
問題がある。その問題に対応し、非選択時のワード線レ
ベルを接地電位以下に下げる必要も出て来る。その場合
の一つの実施例を図4に示す。図4において、1はワー
ド線選択回路、2は本発明のレベル変換回路である。ワ
ード線選択回路1からの2値の出力、すなわちVCCと
VSSのレベルを、レベル変換回路2によってそれぞれ
VPPとVNNのレベルに変換する。VPP及びVNN
とは、VCCから発生させた昇圧レベル及び負電圧レベ
ルである。Q11及びQ12はそれぞれサイズの大きな
Pチャンネル及びNチャンネルMOSトランジスタであ
り、Q11及びQ12のソースはそれぞれVPP及びV
NNに接続される。このQ11及びQ12によって構成
されたインバータによりワード線3を直接駆動するた
め、選択時、昇圧したVPPレベルが印加され、非選択
時には接地電位以下のVNNレベルが印加されるように
なる。
型半導体記憶装置のワード線駆動回路に応用した例を説
明する。通常、ワード線には選択時、外部電圧を昇圧し
たVPPレベルが印加され、非選択時には接地レベル
(VSS)が印加されるが、将来の微細化の進展に伴
い、スケーリング則にしたがったプロセスパラメータの
変更などがメモリセルのリーク電流を増加させる事にな
るため、メモリセルのデータ保持時間が短くなるという
問題がある。その問題に対応し、非選択時のワード線レ
ベルを接地電位以下に下げる必要も出て来る。その場合
の一つの実施例を図4に示す。図4において、1はワー
ド線選択回路、2は本発明のレベル変換回路である。ワ
ード線選択回路1からの2値の出力、すなわちVCCと
VSSのレベルを、レベル変換回路2によってそれぞれ
VPPとVNNのレベルに変換する。VPP及びVNN
とは、VCCから発生させた昇圧レベル及び負電圧レベ
ルである。Q11及びQ12はそれぞれサイズの大きな
Pチャンネル及びNチャンネルMOSトランジスタであ
り、Q11及びQ12のソースはそれぞれVPP及びV
NNに接続される。このQ11及びQ12によって構成
されたインバータによりワード線3を直接駆動するた
め、選択時、昇圧したVPPレベルが印加され、非選択
時には接地電位以下のVNNレベルが印加されるように
なる。
【0012】図4に示したように、ワード線3はメモリ
セルトランジスタQ13のゲートに接続され、Q13の
ドレイン及びソースはそれぞれビット線4及びメモリセ
ルキャパシタCの蓄積ノードN13に接続される。メモ
リセルキャパシタCのもう一方のノードは、VCCの1
/2の電位に接続される。メモリセルキャパシタに
“0”データが記憶されている、すなわち蓄積ノードN
13の電位が接地電位の場合、ワード線に接地電位以下
のレベルを印加することにより、Q13のサブスレショ
ルド電流を激減させる事ができ、メモリセルのデータ保
持時間を増大できる。
セルトランジスタQ13のゲートに接続され、Q13の
ドレイン及びソースはそれぞれビット線4及びメモリセ
ルキャパシタCの蓄積ノードN13に接続される。メモ
リセルキャパシタCのもう一方のノードは、VCCの1
/2の電位に接続される。メモリセルキャパシタに
“0”データが記憶されている、すなわち蓄積ノードN
13の電位が接地電位の場合、ワード線に接地電位以下
のレベルを印加することにより、Q13のサブスレショ
ルド電流を激減させる事ができ、メモリセルのデータ保
持時間を増大できる。
【0013】尚、図1の電源系1(VCC1,VSS
1)から電源系2(VCC2,VSS2)にレベル変換
できる範囲は、VCC1>VSS2+VTN且つVSS
1<VCC2−VTPの範囲である。
1)から電源系2(VCC2,VSS2)にレベル変換
できる範囲は、VCC1>VSS2+VTN且つVSS
1<VCC2−VTPの範囲である。
【0014】
【発明の効果】従来は、異なる電源系間の“1”論理レ
ベルの変換しか扱えなかったのに対し、本発明によれ
ば、“1”論理レベルの変換に加え、“0”論理レベル
の変換も可能になる。すなわち、従来の回路構成は、異
なる電源系間において、“0”論理レベルが等しい場合
にしか適応できなかったのに対し、本発明では従来と同
じトランジスタの数の構成で、“0”及び“1”論理レ
ベルのどちらも異なる場合にも適応できるものである。
ベルの変換しか扱えなかったのに対し、本発明によれ
ば、“1”論理レベルの変換に加え、“0”論理レベル
の変換も可能になる。すなわち、従来の回路構成は、異
なる電源系間において、“0”論理レベルが等しい場合
にしか適応できなかったのに対し、本発明では従来と同
じトランジスタの数の構成で、“0”及び“1”論理レ
ベルのどちらも異なる場合にも適応できるものである。
【図1】本発明の第1の実施形態の回路図である。
【図2】本発明の第2の実施形態の回路図である。
【図3】従来のレベル変換回路の回路図である。
【図4】本発明のレベル変換回路をダイナミック型半導
体記憶装置のワード線駆動回路に応用した場合の回路図
である。
体記憶装置のワード線駆動回路に応用した場合の回路図
である。
【符号の説明】 Q1,Q2,Q4,Q7 PチャンネルMOSトランジ
スタ Q3,Q5,Q6,Q8 NチャンネルMOSトランジ
スタ
スタ Q3,Q5,Q6,Q8 NチャンネルMOSトランジ
スタ
Claims (3)
- 【請求項1】 異なる電源系間における論理レベルの変
換回路に於いて、電源系1からのディジタル信号出力を
受ける能動素子を第3のNチャンネルMOSトランジス
タと第4のPチャンネルMOSトランジスタとで構成
し、上記第3のNチャンネルMOSトランジスタと上記
第4のPチャンネルMOSトランジスタの各ゲートに上
記電源系1からのディジタル信号出力を入力し、上記第
3のNチャンネルMOSトランジスタのソースを上記電
源系1の低電圧側の電源VSS1に接続し、ドレインを
電源系2の高電圧側の電源VCC2との間に挿入した第
1のPチャンネルMOSトランジスタのドレインに接続
し、上記第1のPチャンネルMOSトランジスタのソー
スは上記電源系2の高電圧側の電源VCC2に接続し、
ゲートは、上記電源系2の高電圧側の電源VCC2と電
源系2への出力との間に挿入した第2のPチャンネルM
OSトランジスタのドレインに接続し、該第2のPチャ
ンネルMOSトランジスタのソースは上記電源系2の高
電圧側の電源VCC2に接続し、ゲートは上記第1のP
チャンネルMOSトランジスタのドレインに接続し、上
記第4のPチャンネルMOSトランジスタのソースを上
記電源系1の高電圧側の電源VCC1に接続し、ドレイ
ンを上記電源系2の低電圧側の電源VSS2との間にに
挿入した第5のNチャンネルMOSトランジスタのドレ
インに接続し、該第5のNチャンネルMOSトランジス
タのソースは上記電源系2の低電圧側の電源VSS2に
接続し、ゲートは、上記電源系2の低電圧側の電源VS
S2と上記電源系2への出力との間に挿入した第6のN
チャンネルMOSトランジスタのドレインに接続し、該
第6のNチャンネルMOSトランジスタのソースは上記
電源系2の低電圧側の電源VSS2に接続し、ゲートは
上記第5のNチャンネルMOSトランジスタのドレイン
に接続し、上記第2のPチャンネルMOSトランジスタ
のドレインと上記第6のNチャンネルMOSトランジス
タのドレインが接続された節点から、電源系2のディジ
タル信号を出力するように構成したことを特徴とするレ
ベル変換回路。 - 【請求項2】 請求項1に記載のレベル変換回路に於い
て、上記第2のPチャンネルMOSトランジスタのドレ
インと出力との間に、ゲートに上記電源系1の低電圧側
の電源VSS1が接続された第7のPチャンネルMOS
トランジスタが挿入され、上記第6のNチャンネルMO
Sトランジスタのドレインと出力との間に、ゲートに上
記電源系1の高電圧側の電源VCC1が接続された第8
のNチャンネルMOSトランジスタが挿入されたことを
特徴とするレベル変換回路。 - 【請求項3】 請求項1または2に記載のレベル変換回
路を、ワード線選択回路とワード線駆動バッファとの間
に設けることにより、ワード線選択回路側は電源系1の
論理レベルで動作し、ワード線駆動バッファ側は電源系
2の論理レベルで動作することを特徴とするダイナミッ
ク型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8005575A JPH09200035A (ja) | 1996-01-17 | 1996-01-17 | レベル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8005575A JPH09200035A (ja) | 1996-01-17 | 1996-01-17 | レベル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09200035A true JPH09200035A (ja) | 1997-07-31 |
Family
ID=11615027
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8005575A Pending JPH09200035A (ja) | 1996-01-17 | 1996-01-17 | レベル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09200035A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6066975A (en) * | 1997-05-16 | 2000-05-23 | Nec Corporation | Level converter circuit |
JP2001184886A (ja) * | 1999-12-27 | 2001-07-06 | Hyundai Electronics Ind Co Ltd | ワードラインデコーダ |
JP2009526423A (ja) * | 2006-02-06 | 2009-07-16 | モサイド・テクノロジーズ・インコーポレーテッド | 電圧レベルシフト回路 |
-
1996
- 1996-01-17 JP JP8005575A patent/JPH09200035A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6066975A (en) * | 1997-05-16 | 2000-05-23 | Nec Corporation | Level converter circuit |
JP2001184886A (ja) * | 1999-12-27 | 2001-07-06 | Hyundai Electronics Ind Co Ltd | ワードラインデコーダ |
JP2009526423A (ja) * | 2006-02-06 | 2009-07-16 | モサイド・テクノロジーズ・インコーポレーテッド | 電圧レベルシフト回路 |
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