JPH09200035A

JPH09200035A - レベル変換回路

Info

Publication number: JPH09200035A
Application number: JP8005575A
Authority: JP
Inventors: Tsuguhiko Tanaka; 嗣彦田中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-01-17
Filing date: 1996-01-17
Publication date: 1997-07-31

Abstract

(57)【要約】【課題】異なる電源系間においてＨレベルとＬレベル
の両方をレベルシフトさせるレベル変換回路を提供する
こと。【解決手段】電源系１よりのディジタル信号Ｖｉｎを
ＮチャンネルＭＯＳトランジスタＱ３及びＰチャンネル
ＭＯＳトランジスタＱ４で受ける。Ｖｉｎ＝“１”（Ｖ
ＣＣ１）であれば、Ｑ３がオンとなり、ＰチャンネルＭ
ＯＳトランジスタＱ２がオンして、ＶＣＣ２（電源系２
に於ける“１”レベル）がＶｏｕｔとして出力される。
一方、Ｖｉｎ＝“０”（ＶＳＳ１）であれば、Ｑ４がオ
ンとなり、ＮチャンネルＭＯＳトランジスタＱ６がオン
して、ＶＳＳ２（電源系２に於ける“０”レベル）がＶ
ｏｕｔとして出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号の
論理レベルの変換を行うレベル変換回路に関する。例え
ば、ダイナミック型半導体記憶装置において、待機時の
消費電流を低減したり、データ保持時間を改善する等の
目的で、外部電源から発生させた昇圧電圧及び負電圧を
ワード線駆動信号として用いる場合に利用される。

【０００２】

【従来の技術】従来のこの種のレベル変換回路として
は、例えば特開平３−９８３１４号公報に開示されてい
るような図３に示すようなものがある。その開示内容
は、低電圧電源系のディジタル信号から高電圧電源系の
ディジタル信号を伝達するもので、同図に示すものはＣ
ＭＯＳ回路で形成されており、同図においてＱ２３，Ｑ
２４は低電圧電源系からのディジタル信号Ｖｉｎを受け
るＮチャンネルのＭＯＳトランジスタ、Ｑ２１，Ｑ２２
はＰチャンネルのＭＯＳトランジスタである。ＭＯＳト
ランジスタＱ２３，Ｑ２４の各ゲートには低電圧電源側
のディジタル信号、すなわちＶＣＣ１とＶＳＳ間で２値
レベルとなる信号が互いに反転して入力されており、Ｍ
ＯＳトランジスタＱ２３，Ｑ２４の各ソースは接地（Ｖ
ＳＳ）されている。また、ＭＯＳトランジスタＱ２３，
Ｑ２４の各出力側、すなわち各ドレインと高電圧電源Ｖ
ＣＣ２との間には前記ＭＯＳトランジスタＱ２１，Ｑ２
２が介挿され、ＭＯＳトランジスタＱ２１，Ｑ２２の各
ゲートはたすきがけされてＭＯＳトランジスタＱ２４，
Ｑ２３の各ドレインに接続されている。そして、ＭＯＳ
トランジスタＱ２４のドレインから高電圧電源側のディ
ジタル信号、すなわちＶＣＣ２とＶＳＳ間で２値レベル
となる信号が出力Ｖｏｕｔとして取り出されるようにな
っている。ここで、各ＭＯＳトランジスタＱ２１〜Ｑ２
４については、次のように能力比が設定される。すなわ
ち、ＭＯＳトランジスタＱ２１がオンのときＭＯＳトラ
ンジスタＱ２３がオン状態になると、ノードＮ１の電位
はＭＯＳトランジスタＱ２２がオンする程度まで下がる
必要があり、ＭＯＳトランジスタＱ２２がオンすればＭ
ＯＳトランジスタＱ２４がオフ状態なので、ＭＯＳトラ
ンジスタＱ２１のゲート電位が上昇し、ＭＯＳトランジ
スタＱ２１が次第にオフしていき、結局、異電源電圧間
のディジタル信号の伝達が可能となる。同様の条件はＭ
ＯＳトランジスタＱ２２，Ｑ２４側にも言える。従っ
て、このような条件を満たすにはＭＯＳトランジスタＱ
２１，Ｑ２２の駆動能力を比較的弱く、ＭＯＳトランジ
スタＱ２３，Ｑ２４の能力を比較的強く設定すれば良
い。

【０００３】

【発明が解決しようとする課題】前記の従来技術は、低
電圧電源系にあるディジタル信号から高電圧電源系のデ
ィジタル信号への変換に制約されるものではなく、明ら
かに高電圧電源系にあるディジタル信号から低電圧電源
系のディジタル信号への変換も可能である。しかし、あ
くまでも、それは“１”論理レベルの変換に限定したも
のであり、“０”論理レベルは変換されなかった。

【０００４】本発明は、“１”，“０”両論理レベルの
レベル変換を可能とするレベル変換回路を提供するもの
である。

【０００５】

【課題を解決するための手段】ＶＣＣ１（高圧側）及び
ＶＳＳ１なる電源電圧を有する電源系１と、ＶＣＣ２
（高圧側）及びＶＳＳ２なる電源電圧を有する電源系２
という異なる電源系間における論理レベルの変換に関し
て、電源系１における“１”論理レベルＶＣＣ１及び
“０”論理レベルＶＳＳ１から、電源系２におけるそれ
ぞれ“１”論理レベルＶＣＣ２及び“０”論理レベルＶ
ＳＳ２に変換する為に、電源系１からのディジタル信号
出力を受ける能動素子を第３のＮチャンネルＭＯＳトラ
ンジスタと第４のＰチャンネルＭＯＳトランジスタとで
構成し、第３のＮチャンネルＭＯＳトランジスタと第４
のＰチャンネルＭＯＳトランジスタの各ゲートに電源系
１からのディジタル信号出力を入力し、第３のＮチャン
ネルＭＯＳトランジスタのソースを電源系１の低電圧側
の電源ＶＳＳ１に接続し、ドレインを電源系２の高電圧
側の電源ＶＣＣ２との間に挿入した第１のＰチャンネル
ＭＯＳトランジスタのドレインに接続し、第１のＰチャ
ンネルＭＯＳトランジスタのソースは電源系２の高電圧
側の電源ＶＣＣ２に接続し、ゲートは、電源系２の高電
圧側の電源ＶＣＣ２と電源系２への出力との間に挿入し
た第２のＰチャンネルＭＯＳトランジスタのドレインに
接続し、第２のＰチャンネルＭＯＳトランジスタのソー
スは電源系２の高電圧側の電源ＶＣＣ２に接続し、ゲー
トは第１のＰチャンネルＭＯＳトランジスタのドレイン
に接続する。第４のＰチャンネルＭＯＳトランジスタの
ソースを電源系１の高電圧側の電源ＶＣＣ１に接続し、
ドレインを電源系２の低電圧側の電源ＶＳＳ２との間に
挿入した第５のＮチャンネルＭＯＳトランジスタのドレ
インに接続し、第５のＮチャンネルＭＯＳトランジスタ
のソースは電源系２の低電圧側の電源ＶＳＳ２に接続
し、ゲートは、電源系２の低電圧側の電源ＶＳＳ２と電
源系２の出力との間に挿入した第６のＮチャンネルＭＯ
Ｓトランジスタのドレインに接続し、第６のＮチャンネ
ルＭＯＳトランジスタのソースは電源系２の低電圧側の
電源ＶＳＳ２に接続し、ゲートは第５のＮチャンネルＭ
ＯＳトランジスタのドレインに接続し、第２のＰチャン
ネルＭＯＳトランジスタのドレインと第６のＮチャンネ
ルＭＯＳトランジスタのドレインが接続された節点か
ら、電源系２のディジタル信号を出力するように構成す
る。

【０００６】上記本発明によれば、第３，第４のＭＯＳ
トランジスタの各ゲートに電源系１側のディジタル信号
が入力され、第３，第４のＭＯＳトランジスタのどちら
か一方はオフ、他方はオンとなり、これにより第２，第
６のＭＯＳトランジスタの各ゲート電位が制御されて、
第２，第６のＭＯＳトランジスタがオン、あるいはオフ
し、電源系２のディジタル信号レベルが決定される。す
なわち、“１”論理レベルとしてＶＣＣ２、“０”論理
レベルとしてＶＳＳ２なる電圧を出力する。

【０００７】

【発明の実施の形態】以下、本発明を図面に基づいて説
明する。図１は、電源系１における“１”論理レベルＶ
ＣＣ１及び“０”論理レベルＶＳＳ１から、電源系２に
おけるそれぞれ“１”論理レベルＶＣＣ２及び“０”論
理レベルＶＳＳ２に変換するレベル変換回路の一実施形
態である。この図において、Ｑ１，Ｑ２，Ｑ４はＰチャ
ンネルＭＯＳトランジスタ、Ｑ３，Ｑ５，Ｑ６はＮチャ
ンネルＭＯＳトランジスタである。ＭＯＳトランジスタ
Ｑ３，Ｑ４の各ゲートには電源系１からのディジタル信
号、すなわちＶＣＣ１とＶＳＳ１間で２値レベルとなる
信号Ｖｉｎが入力されており、Ｑ３のソースは電源系１
のＶＳＳ１に接続され、Ｑ３のドレインは電源系２のＶ
ＣＣ２との間に挿入したＱ１のドレインに接続し、Ｑ１
のソースは電源系２のＶＣＣ２に接続し、Ｑ１のゲート
は、電源系２のＶＣＣ２と出力Ｖｏｕｔとの間に挿入し
たＱ２のドレインに接続し、Ｑ２のソースは電源系２の
ＶＣＣ２に接続し、Ｑ２のゲートはＱ１のドレインに接
続される。Ｑ４のソースは電源系１のＶＣＣ１に接続さ
れ、Ｑ４のドレインは電源系２のＶＳＳ２との間に挿入
したＱ５のドレインに接続し、Ｑ５のソースは電源系２
のＶＳＳ２に接続し、Ｑ５のゲートは、電源系２のＶＳ
Ｓ２と出力Ｖｏｕｔとの間に挿入したＱ６のドレインに
接続し、Ｑ６のソースは電源系２のＶＳＳ２に接続し、
Ｑ６のゲートはＱ５のドレインに接続し、Ｑ２のドレイ
ンとＱ６のドレインが接続された節点から、レベル変換
されたディジタル信号を出力するように構成されてい
る。

【０００８】電源系１からのディジタル信号が“１”論
理レベル、すなわちＶＣＣ１電圧の場合、Ｑ３がオンし
ノードＮ１がＶＳＳ１に引き下げられるので、Ｑ２がオ
ンし、電源系２の出力電圧はＶＣＣ２、すなわち論理レ
ベル“１”となる。他のＭＯＳトランジスタＱ１，Ｑ
４，Ｑ６はオフ、Ｑ５はオンである。逆に、電源系１か
らのディジタル信号が“０”論理レベル、すなわちＶＳ
Ｓ１電圧の場合、Ｑ４がオンしノードＮ５がＶＣＣ１に
引き上げられるので、Ｑ６がオンし、電源系２の出力電
圧ＶｏｕｔはＶＳＳ２、すなわち論理レベル“０”とな
る。他のＭＯＳトランジスタＱ２，Ｑ３，Ｑ５はオフ、
Ｑ１はオンである。ここで、ＭＯＳトランジスタＱ１，
Ｑ５の駆動能力を比較的弱く、ＭＯＳトランジスタＱ
３，Ｑ４の能力を比較的強く設定すればよい。これによ
り、広い電源電圧範囲でプロセス変動に対して充分な余
裕を持たせることができる。また、定常的に貫通電流が
流れる事はない。また、ＭＯＳトランジスタは６個でよ
いから、従来に比べてトランジスタ数が増加することな
く、より広範囲の異なる電源電圧間でレベル変換が可能
となる。つまり、明らかにＶＳＳ１がＶＳＳ２と等しい
場合（高電圧側のみのレベル変換）にも適応可能である
ので、本発明は従来の回路構成（図３）を包含した適応
範囲の広い回路構成であると言える。さらに、本発明は
ＶＳＳ１とＶＳＳ２とが異なり、ＶＣＣ１とＶＣＣ２が
等しい場合、すなわち、低電圧側のみのレベル変換にも
適用可能である。

【０００９】ここで、レベル変換前の論理振幅（ＶＣＣ
１−ＶＳＳ１）よりレベル変換後の論理振幅（ＶＣＣ２
−ＶＳＳ２）が大きい場合（ＶＣＣ２＞ＶＣＣ１，ＶＳ
Ｓ２＜ＶＳＳ１）、次のような問題が生ずる。図１に示
したレベル変換回路におけるＭＯＳトランジスタにはゲ
ートーソース間に他の回路におけるＭＯＳトランジスタ
よりも大きな電圧が加わる。すなわち、他の回路におけ
るＭＯＳトランジスタには最大で（ＶＣＣ１−ＶＳＳ
１）しか印加されないのに対し、図１に示したレベル変
換回路では最大で（ＶＣＣ２−ＶＳＳ２）が印加され
る。このままでは、図１に示したレベル変換回路におけ
るＭＯＳトランジスタで全体のゲート酸化膜厚が制限さ
れる。

【００１０】この問題を解決したものが、図２に示す回
路である。図１のＰチャンネルＭＯＳトランジスタＱ２
と出力Ｖｏｕｔとの間にＰチャンネルＭＯＳトランジス
タＱ７を挿入し、Ｑ７のゲートはＶＳＳ１に、ソースは
Ｑ２のドレインに、ドレインはＶｏｕｔに接続されてい
る。また、図１のＮチャンネルＭＯＳトランジスタＱ６
と出力Ｖｏｕｔとの間にＮチャンネルＭＯＳトランジス
タＱ８を挿入し、Ｑ８のゲートはＶＣＣ１に、ソースは
Ｑ６のドレインに、ドレインはＶｏｕｔに接続されてい
る。出力ＶｏｕｔがＶＳＳ２になった場合には、Ｐチャ
ンネルＭＯＳトランジスタＱ７のソースＮ２は（ＶＳＳ
１−ＶＴＰ）までしか低下せず、図１ではＰチャンネル
ＭＯＳトランジスタＱ２に（ＶＣＣ２−ＶＳＳ２）なる
電圧が印加されていたのに対し、図２では（ＶＣＣ２−
ＶＳＳ１＋ＶＴＰ）しか印加されなくなる。出力Ｖｏｕ
ｔがＶＣＣ２になった場合には、ＮチャンネルＭＯＳト
ランジスタＱ８のソースＮ６は（ＶＣＣ１−ＶＴＮ）ま
でしか上昇せず、図１ではＮチャンネルＭＯＳトランジ
スタＱ６に（ＶＣＣ２−ＶＳＳ２）なる電圧が印加され
ていたのに対し、図２では（ＶＣＣ１−ＶＴＮ−ＶＳＳ
２）しか印加されなくなる。したがって、どちらの場合
にも、ＭＯＳトランジスタに加わる電圧は軽減される。

【００１１】次に、このレベル変換回路をダイナミック
型半導体記憶装置のワード線駆動回路に応用した例を説
明する。通常、ワード線には選択時、外部電圧を昇圧し
たＶＰＰレベルが印加され、非選択時には接地レベル
（ＶＳＳ）が印加されるが、将来の微細化の進展に伴
い、スケーリング則にしたがったプロセスパラメータの
変更などがメモリセルのリーク電流を増加させる事にな
るため、メモリセルのデータ保持時間が短くなるという
問題がある。その問題に対応し、非選択時のワード線レ
ベルを接地電位以下に下げる必要も出て来る。その場合
の一つの実施例を図４に示す。図４において、１はワー
ド線選択回路、２は本発明のレベル変換回路である。ワ
ード線選択回路１からの２値の出力、すなわちＶＣＣと
ＶＳＳのレベルを、レベル変換回路２によってそれぞれ
ＶＰＰとＶＮＮのレベルに変換する。ＶＰＰ及びＶＮＮ
とは、ＶＣＣから発生させた昇圧レベル及び負電圧レベ
ルである。Ｑ１１及びＱ１２はそれぞれサイズの大きな
Ｐチャンネル及びＮチャンネルＭＯＳトランジスタであ
り、Ｑ１１及びＱ１２のソースはそれぞれＶＰＰ及びＶ
ＮＮに接続される。このＱ１１及びＱ１２によって構成
されたインバータによりワード線３を直接駆動するた
め、選択時、昇圧したＶＰＰレベルが印加され、非選択
時には接地電位以下のＶＮＮレベルが印加されるように
なる。

【００１２】図４に示したように、ワード線３はメモリ
セルトランジスタＱ１３のゲートに接続され、Ｑ１３の
ドレイン及びソースはそれぞれビット線４及びメモリセ
ルキャパシタＣの蓄積ノードＮ１３に接続される。メモ
リセルキャパシタＣのもう一方のノードは、ＶＣＣの１
／２の電位に接続される。メモリセルキャパシタに
“０”データが記憶されている、すなわち蓄積ノードＮ
１３の電位が接地電位の場合、ワード線に接地電位以下
のレベルを印加することにより、Ｑ１３のサブスレショ
ルド電流を激減させる事ができ、メモリセルのデータ保
持時間を増大できる。

【００１３】尚、図１の電源系１（ＶＣＣ１，ＶＳＳ
１）から電源系２（ＶＣＣ２，ＶＳＳ２）にレベル変換
できる範囲は、ＶＣＣ１＞ＶＳＳ２＋ＶＴＮ且つＶＳＳ
１＜ＶＣＣ２−ＶＴＰの範囲である。

【００１４】

【発明の効果】従来は、異なる電源系間の“１”論理レ
ベルの変換しか扱えなかったのに対し、本発明によれ
ば、“１”論理レベルの変換に加え、“０”論理レベル
の変換も可能になる。すなわち、従来の回路構成は、異
なる電源系間において、“０”論理レベルが等しい場合
にしか適応できなかったのに対し、本発明では従来と同
じトランジスタの数の構成で、“０”及び“１”論理レ
ベルのどちらも異なる場合にも適応できるものである。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の回路図である。

【図２】本発明の第２の実施形態の回路図である。

【図３】従来のレベル変換回路の回路図である。

【図４】本発明のレベル変換回路をダイナミック型半導
体記憶装置のワード線駆動回路に応用した場合の回路図
である。

【符号の説明】Ｑ１，Ｑ２，Ｑ４，Ｑ７ＰチャンネルＭＯＳトランジ
スタＱ３，Ｑ５，Ｑ６，Ｑ８ＮチャンネルＭＯＳトランジ
スタ

Claims

【特許請求の範囲】

【請求項１】異なる電源系間における論理レベルの変
換回路に於いて、電源系１からのディジタル信号出力を
受ける能動素子を第３のＮチャンネルＭＯＳトランジス
タと第４のＰチャンネルＭＯＳトランジスタとで構成
し、上記第３のＮチャンネルＭＯＳトランジスタと上記
第４のＰチャンネルＭＯＳトランジスタの各ゲートに上
記電源系１からのディジタル信号出力を入力し、上記第
３のＮチャンネルＭＯＳトランジスタのソースを上記電
源系１の低電圧側の電源ＶＳＳ１に接続し、ドレインを
電源系２の高電圧側の電源ＶＣＣ２との間に挿入した第
１のＰチャンネルＭＯＳトランジスタのドレインに接続
し、上記第１のＰチャンネルＭＯＳトランジスタのソー
スは上記電源系２の高電圧側の電源ＶＣＣ２に接続し、
ゲートは、上記電源系２の高電圧側の電源ＶＣＣ２と電
源系２への出力との間に挿入した第２のＰチャンネルＭ
ＯＳトランジスタのドレインに接続し、該第２のＰチャ
ンネルＭＯＳトランジスタのソースは上記電源系２の高
電圧側の電源ＶＣＣ２に接続し、ゲートは上記第１のＰ
チャンネルＭＯＳトランジスタのドレインに接続し、上
記第４のＰチャンネルＭＯＳトランジスタのソースを上
記電源系１の高電圧側の電源ＶＣＣ１に接続し、ドレイ
ンを上記電源系２の低電圧側の電源ＶＳＳ２との間にに
挿入した第５のＮチャンネルＭＯＳトランジスタのドレ
インに接続し、該第５のＮチャンネルＭＯＳトランジス
タのソースは上記電源系２の低電圧側の電源ＶＳＳ２に
接続し、ゲートは、上記電源系２の低電圧側の電源ＶＳ
Ｓ２と上記電源系２への出力との間に挿入した第６のＮ
チャンネルＭＯＳトランジスタのドレインに接続し、該
第６のＮチャンネルＭＯＳトランジスタのソースは上記
電源系２の低電圧側の電源ＶＳＳ２に接続し、ゲートは
上記第５のＮチャンネルＭＯＳトランジスタのドレイン
に接続し、上記第２のＰチャンネルＭＯＳトランジスタ
のドレインと上記第６のＮチャンネルＭＯＳトランジス
タのドレインが接続された節点から、電源系２のディジ
タル信号を出力するように構成したことを特徴とするレ
ベル変換回路。
【請求項２】請求項１に記載のレベル変換回路に於い
て、上記第２のＰチャンネルＭＯＳトランジスタのドレ
インと出力との間に、ゲートに上記電源系１の低電圧側
の電源ＶＳＳ１が接続された第７のＰチャンネルＭＯＳ
トランジスタが挿入され、上記第６のＮチャンネルＭＯ
Ｓトランジスタのドレインと出力との間に、ゲートに上
記電源系１の高電圧側の電源ＶＣＣ１が接続された第８
のＮチャンネルＭＯＳトランジスタが挿入されたことを
特徴とするレベル変換回路。
【請求項３】請求項１または２に記載のレベル変換回
路を、ワード線選択回路とワード線駆動バッファとの間
に設けることにより、ワード線選択回路側は電源系１の
論理レベルで動作し、ワード線駆動バッファ側は電源系
２の論理レベルで動作することを特徴とするダイナミッ
ク型半導体記憶装置。