JPH05268066A - 半導体論理回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明はＣＭＯＳインバータ回路を使用した半
導体論理回路の消費電力を低減し、かつ動作速度を向上
させることを目的とする。 【構成】入力信号ＩＮをＣＭＯＳインバータ回路１に入
力し、そのＣＭＯＳインバータ回路１の出力信号ＳＧ３
に基づいて出力トランジスタＴr1を駆動する半導体論理
回路で、前記ＣＭＯＳインバータ回路１を構成するＮチ
ャネルＭＯＳトランジスタはサイズの大きい第一のトラ
ンジスタＴr4とサイズの小さい第二のトランジスタＴr5
とが並列に接続され、前記入力信号ＩＮは前記ＣＭＯＳ
インバータ回路１を構成するＰチャネルＭＯＳトランジ
スタＴr3と前記第二のトランジスタＴr5のゲートに入力
され、前記第一のトランジスタＴr4には入力信号ＩＮが
Ｈレベルとなるリセット動作時にＨレベルとなる制御信
号ＳＧ２が入力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＣＭＯＳインバータ回
路を使用した半導体論理回路に関するものである。

【０００２】近年の半導体論理回路ではその動作の高速
化及び消費電力の低減が益々要請されている。そこで、
ＣＭＯＳインバータ回路を使用した半導体論理回路では
同ＣＭＯＳインバータ回路での貫通電流の発生及び同貫
通電流による電源ノイズの発生を防止することにより消
費電力を低減し、かつ動作の高速化を図ることが要請さ
れている。

【０００３】

【従来の技術】ＣＭＯＳインバータ回路を使用した従来
の半導体論理回路の一例を図４に示す出力回路において
説明すると、インバータ回路１ａ，１ｂの入力端子には
相補信号の入力信号ＩＮ，バーＩＮが入力され、同イン
バータ回路１ａ，１ｂの出力信号は高電位側電源Ｖccと
低電位側電源Ｖssとの間で直列に接続されたＮチャネル
ＭＯＳトランジスタＴr1，Ｔr2のゲートに入力されてい
る。

【０００４】そして、前記トランジスタＴr1，Ｔr2の接
続点から出力信号ＯＵＴが出力される。このような出力
回路では、例えば前記入力信号ＩＮがＨレベル、同バー
ＩＮがＬレベルとなると、インバータ回路１ａの出力信
号はＬレベル、インバータ回路１ｂの出力信号はＨレベ
ルとなる。

【０００５】すると、トランジスタＴr1はオフされると
ともに、トランジスタＴr2はオンされて、出力信号ＯＵ
ＴはＬレベルとなる。一方、前記入力信号ＩＮがＬレベ
ル、同バーＩＮがＨレベルとなると、インバータ回路１
ａの出力信号はＨレベル、インバータ回路１ｂの出力信
号はＬレベルとなる。

【０００６】すると、トランジスタＴr1はオンされると
ともに、トランジスタＴr2はオフされて、出力信号ＯＵ
ＴはＨレベルとなる。

【０００７】

【発明が解決しようとする課題】上記のような出力回路
では、例えば入力信号ＩＮがＬレベルからＨレベルに立
ち上がるとき、図５に示すような過渡時間ｔ１が存在
し、この過渡時間ｔ１中においてインバータ回路１ａに
供給される高電位側電源から低電位側電源に向かって貫
通電流Ｉp が流れる。

【０００８】また、入力信号ＩＮがＨレベルからＬレベ
ルに立ち下がるときにも同様にインバータ回路１ａに貫
通電流Ｉp が流れ、入力信号バーＩＮによるインバータ
回路１ｂの動作においても同様に貫通電流Ｉp が発生す
る。

【０００９】このような貫通電流Ｉp は消費電力の増大
の原因となるとともに、この貫通電流Ｉp と前記出力ト
ランジスタＴr1，Ｔr2の出力電流とが重なると電源Ｖc
c，Ｖssにノイズが発生して他の内部回路の誤動作の原
因となる。

【００１０】そこで、他の内部回路の誤動作を防止する
ために出力トランジスタＴr1，Ｔr2に流れる出力電流を
制限すると、同出力トランジスタＴr1，Ｔr2の負荷駆動
能力が低下して動作の高速化に支障を来すという問題点
がある。

【００１１】この発明の目的は、ＣＭＯＳインバータ回
路を使用した半導体論理回路の消費電力を低減し、かつ
動作速度を向上させることにある。

【００１２】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、入力信号ＩＮをＣＭＯＳインバー
タ回路１に入力し、そのＣＭＯＳインバータ回路１の出
力信号ＳＧ３に基づいて出力トランジスタＴr1を駆動す
る半導体論理回路で、前記ＣＭＯＳインバータ回路１を
構成するＮチャネルＭＯＳトランジスタはサイズの大き
い第一のトランジスタＴr4とサイズの小さい第二のトラ
ンジスタＴr5とが並列に接続され、前記入力信号ＩＮは
前記ＣＭＯＳインバータ回路１を構成するＰチャネルＭ
ＯＳトランジスタＴr3と前記第二のトランジスタＴr5の
ゲートに入力され、前記第一のトランジスタＴr4には入
力信号ＩＮがＨレベルとなるリセット動作時にＨレベル
となる制御信号ＳＧ２が入力される。

【００１３】

【作用】第一のトランジスタＴr4は出力トランジスタＴ
r1のリセット動作時にのみオンされて出力トランジスタ
Ｔr1のゲート電位がＬレベルとなり、その状態で入力信
号ＩＮがＰチャネルＭＯＳトランジスタＴr3と前記第二
のトランジスタＴr5のゲートに入力される。

【００１４】そして、入力信号ＩＮがＬレベルであれば
ＰチャネルＭＯＳトランジスタＴr3がオンされて出力ト
ランジスタＴr1のゲート電位が速やかに引き上げられて
出力トランジスタＴr1がオンされ、入力信号ＩＮがＨレ
ベルであれば前記第二のトランジスタＴr5がオンされて
出力トランジスタＴr1のゲート電位ＳＧ３がＬレベルに
維持される。

【００１５】従って、ＰチャネルＭＯＳトランジスタＴ
r3と第一のトランジスタＴr4とによる貫通電流の発生は
防止され、ＰチャネルＭＯＳトランジスタＴr3と第二の
トランジスタＴr5とによる貫通電流は僅かとなる。

【００１６】

【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。なお、前記実施例と同一構
成部分は同一符号を付して説明する。

【００１７】図２に示す出力回路は半導体記憶装置の一
種類であるＤＲＡＭからよみだされるデータを出力する
出力回路であり、出力トランジスタＴr1，Ｔr2のゲート
に接続される駆動回路は入力信号ＤＢＺと同ＤＢＸとが
異なる点を除いて同一構成であるため、出力トランジス
タＴr1の駆動回路について説明する。

【００１８】制御信号ＣＡＳバーは偶数段のインバータ
回路で構成されるディレイ回路２ａを介してＮＡＮＤ回
路３ａの第一の入力端子に入力されるとともに同ＮＡＮ
Ｄ回路３ａの第二の入力端子に直接入力され、同ＮＡＮ
Ｄ回路３ａの第三の入力端子には前記入力信号ＤＢＺが
入力されている。

【００１９】なお、入力信号ＤＢＺ，ＤＢＸは選択され
た記憶セルから読み出されるセル情報であり、そのセル
情報が「Ｈ」の場合は入力信号ＤＢＺがＬレベルとな
り、セル情報が「Ｌ」の場合は入力信号ＤＢＸがＬレベ
ルとなる。

【００２０】前記ＮＡＮＤ回路３ａの出力信号はインバ
ータ回路１ｃを介してＮチャネルＭＯＳトランジスタＴ
r4のゲートに入力され、同トランジスタＴr4のドレイン
はＰチャネルＭＯＳトランジスタＴr3のドレインに接続
されるとともに前記出力トランジスタＴr1のゲートに接
続されている。

【００２１】前記出力トランジスタＴr1のゲートと電源
Ｖssとの間にはＮチャネルＭＯＳトランジスタＴr5が接
続され、前記トランジスタＴr3，Ｔr5のゲートには入力
信号ＤＢＺが入力されている。また、前記トランジスタ
Ｔr3のソースは電源Ｖccに接続されている。

【００２２】なお、出力トランジスタＴr2の駆動回路は
ディレイ回路２ｂ、ＮＡＮＤ回路３ｂ、インバータ回路
１ｄ、ＰチャネルＭＯＳトランジスタＴr6及びＮチャネ
ルＭＯＳトランジスタＴr7，Ｔr8とで出力トランジスタ
Ｔr1の駆動回路と同様に構成され、入力信号ＤＢＺに換
えて入力信号ＤＢＸが入力される点においてのみ相違す
る。

【００２３】また、前記トランジスタＴr5，Ｔr8のサイ
ズは前記トランジスタＴr3，Ｔr4，Ｔr6，Ｔr7のサイズ
に比べて充分小さくなっている。次に、上記のように構
成された出力回路の作用を図３に従って説明する。

【００２４】さて、セル情報の読出し動作を待つ状態で
は制御信号ＣＡＳバー、入力信号ＤＢＺ，ＤＢＸがとも
にＨレベルとなってインバータ回路１ｃ，１ｄの出力信
号ＳＧ２，ＳＧ５はともにＨレベルとなってトランジス
タＴr4，Ｔr7がオンされて出力トランジスタＴr1，Ｔr2
のゲート電位ＳＧ３，ＳＧ６はともにＬレベルとなる。
従って、出力トランジスタＴr1，Ｔr2はともにオフされ
て出力信号ＯＵＴは不定状態にリセットされる。

【００２５】次いで、「Ｈ」のセル情報が読み出される
場合を説明すると、入力信号ＤＢＺ及び同ＤＢＸがＨレ
ベルに維持された状態で制御信号ＣＡＳバーがＨレベル
からＬレベルに立ち下がるとＮＡＮＤ回路３ａの出力信
号はＨレベルとなり、インバータ回路１ｃの出力信号Ｓ
Ｇ２はＬレベルとなってトランジスタＴr4はオフされ
る。

【００２６】この状態で入力信号ＤＢＺがＬレベルとな
ると、トランジスタＴr3がオンされて出力トランジスタ
Ｔr1のゲート電位ＳＧ３がＨレベルとなり、同出力トラ
ンジスタＴr1がオンされる。

【００２７】一方、制御信号ＣＡＳバーがＨレベルから
Ｌレベルに立ち下がるとＮＡＮＤ回路３ｂの出力信号は
Ｈレベルとなり、インバータ回路１ｄの出力信号ＳＧ５
はＬレベルとなってトランジスタＴr7はオフされる。

【００２８】そして、入力信号ＤＢＸはＨレベルに維持
されているのでトランジスタＴr6はオフされるとともに
トランジスタＴr8がオンされて、出力トランジスタＴr2
のゲート電位ＳＧ６がＬレベルとなって同出力トランジ
スタＴr2がオフされる。従って、出力信号ＯＵＴはＨレ
ベルとなる。

【００２９】また、「Ｌ」のセル情報が読み出された場
合は入力信号ＤＢＺがＨレベルに維持されるとともに入
力信号ＤＢＸがＬレベルとなるため、前記駆動回路の動
作が逆転して出力信号ＯＵＴがＬレベルとなる。

【００３０】以上のようにこの出力回路では、Ｈレベル
の制御信号ＣＡＳバーでトランジスタＴr4，Ｔr7をオン
させて出力トランジスタＴr1，Ｔr2をオフさせて出力信
号ＯＵＴをリセットし、次いで入力信号ＤＢＺ及び同Ｄ
ＢＸの変化に先立ってＬレベルとなる制御信号ＣＡＳバ
ーで前記トランジスタＴr4，Ｔr7をオフさせる。

【００３１】この状態で入力信号ＤＢＺ、同ＤＢＸのい
ずれかをＬレベルとすることによりトランジスタＴr3，
Ｔr6のいずれかをオンさせて出力トランジスタＴr1，Ｔ
r2のゲート電位ＳＧ３，ＳＧ６のいずれかを速やかにＨ
レベルに立ち上げてＨレベル若しくはＬレベルの出力信
号ＯＵＴを出力することができる。

【００３２】この結果、トランジスタＴr3，Ｔr6がオン
される場合にはトランジスタＴr4，Ｔr7が確実にオフさ
れているため、トランジスタＴr3，Ｔr4及びトランジス
タＴr6，Ｔr7による貫通電流は確実に防止される。

【００３３】また、入力信号ＤＢＺ及び同ＤＢＸの立ち
下がり時にトランジスタＴr3，Ｔr5若しくはトランジス
タＴr6，Ｔr8がともにオン状態となる状態が生じるが、
トランジスタＴr5，Ｔr8はそのサイズが小さいため、ト
ランジスタＴr3，Ｔr5若しくはトランジスタＴr6，Ｔr8
に流れる貫通電流は小さなものとなる。

【００３４】従って、この出力回路では貫通電流を防止
して消費電力を低減することができるとともに出力トラ
ンジスタＴr1，Ｔr2の立ち上がり速度を向上させること
ができ、貫通電流による電源ノイズの発生を防止するこ
とができる。

【００３５】また、貫通電流を抑制することができるこ
とから出力トランジスタＴr1，Ｔr2の出力電流を制限す
る必要がないので、出力トランジスタＴr1，Ｔr2の負荷
駆動能力を充分確保して動作速度を向上させることがで
きる。

【００３６】

【発明の効果】以上詳述したように、この発明はＣＭＯ
Ｓインバータ回路を使用した半導体論理回路の消費電力
を低減し、かつ動作速度を向上させることができる優れ
た効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例を示す回路図である。

【図３】一実施例の動作を示す波形図である。

【図４】従来例を示す回路図である。

【図５】従来例の動作を示す波形図である。

【符号の説明】

１ ＣＭＯＳインバータ回路 ＳＧ２ 制御信号 ＳＧ３ 出力信号 Ｔr1 出力トランジスタ Ｔr3 ＰチャネルＭＯＳトランジスタ Ｔr4 第一のトランジスタ Ｔr5 第二のトランジスタ ＩＮ 入力信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力信号（ＩＮ）をＣＭＯＳインバータ
   回路（１）に入力し、そのＣＭＯＳインバータ回路
   （１）の出力信号（ＳＧ３）に基づいて出力トランジス
   タ（Ｔr1）を駆動する半導体論理回路であって、 前記ＣＭＯＳインバータ回路（１）を構成するＮチャネ
   ルＭＯＳトランジスタはサイズの大きい第一のトランジ
   スタ（Ｔr4）とサイズの小さい第二のトランジスタ（Ｔ
   r5）を並列に接続し、前記入力信号（ＩＮ）は前記ＣＭ
   ＯＳインバータ回路（１）を構成するＰチャネルＭＯＳ
   トランジスタ（Ｔr3）と前記第二のトランジスタ（Ｔr
   5）のゲートに入力し、前記第一のトランジスタ（Ｔr
   4）には入力信号（ＩＮ）がＨレベルとなるリセット動
   作時にＨレベルとなる制御信号（ＳＧ２）を入力したこ
   とを特徴とする半導体論理回路。