JPH05268066A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH05268066A JPH05268066A JP4062351A JP6235192A JPH05268066A JP H05268066 A JPH05268066 A JP H05268066A JP 4062351 A JP4062351 A JP 4062351A JP 6235192 A JP6235192 A JP 6235192A JP H05268066 A JPH05268066 A JP H05268066A
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- circuit
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Abstract
(57)【要約】
【目的】本発明はCMOSインバータ回路を使用した半
導体論理回路の消費電力を低減し、かつ動作速度を向上
させることを目的とする。 【構成】入力信号INをCMOSインバータ回路1に入
力し、そのCMOSインバータ回路1の出力信号SG3
に基づいて出力トランジスタTr1を駆動する半導体論理
回路で、前記CMOSインバータ回路1を構成するNチ
ャネルMOSトランジスタはサイズの大きい第一のトラ
ンジスタTr4とサイズの小さい第二のトランジスタTr5
とが並列に接続され、前記入力信号INは前記CMOS
インバータ回路1を構成するPチャネルMOSトランジ
スタTr3と前記第二のトランジスタTr5のゲートに入力
され、前記第一のトランジスタTr4には入力信号INが
Hレベルとなるリセット動作時にHレベルとなる制御信
号SG2が入力される。
導体論理回路の消費電力を低減し、かつ動作速度を向上
させることを目的とする。 【構成】入力信号INをCMOSインバータ回路1に入
力し、そのCMOSインバータ回路1の出力信号SG3
に基づいて出力トランジスタTr1を駆動する半導体論理
回路で、前記CMOSインバータ回路1を構成するNチ
ャネルMOSトランジスタはサイズの大きい第一のトラ
ンジスタTr4とサイズの小さい第二のトランジスタTr5
とが並列に接続され、前記入力信号INは前記CMOS
インバータ回路1を構成するPチャネルMOSトランジ
スタTr3と前記第二のトランジスタTr5のゲートに入力
され、前記第一のトランジスタTr4には入力信号INが
Hレベルとなるリセット動作時にHレベルとなる制御信
号SG2が入力される。
Description
【0001】
【産業上の利用分野】この発明はCMOSインバータ回
路を使用した半導体論理回路に関するものである。
路を使用した半導体論理回路に関するものである。
【0002】近年の半導体論理回路ではその動作の高速
化及び消費電力の低減が益々要請されている。そこで、
CMOSインバータ回路を使用した半導体論理回路では
同CMOSインバータ回路での貫通電流の発生及び同貫
通電流による電源ノイズの発生を防止することにより消
費電力を低減し、かつ動作の高速化を図ることが要請さ
れている。
化及び消費電力の低減が益々要請されている。そこで、
CMOSインバータ回路を使用した半導体論理回路では
同CMOSインバータ回路での貫通電流の発生及び同貫
通電流による電源ノイズの発生を防止することにより消
費電力を低減し、かつ動作の高速化を図ることが要請さ
れている。
【0003】
【従来の技術】CMOSインバータ回路を使用した従来
の半導体論理回路の一例を図4に示す出力回路において
説明すると、インバータ回路1a,1bの入力端子には
相補信号の入力信号IN,バーINが入力され、同イン
バータ回路1a,1bの出力信号は高電位側電源Vccと
低電位側電源Vssとの間で直列に接続されたNチャネル
MOSトランジスタTr1,Tr2のゲートに入力されてい
る。
の半導体論理回路の一例を図4に示す出力回路において
説明すると、インバータ回路1a,1bの入力端子には
相補信号の入力信号IN,バーINが入力され、同イン
バータ回路1a,1bの出力信号は高電位側電源Vccと
低電位側電源Vssとの間で直列に接続されたNチャネル
MOSトランジスタTr1,Tr2のゲートに入力されてい
る。
【0004】そして、前記トランジスタTr1,Tr2の接
続点から出力信号OUTが出力される。このような出力
回路では、例えば前記入力信号INがHレベル、同バー
INがLレベルとなると、インバータ回路1aの出力信
号はLレベル、インバータ回路1bの出力信号はHレベ
ルとなる。
続点から出力信号OUTが出力される。このような出力
回路では、例えば前記入力信号INがHレベル、同バー
INがLレベルとなると、インバータ回路1aの出力信
号はLレベル、インバータ回路1bの出力信号はHレベ
ルとなる。
【0005】すると、トランジスタTr1はオフされると
ともに、トランジスタTr2はオンされて、出力信号OU
TはLレベルとなる。一方、前記入力信号INがLレベ
ル、同バーINがHレベルとなると、インバータ回路1
aの出力信号はHレベル、インバータ回路1bの出力信
号はLレベルとなる。
ともに、トランジスタTr2はオンされて、出力信号OU
TはLレベルとなる。一方、前記入力信号INがLレベ
ル、同バーINがHレベルとなると、インバータ回路1
aの出力信号はHレベル、インバータ回路1bの出力信
号はLレベルとなる。
【0006】すると、トランジスタTr1はオンされると
ともに、トランジスタTr2はオフされて、出力信号OU
TはHレベルとなる。
ともに、トランジスタTr2はオフされて、出力信号OU
TはHレベルとなる。
【0007】
【発明が解決しようとする課題】上記のような出力回路
では、例えば入力信号INがLレベルからHレベルに立
ち上がるとき、図5に示すような過渡時間t1が存在
し、この過渡時間t1中においてインバータ回路1aに
供給される高電位側電源から低電位側電源に向かって貫
通電流Ip が流れる。
では、例えば入力信号INがLレベルからHレベルに立
ち上がるとき、図5に示すような過渡時間t1が存在
し、この過渡時間t1中においてインバータ回路1aに
供給される高電位側電源から低電位側電源に向かって貫
通電流Ip が流れる。
【0008】また、入力信号INがHレベルからLレベ
ルに立ち下がるときにも同様にインバータ回路1aに貫
通電流Ip が流れ、入力信号バーINによるインバータ
回路1bの動作においても同様に貫通電流Ip が発生す
る。
ルに立ち下がるときにも同様にインバータ回路1aに貫
通電流Ip が流れ、入力信号バーINによるインバータ
回路1bの動作においても同様に貫通電流Ip が発生す
る。
【0009】このような貫通電流Ip は消費電力の増大
の原因となるとともに、この貫通電流Ip と前記出力ト
ランジスタTr1,Tr2の出力電流とが重なると電源Vc
c,Vssにノイズが発生して他の内部回路の誤動作の原
因となる。
の原因となるとともに、この貫通電流Ip と前記出力ト
ランジスタTr1,Tr2の出力電流とが重なると電源Vc
c,Vssにノイズが発生して他の内部回路の誤動作の原
因となる。
【0010】そこで、他の内部回路の誤動作を防止する
ために出力トランジスタTr1,Tr2に流れる出力電流を
制限すると、同出力トランジスタTr1,Tr2の負荷駆動
能力が低下して動作の高速化に支障を来すという問題点
がある。
ために出力トランジスタTr1,Tr2に流れる出力電流を
制限すると、同出力トランジスタTr1,Tr2の負荷駆動
能力が低下して動作の高速化に支障を来すという問題点
がある。
【0011】この発明の目的は、CMOSインバータ回
路を使用した半導体論理回路の消費電力を低減し、かつ
動作速度を向上させることにある。
路を使用した半導体論理回路の消費電力を低減し、かつ
動作速度を向上させることにある。
【0012】
【課題を解決するための手段】図1は本発明の原理説明
図である。すなわち、入力信号INをCMOSインバー
タ回路1に入力し、そのCMOSインバータ回路1の出
力信号SG3に基づいて出力トランジスタTr1を駆動す
る半導体論理回路で、前記CMOSインバータ回路1を
構成するNチャネルMOSトランジスタはサイズの大き
い第一のトランジスタTr4とサイズの小さい第二のトラ
ンジスタTr5とが並列に接続され、前記入力信号INは
前記CMOSインバータ回路1を構成するPチャネルM
OSトランジスタTr3と前記第二のトランジスタTr5の
ゲートに入力され、前記第一のトランジスタTr4には入
力信号INがHレベルとなるリセット動作時にHレベル
となる制御信号SG2が入力される。
図である。すなわち、入力信号INをCMOSインバー
タ回路1に入力し、そのCMOSインバータ回路1の出
力信号SG3に基づいて出力トランジスタTr1を駆動す
る半導体論理回路で、前記CMOSインバータ回路1を
構成するNチャネルMOSトランジスタはサイズの大き
い第一のトランジスタTr4とサイズの小さい第二のトラ
ンジスタTr5とが並列に接続され、前記入力信号INは
前記CMOSインバータ回路1を構成するPチャネルM
OSトランジスタTr3と前記第二のトランジスタTr5の
ゲートに入力され、前記第一のトランジスタTr4には入
力信号INがHレベルとなるリセット動作時にHレベル
となる制御信号SG2が入力される。
【0013】
【作用】第一のトランジスタTr4は出力トランジスタT
r1のリセット動作時にのみオンされて出力トランジスタ
Tr1のゲート電位がLレベルとなり、その状態で入力信
号INがPチャネルMOSトランジスタTr3と前記第二
のトランジスタTr5のゲートに入力される。
r1のリセット動作時にのみオンされて出力トランジスタ
Tr1のゲート電位がLレベルとなり、その状態で入力信
号INがPチャネルMOSトランジスタTr3と前記第二
のトランジスタTr5のゲートに入力される。
【0014】そして、入力信号INがLレベルであれば
PチャネルMOSトランジスタTr3がオンされて出力ト
ランジスタTr1のゲート電位が速やかに引き上げられて
出力トランジスタTr1がオンされ、入力信号INがHレ
ベルであれば前記第二のトランジスタTr5がオンされて
出力トランジスタTr1のゲート電位SG3がLレベルに
維持される。
PチャネルMOSトランジスタTr3がオンされて出力ト
ランジスタTr1のゲート電位が速やかに引き上げられて
出力トランジスタTr1がオンされ、入力信号INがHレ
ベルであれば前記第二のトランジスタTr5がオンされて
出力トランジスタTr1のゲート電位SG3がLレベルに
維持される。
【0015】従って、PチャネルMOSトランジスタT
r3と第一のトランジスタTr4とによる貫通電流の発生は
防止され、PチャネルMOSトランジスタTr3と第二の
トランジスタTr5とによる貫通電流は僅かとなる。
r3と第一のトランジスタTr4とによる貫通電流の発生は
防止され、PチャネルMOSトランジスタTr3と第二の
トランジスタTr5とによる貫通電流は僅かとなる。
【0016】
【実施例】以下、この発明を具体化した一実施例を図2
及び図3に従って説明する。なお、前記実施例と同一構
成部分は同一符号を付して説明する。
及び図3に従って説明する。なお、前記実施例と同一構
成部分は同一符号を付して説明する。
【0017】図2に示す出力回路は半導体記憶装置の一
種類であるDRAMからよみだされるデータを出力する
出力回路であり、出力トランジスタTr1,Tr2のゲート
に接続される駆動回路は入力信号DBZと同DBXとが
異なる点を除いて同一構成であるため、出力トランジス
タTr1の駆動回路について説明する。
種類であるDRAMからよみだされるデータを出力する
出力回路であり、出力トランジスタTr1,Tr2のゲート
に接続される駆動回路は入力信号DBZと同DBXとが
異なる点を除いて同一構成であるため、出力トランジス
タTr1の駆動回路について説明する。
【0018】制御信号CASバーは偶数段のインバータ
回路で構成されるディレイ回路2aを介してNAND回
路3aの第一の入力端子に入力されるとともに同NAN
D回路3aの第二の入力端子に直接入力され、同NAN
D回路3aの第三の入力端子には前記入力信号DBZが
入力されている。
回路で構成されるディレイ回路2aを介してNAND回
路3aの第一の入力端子に入力されるとともに同NAN
D回路3aの第二の入力端子に直接入力され、同NAN
D回路3aの第三の入力端子には前記入力信号DBZが
入力されている。
【0019】なお、入力信号DBZ,DBXは選択され
た記憶セルから読み出されるセル情報であり、そのセル
情報が「H」の場合は入力信号DBZがLレベルとな
り、セル情報が「L」の場合は入力信号DBXがLレベ
ルとなる。
た記憶セルから読み出されるセル情報であり、そのセル
情報が「H」の場合は入力信号DBZがLレベルとな
り、セル情報が「L」の場合は入力信号DBXがLレベ
ルとなる。
【0020】前記NAND回路3aの出力信号はインバ
ータ回路1cを介してNチャネルMOSトランジスタT
r4のゲートに入力され、同トランジスタTr4のドレイン
はPチャネルMOSトランジスタTr3のドレインに接続
されるとともに前記出力トランジスタTr1のゲートに接
続されている。
ータ回路1cを介してNチャネルMOSトランジスタT
r4のゲートに入力され、同トランジスタTr4のドレイン
はPチャネルMOSトランジスタTr3のドレインに接続
されるとともに前記出力トランジスタTr1のゲートに接
続されている。
【0021】前記出力トランジスタTr1のゲートと電源
Vssとの間にはNチャネルMOSトランジスタTr5が接
続され、前記トランジスタTr3,Tr5のゲートには入力
信号DBZが入力されている。また、前記トランジスタ
Tr3のソースは電源Vccに接続されている。
Vssとの間にはNチャネルMOSトランジスタTr5が接
続され、前記トランジスタTr3,Tr5のゲートには入力
信号DBZが入力されている。また、前記トランジスタ
Tr3のソースは電源Vccに接続されている。
【0022】なお、出力トランジスタTr2の駆動回路は
ディレイ回路2b、NAND回路3b、インバータ回路
1d、PチャネルMOSトランジスタTr6及びNチャネ
ルMOSトランジスタTr7,Tr8とで出力トランジスタ
Tr1の駆動回路と同様に構成され、入力信号DBZに換
えて入力信号DBXが入力される点においてのみ相違す
る。
ディレイ回路2b、NAND回路3b、インバータ回路
1d、PチャネルMOSトランジスタTr6及びNチャネ
ルMOSトランジスタTr7,Tr8とで出力トランジスタ
Tr1の駆動回路と同様に構成され、入力信号DBZに換
えて入力信号DBXが入力される点においてのみ相違す
る。
【0023】また、前記トランジスタTr5,Tr8のサイ
ズは前記トランジスタTr3,Tr4,Tr6,Tr7のサイズ
に比べて充分小さくなっている。次に、上記のように構
成された出力回路の作用を図3に従って説明する。
ズは前記トランジスタTr3,Tr4,Tr6,Tr7のサイズ
に比べて充分小さくなっている。次に、上記のように構
成された出力回路の作用を図3に従って説明する。
【0024】さて、セル情報の読出し動作を待つ状態で
は制御信号CASバー、入力信号DBZ,DBXがとも
にHレベルとなってインバータ回路1c,1dの出力信
号SG2,SG5はともにHレベルとなってトランジス
タTr4,Tr7がオンされて出力トランジスタTr1,Tr2
のゲート電位SG3,SG6はともにLレベルとなる。
従って、出力トランジスタTr1,Tr2はともにオフされ
て出力信号OUTは不定状態にリセットされる。
は制御信号CASバー、入力信号DBZ,DBXがとも
にHレベルとなってインバータ回路1c,1dの出力信
号SG2,SG5はともにHレベルとなってトランジス
タTr4,Tr7がオンされて出力トランジスタTr1,Tr2
のゲート電位SG3,SG6はともにLレベルとなる。
従って、出力トランジスタTr1,Tr2はともにオフされ
て出力信号OUTは不定状態にリセットされる。
【0025】次いで、「H」のセル情報が読み出される
場合を説明すると、入力信号DBZ及び同DBXがHレ
ベルに維持された状態で制御信号CASバーがHレベル
からLレベルに立ち下がるとNAND回路3aの出力信
号はHレベルとなり、インバータ回路1cの出力信号S
G2はLレベルとなってトランジスタTr4はオフされ
る。
場合を説明すると、入力信号DBZ及び同DBXがHレ
ベルに維持された状態で制御信号CASバーがHレベル
からLレベルに立ち下がるとNAND回路3aの出力信
号はHレベルとなり、インバータ回路1cの出力信号S
G2はLレベルとなってトランジスタTr4はオフされ
る。
【0026】この状態で入力信号DBZがLレベルとな
ると、トランジスタTr3がオンされて出力トランジスタ
Tr1のゲート電位SG3がHレベルとなり、同出力トラ
ンジスタTr1がオンされる。
ると、トランジスタTr3がオンされて出力トランジスタ
Tr1のゲート電位SG3がHレベルとなり、同出力トラ
ンジスタTr1がオンされる。
【0027】一方、制御信号CASバーがHレベルから
Lレベルに立ち下がるとNAND回路3bの出力信号は
Hレベルとなり、インバータ回路1dの出力信号SG5
はLレベルとなってトランジスタTr7はオフされる。
Lレベルに立ち下がるとNAND回路3bの出力信号は
Hレベルとなり、インバータ回路1dの出力信号SG5
はLレベルとなってトランジスタTr7はオフされる。
【0028】そして、入力信号DBXはHレベルに維持
されているのでトランジスタTr6はオフされるとともに
トランジスタTr8がオンされて、出力トランジスタTr2
のゲート電位SG6がLレベルとなって同出力トランジ
スタTr2がオフされる。従って、出力信号OUTはHレ
ベルとなる。
されているのでトランジスタTr6はオフされるとともに
トランジスタTr8がオンされて、出力トランジスタTr2
のゲート電位SG6がLレベルとなって同出力トランジ
スタTr2がオフされる。従って、出力信号OUTはHレ
ベルとなる。
【0029】また、「L」のセル情報が読み出された場
合は入力信号DBZがHレベルに維持されるとともに入
力信号DBXがLレベルとなるため、前記駆動回路の動
作が逆転して出力信号OUTがLレベルとなる。
合は入力信号DBZがHレベルに維持されるとともに入
力信号DBXがLレベルとなるため、前記駆動回路の動
作が逆転して出力信号OUTがLレベルとなる。
【0030】以上のようにこの出力回路では、Hレベル
の制御信号CASバーでトランジスタTr4,Tr7をオン
させて出力トランジスタTr1,Tr2をオフさせて出力信
号OUTをリセットし、次いで入力信号DBZ及び同D
BXの変化に先立ってLレベルとなる制御信号CASバ
ーで前記トランジスタTr4,Tr7をオフさせる。
の制御信号CASバーでトランジスタTr4,Tr7をオン
させて出力トランジスタTr1,Tr2をオフさせて出力信
号OUTをリセットし、次いで入力信号DBZ及び同D
BXの変化に先立ってLレベルとなる制御信号CASバ
ーで前記トランジスタTr4,Tr7をオフさせる。
【0031】この状態で入力信号DBZ、同DBXのい
ずれかをLレベルとすることによりトランジスタTr3,
Tr6のいずれかをオンさせて出力トランジスタTr1,T
r2のゲート電位SG3,SG6のいずれかを速やかにH
レベルに立ち上げてHレベル若しくはLレベルの出力信
号OUTを出力することができる。
ずれかをLレベルとすることによりトランジスタTr3,
Tr6のいずれかをオンさせて出力トランジスタTr1,T
r2のゲート電位SG3,SG6のいずれかを速やかにH
レベルに立ち上げてHレベル若しくはLレベルの出力信
号OUTを出力することができる。
【0032】この結果、トランジスタTr3,Tr6がオン
される場合にはトランジスタTr4,Tr7が確実にオフさ
れているため、トランジスタTr3,Tr4及びトランジス
タTr6,Tr7による貫通電流は確実に防止される。
される場合にはトランジスタTr4,Tr7が確実にオフさ
れているため、トランジスタTr3,Tr4及びトランジス
タTr6,Tr7による貫通電流は確実に防止される。
【0033】また、入力信号DBZ及び同DBXの立ち
下がり時にトランジスタTr3,Tr5若しくはトランジス
タTr6,Tr8がともにオン状態となる状態が生じるが、
トランジスタTr5,Tr8はそのサイズが小さいため、ト
ランジスタTr3,Tr5若しくはトランジスタTr6,Tr8
に流れる貫通電流は小さなものとなる。
下がり時にトランジスタTr3,Tr5若しくはトランジス
タTr6,Tr8がともにオン状態となる状態が生じるが、
トランジスタTr5,Tr8はそのサイズが小さいため、ト
ランジスタTr3,Tr5若しくはトランジスタTr6,Tr8
に流れる貫通電流は小さなものとなる。
【0034】従って、この出力回路では貫通電流を防止
して消費電力を低減することができるとともに出力トラ
ンジスタTr1,Tr2の立ち上がり速度を向上させること
ができ、貫通電流による電源ノイズの発生を防止するこ
とができる。
して消費電力を低減することができるとともに出力トラ
ンジスタTr1,Tr2の立ち上がり速度を向上させること
ができ、貫通電流による電源ノイズの発生を防止するこ
とができる。
【0035】また、貫通電流を抑制することができるこ
とから出力トランジスタTr1,Tr2の出力電流を制限す
る必要がないので、出力トランジスタTr1,Tr2の負荷
駆動能力を充分確保して動作速度を向上させることがで
きる。
とから出力トランジスタTr1,Tr2の出力電流を制限す
る必要がないので、出力トランジスタTr1,Tr2の負荷
駆動能力を充分確保して動作速度を向上させることがで
きる。
【0036】
【発明の効果】以上詳述したように、この発明はCMO
Sインバータ回路を使用した半導体論理回路の消費電力
を低減し、かつ動作速度を向上させることができる優れ
た効果を発揮する。
Sインバータ回路を使用した半導体論理回路の消費電力
を低減し、かつ動作速度を向上させることができる優れ
た効果を発揮する。
【図1】本発明の原理説明図である。
【図2】本発明の一実施例を示す回路図である。
【図3】一実施例の動作を示す波形図である。
【図4】従来例を示す回路図である。
【図5】従来例の動作を示す波形図である。
1 CMOSインバータ回路 SG2 制御信号 SG3 出力信号 Tr1 出力トランジスタ Tr3 PチャネルMOSトランジスタ Tr4 第一のトランジスタ Tr5 第二のトランジスタ IN 入力信号
Claims (1)
- 【請求項1】 入力信号(IN)をCMOSインバータ
回路(1)に入力し、そのCMOSインバータ回路
(1)の出力信号(SG3)に基づいて出力トランジス
タ(Tr1)を駆動する半導体論理回路であって、 前記CMOSインバータ回路(1)を構成するNチャネ
ルMOSトランジスタはサイズの大きい第一のトランジ
スタ(Tr4)とサイズの小さい第二のトランジスタ(T
r5)を並列に接続し、前記入力信号(IN)は前記CM
OSインバータ回路(1)を構成するPチャネルMOS
トランジスタ(Tr3)と前記第二のトランジスタ(Tr
5)のゲートに入力し、前記第一のトランジスタ(Tr
4)には入力信号(IN)がHレベルとなるリセット動
作時にHレベルとなる制御信号(SG2)を入力したこ
とを特徴とする半導体論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4062351A JPH05268066A (ja) | 1992-03-18 | 1992-03-18 | 半導体論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4062351A JPH05268066A (ja) | 1992-03-18 | 1992-03-18 | 半導体論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05268066A true JPH05268066A (ja) | 1993-10-15 |
Family
ID=13197617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4062351A Withdrawn JPH05268066A (ja) | 1992-03-18 | 1992-03-18 | 半導体論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05268066A (ja) |
-
1992
- 1992-03-18 JP JP4062351A patent/JPH05268066A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |