JP2516302B2 - 差動受信機 - Google Patents
差動受信機Info
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- JP2516302B2 JP2516302B2 JP4169652A JP16965292A JP2516302B2 JP 2516302 B2 JP2516302 B2 JP 2516302B2 JP 4169652 A JP4169652 A JP 4169652A JP 16965292 A JP16965292 A JP 16965292A JP 2516302 B2 JP2516302 B2 JP 2516302B2
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- Japan
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- transistor
- coupled
- drain
- power supply
- differential receiver
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般に、通常５ボルト
よりも低い電圧で動作するも、５ボルトの電源電圧を許
容しうる回路を構成する方法に関するものである。本発
明は又、一般に５ボルトの電源電圧により給電される装
置からの入力論理信号を許容しうる差動受信機にも関す
るもので、特に、５ボルトまでの電圧レベルを有する論
理回路を、例えば3.3 Ｖのような低電圧が給電される論
理回路に結合しうるCMOS差動増幅器に関するものであ
る。
よりも低い電圧で動作するも、５ボルトの電源電圧を許
容しうる回路を構成する方法に関するものである。本発
明は又、一般に５ボルトの電源電圧により給電される装
置からの入力論理信号を許容しうる差動受信機にも関す
るもので、特に、５ボルトまでの電圧レベルを有する論
理回路を、例えば3.3 Ｖのような低電圧が給電される論
理回路に結合しうるCMOS差動増幅器に関するものであ
る。
【０００２】
【従来の技術】相補型金属酸化物半導体(CMOS)装置は逐
次小型化されている為、益々幅狭となっている給電ライ
ンにまたがる電圧差の悪影響を低減させるために電源電
圧を対応して減少させている。しかし、公称5 ボルトか
ら3.3 ボルトへのこの電圧の低減化はすべての製造業者
が同時に行なっているものではない。この電圧の低減化
は他の半導体装置と接続する必要のあるすべての半導体
装置に行なわているものでもない。従って、3.3 ボルト
で動作するように設計した超大規模集積(VLSI)チップを
５ボルトで動作する他のチップとインタフェースしうる
ようにする必要がある。
次小型化されている為、益々幅狭となっている給電ライ
ンにまたがる電圧差の悪影響を低減させるために電源電
圧を対応して減少させている。しかし、公称5 ボルトか
ら3.3 ボルトへのこの電圧の低減化はすべての製造業者
が同時に行なっているものではない。この電圧の低減化
は他の半導体装置と接続する必要のあるすべての半導体
装置に行なわているものでもない。従って、3.3 ボルト
で動作するように設計した超大規模集積(VLSI)チップを
５ボルトで動作する他のチップとインタフェースしうる
ようにする必要がある。
【０００３】このインタフェースを適切に行なうには、
3.3 ボルトの動作用に設計した素子に加わるストレスを
回避する特別な回路又は装置の技術を必要とする。或い
は又、装置がより高い電圧を許容しうるようにするのに
追加の製造工程を必要とする為に製造費が増大する。
又、設計を変更することにより、バッファ回路が占める
チップ面積を大きくする必要も生じる。代表的なCMOS受
信機段は、規定の電圧レベル( 一般にTTL のばあい、論
理値０に対する最大電圧レベル(V0max) は0.８ボルト
で、論理値１に対する最小電圧レベル(V1min) は2.0 ボ
ルトである) で動作するように設計された単なる比例イ
ンバータである。このような代表的なCMOS受信機を図１
に示す。しかし、標準システムでの最大入力電圧は５ボ
ルト電源電圧とする。５ボルトが図１の受信機段に印加
されると、トランジスタＱ2 は５ボルトのゲート−ソー
ス電圧及びゲート-ドレイン電圧を有する。通常3.3 ボ
ルトで動作するように設計された装置の場合、これらの
接合にまたがる5 ボルトの電圧により装置を直ちに破壊
するおそれがある。従って、CMOS受信機段の場合、通常
3.3 ボルトの電源電圧で動作しうるも、５ボルトの電源
電圧を許容しうるよにする必要がある。
3.3 ボルトの動作用に設計した素子に加わるストレスを
回避する特別な回路又は装置の技術を必要とする。或い
は又、装置がより高い電圧を許容しうるようにするのに
追加の製造工程を必要とする為に製造費が増大する。
又、設計を変更することにより、バッファ回路が占める
チップ面積を大きくする必要も生じる。代表的なCMOS受
信機段は、規定の電圧レベル( 一般にTTL のばあい、論
理値０に対する最大電圧レベル(V0max) は0.８ボルト
で、論理値１に対する最小電圧レベル(V1min) は2.0 ボ
ルトである) で動作するように設計された単なる比例イ
ンバータである。このような代表的なCMOS受信機を図１
に示す。しかし、標準システムでの最大入力電圧は５ボ
ルト電源電圧とする。５ボルトが図１の受信機段に印加
されると、トランジスタＱ2 は５ボルトのゲート−ソー
ス電圧及びゲート-ドレイン電圧を有する。通常3.3 ボ
ルトで動作するように設計された装置の場合、これらの
接合にまたがる5 ボルトの電圧により装置を直ちに破壊
するおそれがある。従って、CMOS受信機段の場合、通常
3.3 ボルトの電源電圧で動作しうるも、５ボルトの電源
電圧を許容しうるよにする必要がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、デー
タ入力信号を受けるトランジスタにまたがる最大電圧差
を制限する一対の相補型入力トランジスタを提供せんと
するにある。本発明の他の目的は、過渡的応答を早め、
受信機の入力段を保護するトランジスタ群を提供せんと
するにある。本発明の更に他の目的は、基準電圧を受
け、回路中の電流負荷を平衡化させるトランジスタ対を
提供せんとするにある。
タ入力信号を受けるトランジスタにまたがる最大電圧差
を制限する一対の相補型入力トランジスタを提供せんと
するにある。本発明の他の目的は、過渡的応答を早め、
受信機の入力段を保護するトランジスタ群を提供せんと
するにある。本発明の更に他の目的は、基準電圧を受
け、回路中の電流負荷を平衡化させるトランジスタ対を
提供せんとするにある。
【０００５】
【課題を解決するための手段】本発明差動受信機は、
a. バイアス用電源と、 b. 基準電圧源と、 c. 入力論理信号が供給されうる第１トランジスタと、 d. 第１トランジスタと並列の第２トランジスタであっ
て、この第２トランジスタのドレインがバイアス用電源
に結合されている当該第２トランジスタと、 e. 第１トランジスタと並列の第３トランジスタであっ
て、この第３トランジスタのドレインがバイアス用電源
に結合され、この第３トランジスタのソースが出力ノー
ドに結合されている当該第３トランジスタと、 f. 第１トランジスタのドレインをバイアス用電源に結
合する第４トランジスタと、 g. 基準電圧源に結合された第５トランジスタであっ
て、この第５トランジスタのドレインが出力ノードに結
合されている当該第５トランジスタと、 h. 第５トランジスタと並列の第６トランジスタであっ
て、この第６トランジスタのドレインがバイアス用電源
に結合されている当該第６トランジスタと、 i. 第１、第２、第５及び第６トランジスタのソースを
接地結合する第７トランジスタと、 j. 第１トランジスタのドレインに結合されたゲート
と、バイアス用電源に結合されたドレインと、出力ノー
ドに結合されたソースとを有する第８トランジスタとを
具えたことを特徴とする本発明によれば、異なる電源電
圧の論理装置を結合しうるようになる。
a. バイアス用電源と、 b. 基準電圧源と、 c. 入力論理信号が供給されうる第１トランジスタと、 d. 第１トランジスタと並列の第２トランジスタであっ
て、この第２トランジスタのドレインがバイアス用電源
に結合されている当該第２トランジスタと、 e. 第１トランジスタと並列の第３トランジスタであっ
て、この第３トランジスタのドレインがバイアス用電源
に結合され、この第３トランジスタのソースが出力ノー
ドに結合されている当該第３トランジスタと、 f. 第１トランジスタのドレインをバイアス用電源に結
合する第４トランジスタと、 g. 基準電圧源に結合された第５トランジスタであっ
て、この第５トランジスタのドレインが出力ノードに結
合されている当該第５トランジスタと、 h. 第５トランジスタと並列の第６トランジスタであっ
て、この第６トランジスタのドレインがバイアス用電源
に結合されている当該第６トランジスタと、 i. 第１、第２、第５及び第６トランジスタのソースを
接地結合する第７トランジスタと、 j. 第１トランジスタのドレインに結合されたゲート
と、バイアス用電源に結合されたドレインと、出力ノー
ドに結合されたソースとを有する第８トランジスタとを
具えたことを特徴とする本発明によれば、異なる電源電
圧の論理装置を結合しうるようになる。
【０００６】
【実施例】本発明による受信機段を図３に示す。図２は
本発明の受信機段の基礎となる回路である。本例では、
論理入力信号VIN がトランジスタQ3に印加され、基準電
圧VREF (約(V0max + V1min )／2 すなわちTTL の場合約
1.4 ボルト) がトランジスタQ4に印加される。3.3 ボル
トにより給電される装置の場合、基準電圧は通常1.6 〜
1.7 ボルトである。ECL ( エミッタ結合論理) 装置の場
合、VREFは約−0.9ボルトである。図１，２に及び３に
示すトランジスタはすべてエンハンスメントモード装置
である。この回路の場合、ノード３における電圧がVIN
及びVREFのうち高い方を追従し、これによりトランジス
タQ3の両端間の電圧差を制限するという利点が得られ
る。しかし、トランジスタQ1はノード１及びノード３に
おける最大高レベルを（3.3V-Vtp) に制限することを確
かめた。ここに VtpはPMOS装置のしきい値電圧である。
更に重要なことに、トランジスタQ1はノード１及びノー
ド３がVIN を遅延させるように過渡応答を制限し、その
結果論理値０から論理値１への入力の過渡中に過大電圧
が生じる。トランジスタQ5は単に自己バイアスされた電
流シンクとして作用する。
本発明の受信機段の基礎となる回路である。本例では、
論理入力信号VIN がトランジスタQ3に印加され、基準電
圧VREF (約(V0max + V1min )／2 すなわちTTL の場合約
1.4 ボルト) がトランジスタQ4に印加される。3.3 ボル
トにより給電される装置の場合、基準電圧は通常1.6 〜
1.7 ボルトである。ECL ( エミッタ結合論理) 装置の場
合、VREFは約−0.9ボルトである。図１，２に及び３に
示すトランジスタはすべてエンハンスメントモード装置
である。この回路の場合、ノード３における電圧がVIN
及びVREFのうち高い方を追従し、これによりトランジス
タQ3の両端間の電圧差を制限するという利点が得られ
る。しかし、トランジスタQ1はノード１及びノード３に
おける最大高レベルを（3.3V-Vtp) に制限することを確
かめた。ここに VtpはPMOS装置のしきい値電圧である。
更に重要なことに、トランジスタQ1はノード１及びノー
ド３がVIN を遅延させるように過渡応答を制限し、その
結果論理値０から論理値１への入力の過渡中に過大電圧
が生じる。トランジスタQ5は単に自己バイアスされた電
流シンクとして作用する。
【０００７】図３に示す受信機段はトランジスタQ6，Q7
及びQ8を設けることにより上述した問題を解決してい
る。論理入力信号VIN はトランジスタQ3及びQ6の並列回
路に与えられる。トランジスタQ6は、論理入力信号VIN
が論理値０から論理値１への高レベルへの電圧遷移中に
ノード３を充電する電流源として作用する。トランジス
タQ6のゲート幅はトランジスタQ3のゲート幅に比べて狭
く好ましくはトランジスタQ3のゲート幅の約10％とす
る。トランジスタQ6のゲートは入力ランプを追従するの
に充分高速にノード３を充電するように充分に大きい。
この動作により、特にVIN を生じる論理装置が3.3 ボル
トよりも大きい電圧、例えば５ボルトで動作した場合に
トランジスタQ3にまたがって過大な電圧差が生じるのを
防止する。トランジスタQ6のドレインは3.3 ボルトの電
源に直接接続されており、論理値０から論理値１への遷
移時にノード３を迅速に3.3 ボルトに引込む。
及びQ8を設けることにより上述した問題を解決してい
る。論理入力信号VIN はトランジスタQ3及びQ6の並列回
路に与えられる。トランジスタQ6は、論理入力信号VIN
が論理値０から論理値１への高レベルへの電圧遷移中に
ノード３を充電する電流源として作用する。トランジス
タQ6のゲート幅はトランジスタQ3のゲート幅に比べて狭
く好ましくはトランジスタQ3のゲート幅の約10％とす
る。トランジスタQ6のゲートは入力ランプを追従するの
に充分高速にノード３を充電するように充分に大きい。
この動作により、特にVIN を生じる論理装置が3.3 ボル
トよりも大きい電圧、例えば５ボルトで動作した場合に
トランジスタQ3にまたがって過大な電圧差が生じるのを
防止する。トランジスタQ6のドレインは3.3 ボルトの電
源に直接接続されており、論理値０から論理値１への遷
移時にノード３を迅速に3.3 ボルトに引込む。
【０００８】ノード１はトランジスタQ3を経て充電で
き、トランジスタQ1により制限されない。トランジスタ
Q7はトランジスタQ6の効果を平衡化させる。換言すれば
以下の通りである。まず最初トランジスタQ6及びQ7の効
果を無視すると、トランジスタQ3及びQ4は通常差動増幅
器として作用する。VIN 及びVREFが高レベルにあると、
トランジスタQ3及びQ4は同じ電流を流す。ここでトラン
ジスタQ6が設けられているとすると、差動増幅器中の電
流負荷を平衡化させるのにトランジスタQ7が必要とな
る。トランジスタQ6及びQ7を加えることにより、通常の
動作領域(VIN≦3.3V) における増幅特性に及ぼす影響が
無視しうるようになる。しかし VIN＞3.3Vになると、ノ
ード３における高電圧の結果ノード１を高電圧とし、こ
れによりトランジスタQ8の効果が無ければトランジスタ
Q2のバイアス効果を不適切なものとする。通常、 VIN＞
VREFである場合には、トランジスタQ4は遮断し、トラン
ジスタQ2が出力を高レベルに引上げる。この場合、トラ
ンジスタQ4が正しくターン・オフされるが、トランジス
タQ2も遮断する傾向にある。しかし、この傾向はトラン
ジスタQ8により阻止される。VIN が低レベル (＜0.8V)
にあると、トランジスタQ8は出力が低レベルとなるのを
阻止しない。VIN が高レベル (＞2.0V) にあると、トラ
ンジスタQ8がトランジスタQ2を機能的に援助し、VIN が
極めて高いレベル(＞3.3V) にある場合に、トランジス
タQ8が出力ノードを完全駆動状態にする。すなわち、VI
N ＞3.3Vの場合に受信機はその常規動作域外で動作して
いるものとみなされ、この場合トランジスタQ8が差動増
幅作用を無効にする。この場合、トランジスタQ8が3.3
ボルトの電源をノード２に、従って出力端VOUTに接続す
る。本発明は上述した実施例に限定されず、幾多の変更
を加えうること勿論である。
き、トランジスタQ1により制限されない。トランジスタ
Q7はトランジスタQ6の効果を平衡化させる。換言すれば
以下の通りである。まず最初トランジスタQ6及びQ7の効
果を無視すると、トランジスタQ3及びQ4は通常差動増幅
器として作用する。VIN 及びVREFが高レベルにあると、
トランジスタQ3及びQ4は同じ電流を流す。ここでトラン
ジスタQ6が設けられているとすると、差動増幅器中の電
流負荷を平衡化させるのにトランジスタQ7が必要とな
る。トランジスタQ6及びQ7を加えることにより、通常の
動作領域(VIN≦3.3V) における増幅特性に及ぼす影響が
無視しうるようになる。しかし VIN＞3.3Vになると、ノ
ード３における高電圧の結果ノード１を高電圧とし、こ
れによりトランジスタQ8の効果が無ければトランジスタ
Q2のバイアス効果を不適切なものとする。通常、 VIN＞
VREFである場合には、トランジスタQ4は遮断し、トラン
ジスタQ2が出力を高レベルに引上げる。この場合、トラ
ンジスタQ4が正しくターン・オフされるが、トランジス
タQ2も遮断する傾向にある。しかし、この傾向はトラン
ジスタQ8により阻止される。VIN が低レベル (＜0.8V)
にあると、トランジスタQ8は出力が低レベルとなるのを
阻止しない。VIN が高レベル (＞2.0V) にあると、トラ
ンジスタQ8がトランジスタQ2を機能的に援助し、VIN が
極めて高いレベル(＞3.3V) にある場合に、トランジス
タQ8が出力ノードを完全駆動状態にする。すなわち、VI
N ＞3.3Vの場合に受信機はその常規動作域外で動作して
いるものとみなされ、この場合トランジスタQ8が差動増
幅作用を無効にする。この場合、トランジスタQ8が3.3
ボルトの電源をノード２に、従って出力端VOUTに接続す
る。本発明は上述した実施例に限定されず、幾多の変更
を加えうること勿論である。
【図１】従来の受信機段を示す回路図である。
【図２】本発明のCMOS受信機段の基礎となる回路であ
る。
る。
【図３】本発明のCMOS受信機段の一実施例を示す回路で
ある。
ある。
１〜３ ノード Q1〜Q8 トランジスタ
Claims (4)
- 【請求項１】 a. バイアス用電源と、 b. 基準電圧源と、 c. 入力論理信号が供給されうる第１トランジスタ（Ｑ
３）と、 d. 第１トランジスタと並列の第２トランジスタ（Ｑ
６）であって、この第２トランジスタのドレインがバイ
アス用電源に結合されている当該第２トランジスタ（Ｑ
６）と、 e. 第１トランジスタと並列の第３トランジスタ（Ｑ
８）であって、この第３トランジスタのドレインがバイ
アス用電源に結合され、この第３トランジスタのソース
が出力ノードに結合されている当該第３トランジスタ
（Ｑ８）と、 f. 第１トランジスタのドレインをバイアス用電源に結
合する第４トランジスタ（Ｑ１）と、 g. 基準電圧源に結合された第５トランジスタ（Ｑ４）
であって、この第５トランジスタのドレインが出力ノー
ドに結合されている当該第５トランジスタ（Ｑ４）と、 h. 第５トランジスタと並列の第６トランジスタ（Ｑ
７）であって、この第６トランジスタのドレインがバイ
アス用電源に結合されている当該第６トランジスタ（Ｑ
７）と、 i. 第１、第２、第５及び第６トランジスタのソースを
接地結合する第７トランジスタ（Ｑ５）と、 j. 第１トランジスタのドレインに結合されたゲート
と、バイアス用電源に結合されたドレインと、出力ノー
ドに結合されたソースとを有する第８トランジスタ（Ｑ
２）とを具えたことを特徴とする差動受信機。 - 【請求項２】 請求項１に記載の差動受信機において、
第４及び第８トランジスタをＰチャネル電界効果トラン
ジスタとし、残りの他のトランジスタをＮチャネル電界
効果トランジスタとしたことを特徴とする差動受信機。 - 【請求項３】 請求項１に記載の差動受信機において、
第２トランジスタのゲート幅を第１トランジスタのゲー
ト幅に比べて狭くしたことを特徴とする差動受信機。 - 【請求項４】 請求項１に記載の差動受信機において、
第６トランジスタのゲート幅を第５トランジスタのゲー
ト幅に比べて狭くしたことを特徴とする差動受信機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/724407 | 1991-06-28 | ||
| US07/724,407 US5172016A (en) | 1991-06-28 | 1991-06-28 | Five-volt tolerant differential receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661757A JPH0661757A (ja) | 1994-03-04 |
| JP2516302B2 true JP2516302B2 (ja) | 1996-07-24 |
Family
ID=24910316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169652A Expired - Lifetime JP2516302B2 (ja) | 1991-06-28 | 1992-06-26 | 差動受信機 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5172016A (ja) |
| JP (1) | JP2516302B2 (ja) |
| CA (1) | CA2072266A1 (ja) |
| DE (1) | DE4221082C2 (ja) |
| FR (1) | FR2681991B1 (ja) |
| GB (1) | GB2258964B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281869A (en) * | 1992-07-01 | 1994-01-25 | Digital Equipment Corporation | Reduced-voltage NMOS output driver |
| US5387826A (en) * | 1993-02-10 | 1995-02-07 | National Semiconductor Corporation | Overvoltage protection against charge leakage in an output driver |
| EP0630110B1 (en) * | 1993-06-15 | 1997-04-23 | ALCATEL BELL Naamloze Vennootschap | Level conversion circuit |
| US5414382A (en) * | 1993-09-30 | 1995-05-09 | International Business Machines Corporation | Impedance buffer for driving capacitive loads |
| US5493235A (en) * | 1994-09-14 | 1996-02-20 | Unitrode Corporation | Programmable and stable threshold CMOS inverter |
| US5539333A (en) * | 1995-01-23 | 1996-07-23 | International Business Machines Corporation | CMOS receiver circuit |
| US5525914A (en) * | 1995-01-23 | 1996-06-11 | International Business Machines Corporation | CMOS driver circuit |
| US5818280A (en) * | 1995-12-11 | 1998-10-06 | International Business Machines Corporation | Method and apparatus with preconditioning for shifting the voltage level of a signal |
| US5717355A (en) * | 1995-12-11 | 1998-02-10 | International Business Machines Corporation | Method and apparatus with active feedback for shifting the voltage level of a signal |
| US5696456A (en) * | 1996-02-29 | 1997-12-09 | Micron Technology, Inc. | Enhanced low voltage TTL interface |
| US5844425A (en) * | 1996-07-19 | 1998-12-01 | Quality Semiconductor, Inc. | CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations |
| US6445049B1 (en) | 1997-06-30 | 2002-09-03 | Artisan Components, Inc. | Cell based array comprising logic, transfer and drive cells |
| US5963053A (en) * | 1997-10-09 | 1999-10-05 | Pericom Semiconductor Corp. | Self-biasing CMOS PECL receiver with wide common-mode range and multi-level-transmit to binary decoder |
| US6362652B1 (en) | 1999-12-20 | 2002-03-26 | Fujitsu Microelectronics, Inc. | High voltage buffer for submicron CMOS |
| TW535244B (en) * | 2002-04-19 | 2003-06-01 | Advanced Semiconductor Eng | Wafer level package method and package structure |
| US7477704B1 (en) | 2003-04-16 | 2009-01-13 | Apple Inc. | Digital signal detection for high speed signaling systems |
| JP4626456B2 (ja) * | 2005-09-13 | 2011-02-09 | ソニー株式会社 | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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