JPH05252011A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH05252011A JPH05252011A JP8464192A JP8464192A JPH05252011A JP H05252011 A JPH05252011 A JP H05252011A JP 8464192 A JP8464192 A JP 8464192A JP 8464192 A JP8464192 A JP 8464192A JP H05252011 A JPH05252011 A JP H05252011A
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Abstract
(57)【要約】
【目的】 出力バッファ回路の集積回路化において、低
消費電力化と高密度化とを図ることにある。 【構成】 相補形MOSトランジスタ1,5により信号
入力段を構成し、更に他の相補形MOSトランジスタ
4,8により信号出力段を構成する。信号入力段のドレ
ーン側出力を相補形MOSトランジスタ2,6により受
け、その出力をN形MOSトランジスタ7およびP形M
OSトランジスタ3に加え、再び信号入力段を構成する
相補形MOSトランジスタ1,5のドレーン側に戻す。
これにより低消費電力で、大容量の負荷を駆動すること
ができる。
消費電力化と高密度化とを図ることにある。 【構成】 相補形MOSトランジスタ1,5により信号
入力段を構成し、更に他の相補形MOSトランジスタ
4,8により信号出力段を構成する。信号入力段のドレ
ーン側出力を相補形MOSトランジスタ2,6により受
け、その出力をN形MOSトランジスタ7およびP形M
OSトランジスタ3に加え、再び信号入力段を構成する
相補形MOSトランジスタ1,5のドレーン側に戻す。
これにより低消費電力で、大容量の負荷を駆動すること
ができる。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、その出力バッファ回路に関する。
特に、その出力バッファ回路に関する。
【0002】
【従来の技術】従来、入力信号の状態値を出力信号に伝
える出力バッファ回路としては、一般に図2〜図4に示
される回路構成が用いられている。図2に示す出力バッ
ファ回路は、2つのインバータ回路9,10により構成
されている。まず、図2に示す出力バッファ回路の動作
を説明する。入力端子54からデータ信号線106を介
してデータがインバータ回路9に入力されている。イン
バータ回路9は信号線107上の出力信号の状態値を反
転させる。次に、インバータ回路10により、更に、出
力信号の状態値が反転する。すなわち、入力端子54に
おけるデータ信号と同一の状態値を出力端子55に出力
することができる。
える出力バッファ回路としては、一般に図2〜図4に示
される回路構成が用いられている。図2に示す出力バッ
ファ回路は、2つのインバータ回路9,10により構成
されている。まず、図2に示す出力バッファ回路の動作
を説明する。入力端子54からデータ信号線106を介
してデータがインバータ回路9に入力されている。イン
バータ回路9は信号線107上の出力信号の状態値を反
転させる。次に、インバータ回路10により、更に、出
力信号の状態値が反転する。すなわち、入力端子54に
おけるデータ信号と同一の状態値を出力端子55に出力
することができる。
【0003】図3は、出力端子57に接続されたP形M
OSトランジスタ13およびN形MOSトランジスタ1
4の各ゲートに、それぞれ別個のインバータ回路11,
12の出力信号を接続した出力バッファ回路の一例であ
る。P形MOSトランジスタ13のゲートに接続された
インバータ回路11は、インバータ回路を構成するN形
MOSトランジスタに対応するP形MOSトランジスタ
のゲート幅の比率を、通常より大きく形成して構成した
ものである。また、N形MOSトランジスタ14のゲー
トに接続されたインバータ回路12は、インバータ回路
を構成するP形MOSトランジスタに対応するN形MO
Sトランジスタのゲート幅の比率を、通常より大きく形
成して構成したものである。
OSトランジスタ13およびN形MOSトランジスタ1
4の各ゲートに、それぞれ別個のインバータ回路11,
12の出力信号を接続した出力バッファ回路の一例であ
る。P形MOSトランジスタ13のゲートに接続された
インバータ回路11は、インバータ回路を構成するN形
MOSトランジスタに対応するP形MOSトランジスタ
のゲート幅の比率を、通常より大きく形成して構成した
ものである。また、N形MOSトランジスタ14のゲー
トに接続されたインバータ回路12は、インバータ回路
を構成するP形MOSトランジスタに対応するN形MO
Sトランジスタのゲート幅の比率を、通常より大きく形
成して構成したものである。
【0004】これにより、入力端子56の状態値が
“0”から“1”に変化する場合、N形MOSトランジ
スタのゲート幅が大きいインバータ回路12の出力状態
値が、インバータ回路11の出力より早く“1”から
“0”に変化する。その結果、N形MOSトランジスタ
14がオフ状態になってからP形MOSトランジスタ1
3はオン状態となる。これによって、出力端子57の状
態値が変化する過渡状態において、P形MOSトランジ
スタ13およびN形MOSトランジスタ14を流れる貫
通電量を低減させることが可能である。
“0”から“1”に変化する場合、N形MOSトランジ
スタのゲート幅が大きいインバータ回路12の出力状態
値が、インバータ回路11の出力より早く“1”から
“0”に変化する。その結果、N形MOSトランジスタ
14がオフ状態になってからP形MOSトランジスタ1
3はオン状態となる。これによって、出力端子57の状
態値が変化する過渡状態において、P形MOSトランジ
スタ13およびN形MOSトランジスタ14を流れる貫
通電量を低減させることが可能である。
【0005】同様に、入力端子の状態値が“1”から
“0”に変化する場合、P形MOSトランジスタのゲー
ト幅が大きいインバータ回路11の出力状態値が、イン
バータ回路12の出力より早く“0”から“1”に変化
する。その結果、P形MOSトランジスタ13がオフ状
態になってからN形MOSトランジスタ14はオン状態
となり、出力端子57の状態値が変化する過渡状態にお
いて、P形MOSトランジスタ13およびN形MOSト
ランジスタ14を流れる貫通電流を低減させることが可
能である。
“0”に変化する場合、P形MOSトランジスタのゲー
ト幅が大きいインバータ回路11の出力状態値が、イン
バータ回路12の出力より早く“0”から“1”に変化
する。その結果、P形MOSトランジスタ13がオフ状
態になってからN形MOSトランジスタ14はオン状態
となり、出力端子57の状態値が変化する過渡状態にお
いて、P形MOSトランジスタ13およびN形MOSト
ランジスタ14を流れる貫通電流を低減させることが可
能である。
【0006】図4は、貫通電流防止回路を備えた出力バ
ッファ回路の一例である。入力端子58はNAND回路
15およびNOR回路16のゲートに接続され、NAN
D回路15の出力はインバータ回路17に入力されてい
る。また、NOR回路16の出力はインバータ回路18
に入力され、インバータ回路17の出力はNOR回路1
6おびインバータ回路19に入力されている。さらに、
インバータ回路18の出力はNAND回路15およびイ
ンバータ回路20に入力され、インバータ回路19,2
0の出力は、それぞれ出力端子59に接続されたP形M
OSトランジスタ21およびN形MOSトランジスタ2
2のゲートに接続されている。
ッファ回路の一例である。入力端子58はNAND回路
15およびNOR回路16のゲートに接続され、NAN
D回路15の出力はインバータ回路17に入力されてい
る。また、NOR回路16の出力はインバータ回路18
に入力され、インバータ回路17の出力はNOR回路1
6おびインバータ回路19に入力されている。さらに、
インバータ回路18の出力はNAND回路15およびイ
ンバータ回路20に入力され、インバータ回路19,2
0の出力は、それぞれ出力端子59に接続されたP形M
OSトランジスタ21およびN形MOSトランジスタ2
2のゲートに接続されている。
【0007】入力端子58の状態値が“0”から“1”
に変化する場合、まずNOR回路16の出力が状態値
“1”から“0”に変化するとともに、インバータ回路
18の出力が状態値“0”から“1”に変化する。それ
によって、NAND回路15の出力状態値は“1”から
“0”に変化し、インバータ回路17の出力状態値は
“0”から“1”に変化する。従って、P形MOSトラ
ンジスタ21およびN形MOSトランジスタ22のゲー
トに接続された2つのインバータ回路19,20は、イ
ンバータ回路出力状態値が先に“1”から“0”に変化
し、その後にインバータ回路19の出力状態値が“1”
から“0”に変化するよう構成されている。
に変化する場合、まずNOR回路16の出力が状態値
“1”から“0”に変化するとともに、インバータ回路
18の出力が状態値“0”から“1”に変化する。それ
によって、NAND回路15の出力状態値は“1”から
“0”に変化し、インバータ回路17の出力状態値は
“0”から“1”に変化する。従って、P形MOSトラ
ンジスタ21およびN形MOSトランジスタ22のゲー
トに接続された2つのインバータ回路19,20は、イ
ンバータ回路出力状態値が先に“1”から“0”に変化
し、その後にインバータ回路19の出力状態値が“1”
から“0”に変化するよう構成されている。
【0008】そのため、N形MOSトランジスタ22が
オフ状態になってからP形MOSトランジスタ21はオ
ン状態となり、出力端子59の状態値が変化する過渡状
態において、P形MOSトランジスタ21およびN形M
OSトランジスタ22を流れる貫通電流を低減させるこ
とが可能である。また同様に、入力端子58の状態値が
“1”から“0”に変化する場合、NAND回路15の
出力状態値が“0”から“1”に変化することによっ
て、NOR回路16の出力状態値が“0”から“1”に
変化する。このため、P形MOSトランジスタ21がオ
フ状態になってからN形MOSトランジスタ22はオン
状態となり、出力端子59の状態値が変化する過渡状態
において、P形MOSトランジスタ21およびN形MO
Sトランジスタ22を流れる貫通電流を低減させること
が可能である。
オフ状態になってからP形MOSトランジスタ21はオ
ン状態となり、出力端子59の状態値が変化する過渡状
態において、P形MOSトランジスタ21およびN形M
OSトランジスタ22を流れる貫通電流を低減させるこ
とが可能である。また同様に、入力端子58の状態値が
“1”から“0”に変化する場合、NAND回路15の
出力状態値が“0”から“1”に変化することによっ
て、NOR回路16の出力状態値が“0”から“1”に
変化する。このため、P形MOSトランジスタ21がオ
フ状態になってからN形MOSトランジスタ22はオン
状態となり、出力端子59の状態値が変化する過渡状態
において、P形MOSトランジスタ21およびN形MO
Sトランジスタ22を流れる貫通電流を低減させること
が可能である。
【0009】上述した従来の出力バッファ回路を形成す
る半導体集積回路の得失は、下記のように要約される。
図2の場合には、出力信号の状態が変化する際に貫通電
流が流れやすく、消費電力の増大を招く。図3の場合に
は、入力信号波形,電源,電圧,温度などの条件によっ
て、入力信号を受ける2つのインバータ回路の各MOS
トランジスタのゲート幅を調整することにより、貫通電
流を確実に低減させることができない。図4の場合に
は、少なくとも18個のMOSトランジスタを必要とす
る。
る半導体集積回路の得失は、下記のように要約される。
図2の場合には、出力信号の状態が変化する際に貫通電
流が流れやすく、消費電力の増大を招く。図3の場合に
は、入力信号波形,電源,電圧,温度などの条件によっ
て、入力信号を受ける2つのインバータ回路の各MOS
トランジスタのゲート幅を調整することにより、貫通電
流を確実に低減させることができない。図4の場合に
は、少なくとも18個のMOSトランジスタを必要とす
る。
【0010】
【発明が解決しようとする課題】解決しようとする問題
は、いずれの回路も、その構成上、半導体集積回路にお
ける出力バッファ回路に対して、貫通電流の増大、ある
いは素子数の増大を招くという点である。
は、いずれの回路も、その構成上、半導体集積回路にお
ける出力バッファ回路に対して、貫通電流の増大、ある
いは素子数の増大を招くという点である。
【0011】
【課題を解決するための手段】本発明の出力バッファ回
路は、入力端子にデータ信号を入力し、比較的大きな負
荷容量を有する出力端子に対して、そのデータ信号を出
力するように構成したことを特徴とする。本発明は入力
端子が第1のP形MOSトランジスタと第1のN形MO
Sトランジスタの各ゲートに接続され、第1のP形MO
Sトランジスタのドレーンは第2のN形MOSトランジ
スタのドレーン,第2のP形MOSトランジスタのソー
ス,第3のP形MOSトランジスタおよび第3のN形M
OSトランジスタの各ゲートに接続され、第1のN形M
OSトランジスタのドレーンは第2のN形MOSトラン
ジスタのソース、第2のP形MOSトランジスタのドレ
ーン,第3のP形MOSトランジスタおよび第4のN形
MOSトランジスタの各ゲートに接続され、第3のP形
MOSトランジスタおよび第3のN形MOSトランジス
タの各ドレーンは相互に接続され、第2のP形MOSト
ランジスタおよび第2のN形MOSトランジスタの各ゲ
ートに接続され、第1,第3および第4のP形MOSト
ランジスタの各ソースは電源に、第1,第3および第4
のN形MOSトランジスタの各ソースは共通接地端子に
それぞれ接続され、第4のP形MOSトランジスタおよ
び第4のN形MOSトランジスタの各ドレーンは相互に
接続され、出力端子を形成するように構成されたことを
特徴とする。
路は、入力端子にデータ信号を入力し、比較的大きな負
荷容量を有する出力端子に対して、そのデータ信号を出
力するように構成したことを特徴とする。本発明は入力
端子が第1のP形MOSトランジスタと第1のN形MO
Sトランジスタの各ゲートに接続され、第1のP形MO
Sトランジスタのドレーンは第2のN形MOSトランジ
スタのドレーン,第2のP形MOSトランジスタのソー
ス,第3のP形MOSトランジスタおよび第3のN形M
OSトランジスタの各ゲートに接続され、第1のN形M
OSトランジスタのドレーンは第2のN形MOSトラン
ジスタのソース、第2のP形MOSトランジスタのドレ
ーン,第3のP形MOSトランジスタおよび第4のN形
MOSトランジスタの各ゲートに接続され、第3のP形
MOSトランジスタおよび第3のN形MOSトランジス
タの各ドレーンは相互に接続され、第2のP形MOSト
ランジスタおよび第2のN形MOSトランジスタの各ゲ
ートに接続され、第1,第3および第4のP形MOSト
ランジスタの各ソースは電源に、第1,第3および第4
のN形MOSトランジスタの各ソースは共通接地端子に
それぞれ接続され、第4のP形MOSトランジスタおよ
び第4のN形MOSトランジスタの各ドレーンは相互に
接続され、出力端子を形成するように構成されたことを
特徴とする。
【0012】
【実施例】次に、本発明について図面を参照して詳細に
説明する。図1は、本発明による出力バッファ回路の一
実施例を示すブロック図である。図1において、1は第
1のP形MOSトランジスタ,5は第1のN形MOSト
ランジスタ,2は第2のN形MOSトランジスタ,3は
第2のP形MOSトランジスタ,2は第3のP形MOS
トランジスタ,6は第3のN形MOSトランジスタ,4
は第4のP形MOSトランジスタ,8は第4のN形MO
Sトランジスタである。出力バッファ回路は、シリコン
半導体集積回路基板上に集積化して構成されている。
説明する。図1は、本発明による出力バッファ回路の一
実施例を示すブロック図である。図1において、1は第
1のP形MOSトランジスタ,5は第1のN形MOSト
ランジスタ,2は第2のN形MOSトランジスタ,3は
第2のP形MOSトランジスタ,2は第3のP形MOS
トランジスタ,6は第3のN形MOSトランジスタ,4
は第4のP形MOSトランジスタ,8は第4のN形MO
Sトランジスタである。出力バッファ回路は、シリコン
半導体集積回路基板上に集積化して構成されている。
【0013】図1において、入力端子52は第1のP形
MOSトランジスタ1と第1のN形MOSトランジスタ
5の各ゲートに接続され、第1のP形MOSトランジス
タ1のドレーンは第2のN形MOSトランジスタ7のド
レーン,第2のP形MOSトランジスタ3のソース,第
4のP形MOSトランジスタ4および第3のN形MOS
トランジスタ6の各ゲートに接続されている。第1のN
形MOSトランジスタ5のドレーンは第2のN形MOS
トランジスタ7のソース,第2のP形MOSトランジス
タ3のドレーン,第3のP形MOSトランジスタ2およ
び第4のN形MOSトランジスタ8の各ゲートに接続さ
れている。
MOSトランジスタ1と第1のN形MOSトランジスタ
5の各ゲートに接続され、第1のP形MOSトランジス
タ1のドレーンは第2のN形MOSトランジスタ7のド
レーン,第2のP形MOSトランジスタ3のソース,第
4のP形MOSトランジスタ4および第3のN形MOS
トランジスタ6の各ゲートに接続されている。第1のN
形MOSトランジスタ5のドレーンは第2のN形MOS
トランジスタ7のソース,第2のP形MOSトランジス
タ3のドレーン,第3のP形MOSトランジスタ2およ
び第4のN形MOSトランジスタ8の各ゲートに接続さ
れている。
【0014】第3のP形MOSトランジスタ2および第
3のN形MOSトランジスタ6の各ドレーンは相互に接
続されている。この相互接続点は、第2のP形MOSト
ランジスタ3および第2のN形MOSトランジスタ7の
各ゲートに接続されている。第1のP形MOSトランジ
スタ1,第3のP形MOSトランジスタ2および第4の
P形MOSトランジスタ4のソースは電源に接続されて
いる。第1のN形MOSトランジスタ5,第3のN形M
OSトランジスタ6および第4のN形MOSトランジス
タ8のソースは共通接地電位点にそれぞれ接続されてい
る。第4のP形MOSトランジスタ4および第4のN形
MOSトランジスタ8の各ドレーンはともに出力端子5
3に接続されている。
3のN形MOSトランジスタ6の各ドレーンは相互に接
続されている。この相互接続点は、第2のP形MOSト
ランジスタ3および第2のN形MOSトランジスタ7の
各ゲートに接続されている。第1のP形MOSトランジ
スタ1,第3のP形MOSトランジスタ2および第4の
P形MOSトランジスタ4のソースは電源に接続されて
いる。第1のN形MOSトランジスタ5,第3のN形M
OSトランジスタ6および第4のN形MOSトランジス
タ8のソースは共通接地電位点にそれぞれ接続されてい
る。第4のP形MOSトランジスタ4および第4のN形
MOSトランジスタ8の各ドレーンはともに出力端子5
3に接続されている。
【0015】次に、このように接続された出力バッファ
回路の動作について説明する。まず、入力端子52の状
態値が“0”から“1”に変化するものとする。この
時、第1のN形MOSトランジスタ5がオン状態にな
り、信号線103上の信号状態値は“0”になる。従っ
て、第4のN形MOSトランジスタ8はオフ状態にな
り、第3のP形MOSトランジスタ2はオン状態になっ
て、信号線104上の信号状態値は“1”になる。この
とき、第2のP形MOSトランジスタ3がオフ状態、第
2のN形MOSトランジスタ7がオン状態になる。
回路の動作について説明する。まず、入力端子52の状
態値が“0”から“1”に変化するものとする。この
時、第1のN形MOSトランジスタ5がオン状態にな
り、信号線103上の信号状態値は“0”になる。従っ
て、第4のN形MOSトランジスタ8はオフ状態にな
り、第3のP形MOSトランジスタ2はオン状態になっ
て、信号線104上の信号状態値は“1”になる。この
とき、第2のP形MOSトランジスタ3がオフ状態、第
2のN形MOSトランジスタ7がオン状態になる。
【0016】このため信号線102上の信号状態値は
“0”になって、第4のP形MOSトランジスタ4はオ
ン状態となる。回路動作上、第4のN形MOSトランジ
スタ8がオフ状態となった後に、第4のP形MOSトラ
ンジスタ4がオン状態となる。従って、出力端子53の
状態値が“0”から“1”に変化する際、第4のP形M
OSトランジスタ4と第4のN形MOSトランジスタ8
とが同時にオン状態となることによる貫通電流を低減す
ることができる。
“0”になって、第4のP形MOSトランジスタ4はオ
ン状態となる。回路動作上、第4のN形MOSトランジ
スタ8がオフ状態となった後に、第4のP形MOSトラ
ンジスタ4がオン状態となる。従って、出力端子53の
状態値が“0”から“1”に変化する際、第4のP形M
OSトランジスタ4と第4のN形MOSトランジスタ8
とが同時にオン状態となることによる貫通電流を低減す
ることができる。
【0017】次に、入力端子52の状態値が“1”から
“0”に変化するものとする。このとき、第1のP形M
OSトランジスタ1がオン状態になり、信号線102上
の信号状態値は“1”になる。従って、第4のP形MO
Sトランジスタ4はオフ状態,第3のN形MOSトラン
ジスタ6はオン状態になる。このため、信号線104上
の信号状態値は“0”になり、第2のN形MOSトラン
ジスタ7がオフ状態,第2のP形MOSトランジスタ3
がオン状態になる。
“0”に変化するものとする。このとき、第1のP形M
OSトランジスタ1がオン状態になり、信号線102上
の信号状態値は“1”になる。従って、第4のP形MO
Sトランジスタ4はオフ状態,第3のN形MOSトラン
ジスタ6はオン状態になる。このため、信号線104上
の信号状態値は“0”になり、第2のN形MOSトラン
ジスタ7がオフ状態,第2のP形MOSトランジスタ3
がオン状態になる。
【0018】このため、信号線103上の信号状態値は
“1”になってP形MOSトランジスタ4はオン状態と
なる。回路動作上、第4のP形MOSトランジスタ4が
オフ状態となった後に第4のN形MOSトランジスタ8
がオン状態となる。従って、出力端子53の状態値が
“1”から“0”に変化する際、第4のP形MOSトラ
ンジスタ4と第4のN形MOSトランジスタ8とが同時
にオン状態となることによる貫通電流を低減することが
できる。
“1”になってP形MOSトランジスタ4はオン状態と
なる。回路動作上、第4のP形MOSトランジスタ4が
オフ状態となった後に第4のN形MOSトランジスタ8
がオン状態となる。従って、出力端子53の状態値が
“1”から“0”に変化する際、第4のP形MOSトラ
ンジスタ4と第4のN形MOSトランジスタ8とが同時
にオン状態となることによる貫通電流を低減することが
できる。
【0019】
【発明の効果】以上説明したように、本発明は4個のP
形MOSトランジスタおよび4個のN形MOSトランジ
スタで構成することができるため、貫通電流を低減させ
ながら、従来に比べて少ない素子数で出力バッファ回路
を構成することができ、半導体集積回路の低消費電力化
と高密度化とを同時に実現することができる利点があ
る。
形MOSトランジスタおよび4個のN形MOSトランジ
スタで構成することができるため、貫通電流を低減させ
ながら、従来に比べて少ない素子数で出力バッファ回路
を構成することができ、半導体集積回路の低消費電力化
と高密度化とを同時に実現することができる利点があ
る。
【図1】本発明による出力バッファ回路の一実施例を示
すブロック図である。
すブロック図である。
【図2】従来技術による出力バッファ回路の第1の実例
を示すブロック図である。
を示すブロック図である。
【図3】従来技術による出力バッファ回路の第2の実例
を示すブロック図である。
を示すブロック図である。
【図4】従来技術による出力バッファ回路の第3の実例
を示すブロック図である。
を示すブロック図である。
1〜4,13,21 P形MOSトランジスタ 5〜8,14,22 N形MOSトランジスタ 9〜12,17〜20 インバータ回路 15 NAND回路 16 NOR回路 52,54,56,58 入力端子 53,55,57,59 出力端子
Claims (3)
- 【請求項1】 入力端子と比較的大容量の出力端子との
間に第1〜第4のN形MOSトランジスタと第1〜第4
のP形MOSトランジスタとを備え、前記入力端子にデ
ータ信号を入力し、比較的大きな負荷容量を有する前記
端子出力に前記データ信号を出力することのできるよう
に構成した出力バッファ回路。 - 【請求項2】 前記入力端子は前記第1のP形MOSト
ランジスタと前記第1のN形MOSトランジスタの各ゲ
ートに接続され、前記第1のP形MOSトランジスタの
ドレーンは前記第2のN形MOSトランジスタのドレー
ン,前記第2のP形MOSトランジスタのソース,前記
第3のP形MOSトランジスタおよび前記第3のN形M
OSトランジスタの各ゲートに接続され、前記第1のN
形MOSトランジスタのドレーンは前記第2のN形MO
Sトランジスタのソース,前記第2のP形MOSトラン
ジスタのドレーン,前記第3のP形MOSトランンジス
タおよび前記第4のN形MOSトランジスタの各ゲート
に接続され、前記第3のP形MOSトランジスタおよび
前記第3のN形MOSトランジスタの各ドレーンは相互
に接続され、前記第2のP形MOSトランジスタおよび
前記第2のN形MOSトランジスタの各ゲートに接続さ
れ、前記第1,第3および第4のP形MOSトランジス
タの各ソースは電源に、前記第1,第3および第4のN
形MOSトランジスタの各ソースは共通接地電位点にそ
れぞれ接続され、前記第4のP形MOSトランジスタお
よび前記第4のN形MOSトランジスタの各ドレーンは
相互に接続されて出力端子として構成されたことを特徴
とする請求項1の出力バッファ回路。 - 【請求項3】 前記第1〜第4のN形MOSトランジス
タおよび前記第1〜第4のP形MOSトランジスタは集
積回路基板上に構成したことを特徴とする請求項1の出
力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8464192A JP2845665B2 (ja) | 1992-03-06 | 1992-03-06 | 出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8464192A JP2845665B2 (ja) | 1992-03-06 | 1992-03-06 | 出力バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05252011A true JPH05252011A (ja) | 1993-09-28 |
JP2845665B2 JP2845665B2 (ja) | 1999-01-13 |
Family
ID=13836322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8464192A Expired - Lifetime JP2845665B2 (ja) | 1992-03-06 | 1992-03-06 | 出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2845665B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09139674A (ja) * | 1995-11-14 | 1997-05-27 | Kawasaki Steel Corp | Daコンバータ |
-
1992
- 1992-03-06 JP JP8464192A patent/JP2845665B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09139674A (ja) * | 1995-11-14 | 1997-05-27 | Kawasaki Steel Corp | Daコンバータ |
Also Published As
Publication number | Publication date |
---|---|
JP2845665B2 (ja) | 1999-01-13 |
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