JPH04310675A - Fdd用データセパレータ - Google Patents
Fdd用データセパレータInfo
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- JPH04310675A JPH04310675A JP10341591A JP10341591A JPH04310675A JP H04310675 A JPH04310675 A JP H04310675A JP 10341591 A JP10341591 A JP 10341591A JP 10341591 A JP10341591 A JP 10341591A JP H04310675 A JPH04310675 A JP H04310675A
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- 238000005259 measurement Methods 0.000 claims description 26
- 101100108136 Drosophila melanogaster Adck1 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
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- 238000000926 separation method Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、FDD(フロッピー
ディスク装置)からのリードデータ信号をデータパルス
とクロックパルスに分離するウィンドゥ信号を発生する
FDD用データセパレータに関する。
ディスク装置)からのリードデータ信号をデータパルス
とクロックパルスに分離するウィンドゥ信号を発生する
FDD用データセパレータに関する。
【0002】
【従来の技術】一般に、FDC(フロッピーディスクコ
ントローラ)ではFDDから送られて来るMFM記録方
式のリードデータ信号をクロックパルスとデータパルス
に分離する為に、リードデータ信号の周波数変化に追従
するウィンドゥ信号を発生するFDD用データセパレー
タを必要とする。このデータセパレータは一般にアナロ
グVFO(可変周波数発生器)を用いてウィンドゥ信号
を発生させるが、このアナログVFOデータセパレータ
は、温度によってフィルタ特性が変わるなどの外部環境
の影響を受け易く、外付け部品(抵抗、コンデンサ)を
必要とする等の欠点があった。そこで、近年、論理回路
のみで構成したデジタルVFOデータセパレータが知ら
れている。この種のデータセパレータは図7に示す如く
、位相比較回路1、バイアス発生回路2、デジタルVF
O3、データセパレート回路4を有し、リードデータ信
号の周波数変化に追従するウィンドゥ信号を発生させる
為に、位相比較回路1は図8に示す如くウィンドゥ信号
の半周期の中心と、リードデータ信号との位相を検出し
、この位相差でバイアス発生回路2のバイアス値を変化
させ、このバイアス値をもってデジタルVFO3の発振
周波数を制御し、このデジタルVFO3の出力をウィン
ドゥ信号として位相比較回路1にフィードバックするP
LL構成となっている。このように構成されたデータセ
パレータにおいては、デジタルVFO3の発振周波数を
制御することにより、リードデータ信号にロック(同期
)した正確なウィンドゥ信号が得られる。ところで、F
DDで一般に使用されているシフトセレクタ方式のフォ
ーマットでは、図9に示す如くIDフィールド、データ
フィールドの先頭にそれぞれシンク(SYNC)フィー
ルドがあり、このシンクフィールドは“00”データで
構成されている為、クロックパルスのみで等間隔(3.
5インチ2DD、MFM記録方式では4us)のパルス
列となる。このため、前後パルスからの干渉が等しくな
り、それらの合成波形のピーク部分においてはピークシ
フトと呼ばれる“ずれ”は生じない。したがって、この
シンクフィールドのパルス列にロックさせれば、すばや
くロックインし、正確なウィンドゥ信号が得られる。
ントローラ)ではFDDから送られて来るMFM記録方
式のリードデータ信号をクロックパルスとデータパルス
に分離する為に、リードデータ信号の周波数変化に追従
するウィンドゥ信号を発生するFDD用データセパレー
タを必要とする。このデータセパレータは一般にアナロ
グVFO(可変周波数発生器)を用いてウィンドゥ信号
を発生させるが、このアナログVFOデータセパレータ
は、温度によってフィルタ特性が変わるなどの外部環境
の影響を受け易く、外付け部品(抵抗、コンデンサ)を
必要とする等の欠点があった。そこで、近年、論理回路
のみで構成したデジタルVFOデータセパレータが知ら
れている。この種のデータセパレータは図7に示す如く
、位相比較回路1、バイアス発生回路2、デジタルVF
O3、データセパレート回路4を有し、リードデータ信
号の周波数変化に追従するウィンドゥ信号を発生させる
為に、位相比較回路1は図8に示す如くウィンドゥ信号
の半周期の中心と、リードデータ信号との位相を検出し
、この位相差でバイアス発生回路2のバイアス値を変化
させ、このバイアス値をもってデジタルVFO3の発振
周波数を制御し、このデジタルVFO3の出力をウィン
ドゥ信号として位相比較回路1にフィードバックするP
LL構成となっている。このように構成されたデータセ
パレータにおいては、デジタルVFO3の発振周波数を
制御することにより、リードデータ信号にロック(同期
)した正確なウィンドゥ信号が得られる。ところで、F
DDで一般に使用されているシフトセレクタ方式のフォ
ーマットでは、図9に示す如くIDフィールド、データ
フィールドの先頭にそれぞれシンク(SYNC)フィー
ルドがあり、このシンクフィールドは“00”データで
構成されている為、クロックパルスのみで等間隔(3.
5インチ2DD、MFM記録方式では4us)のパルス
列となる。このため、前後パルスからの干渉が等しくな
り、それらの合成波形のピーク部分においてはピークシ
フトと呼ばれる“ずれ”は生じない。したがって、この
シンクフィールドのパルス列にロックさせれば、すばや
くロックインし、正確なウィンドゥ信号が得られる。
【0003】
【発明が解決しようとする課題】このようにウィンドゥ
信号をシンクフィールドのパルス列にロックさせれば、
ウィンドゥ信号をリードデータ信号に対して迅速に追従
させることが可能となるが、従来においてはそれ以上の
高速追従までも期待できるものではなかった。この原因
は、リードデータ信号とウィンドゥ信号との位相差のみ
によってデジタルVFOの発振周波数を制御することに
あると考えられる。そこで、本出願人は先に、特願平第
2−246206号(発明の名称:FDD用データセパ
レータ)において、リードデータ信号のうちシンクフィ
ールドの期間内において、リードデータ信号とウィンド
ゥ信号との位相差の他に、リードデータ信号の周期をも
考慮してデジタルVFOの発振周波数を制御するように
した技術を提案した。この種のものは、リードデータ信
号の周期を測定すると共にその測定周期を基準周期とを
比較し、その差分値の最大値、最小値の範囲内でウィン
ドゥ信号の発振周波数を一挙に制御できる為、ウィンド
ゥ信号の高速追従が可能となる。ここで、図9に示す様
なシフトセレクタ方式のフォーマットにしたがったデー
タ構造の場合、データセパレータは通常フロッピーディ
スクコントローラ(FDC)から出力されるSYNC信
号により高速追従を行う。その際、SYNC信号は理想
的には図10に示す如く、シンクフィールドの期間中に
おいてのみ出力されるべきであるが、どのタイミングで
SYNC信号が出力されるかは設定できず、また、フィ
ールド上においてシンクフィールドに入る前にはギャッ
プがあり、このデータは例えば“4E”で表わされるべ
きであるが、フォーマット時とデータ書き込み時のデー
タのずれによってギャップの中に“4E”を構成しない
他のデータ(不連続点)も存在することがある。このよ
うな場合、シンクフィールドに入ったとき、ウィンドゥ
信号の発振周波数が一挙に最大値あるいは最小値まで制
御される可能性がある。図11(A)はこの場合の状態
を示し、この状態から図11(B)に示す如くウィンド
ゥ信号の発振周波数を制御してゆき、図11(C)に示
す如くウィンドゥ信号をリードデータ信号に再同期させ
るまでにはかなりの時間を要する。この発明の課題は、
リードデータ信号のうちシンクフィールドの期間内にお
いて、リードデータ信号とウィンドゥ信号との位相差の
他に、リードデータ信号の周期をも考慮してデジタルV
FOの発振周波数を制御できると共に、フォーマットの
ギャップ部等からシンクフィールドに入った場合でも素
早く再同期できるようにすることである。
信号をシンクフィールドのパルス列にロックさせれば、
ウィンドゥ信号をリードデータ信号に対して迅速に追従
させることが可能となるが、従来においてはそれ以上の
高速追従までも期待できるものではなかった。この原因
は、リードデータ信号とウィンドゥ信号との位相差のみ
によってデジタルVFOの発振周波数を制御することに
あると考えられる。そこで、本出願人は先に、特願平第
2−246206号(発明の名称:FDD用データセパ
レータ)において、リードデータ信号のうちシンクフィ
ールドの期間内において、リードデータ信号とウィンド
ゥ信号との位相差の他に、リードデータ信号の周期をも
考慮してデジタルVFOの発振周波数を制御するように
した技術を提案した。この種のものは、リードデータ信
号の周期を測定すると共にその測定周期を基準周期とを
比較し、その差分値の最大値、最小値の範囲内でウィン
ドゥ信号の発振周波数を一挙に制御できる為、ウィンド
ゥ信号の高速追従が可能となる。ここで、図9に示す様
なシフトセレクタ方式のフォーマットにしたがったデー
タ構造の場合、データセパレータは通常フロッピーディ
スクコントローラ(FDC)から出力されるSYNC信
号により高速追従を行う。その際、SYNC信号は理想
的には図10に示す如く、シンクフィールドの期間中に
おいてのみ出力されるべきであるが、どのタイミングで
SYNC信号が出力されるかは設定できず、また、フィ
ールド上においてシンクフィールドに入る前にはギャッ
プがあり、このデータは例えば“4E”で表わされるべ
きであるが、フォーマット時とデータ書き込み時のデー
タのずれによってギャップの中に“4E”を構成しない
他のデータ(不連続点)も存在することがある。このよ
うな場合、シンクフィールドに入ったとき、ウィンドゥ
信号の発振周波数が一挙に最大値あるいは最小値まで制
御される可能性がある。図11(A)はこの場合の状態
を示し、この状態から図11(B)に示す如くウィンド
ゥ信号の発振周波数を制御してゆき、図11(C)に示
す如くウィンドゥ信号をリードデータ信号に再同期させ
るまでにはかなりの時間を要する。この発明の課題は、
リードデータ信号のうちシンクフィールドの期間内にお
いて、リードデータ信号とウィンドゥ信号との位相差の
他に、リードデータ信号の周期をも考慮してデジタルV
FOの発振周波数を制御できると共に、フォーマットの
ギャップ部等からシンクフィールドに入った場合でも素
早く再同期できるようにすることである。
【0004】
【課題を解決するための手段】この発明の手段は次の通
りである。 (1)、デジタルVFOはFDDからのリードデータ信
号をデータパルスとクロックパルスに分離する為のウィ
ンドゥ信号を発生する。 (2)、位相比較回路はFDDから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号とウィンドゥ信号との位相差を比較す
る。 (3)、周期測定回路はFDDから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号の周期を測定する。 (4)、制御回路は前記位相比較回路および周期測定回
路の出力結果から前記デジタルVFOに入力される入力
値を補正することによりデジタルVFOから出力される
ウィンドゥ信号の発振周波数を制御する。 (5)、保持回路はリードデータ信号が前回来たときの
ウィンドゥ信号のレベル値を保持する。 (6)、レベル値比較回路はリードデータ信号が今回来
たときのウィンドゥ信号のレベル値と前記保持回路に保
持されているレベル値とを比較する。
りである。 (1)、デジタルVFOはFDDからのリードデータ信
号をデータパルスとクロックパルスに分離する為のウィ
ンドゥ信号を発生する。 (2)、位相比較回路はFDDから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号とウィンドゥ信号との位相差を比較す
る。 (3)、周期測定回路はFDDから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号の周期を測定する。 (4)、制御回路は前記位相比較回路および周期測定回
路の出力結果から前記デジタルVFOに入力される入力
値を補正することによりデジタルVFOから出力される
ウィンドゥ信号の発振周波数を制御する。 (5)、保持回路はリードデータ信号が前回来たときの
ウィンドゥ信号のレベル値を保持する。 (6)、レベル値比較回路はリードデータ信号が今回来
たときのウィンドゥ信号のレベル値と前記保持回路に保
持されているレベル値とを比較する。
【0005】
【作用】この発明の手段の作用は次の通りである。いま
、FDDから送られて来るMFM記録方式のリードデー
タ信号のうちシンクフィールドの期間内において、位相
比較回路はFDDからのリードデータとウィンドゥ信号
との位相差を比較し、また周期測定回路はリードデータ
信号の周期を測定する。この場合、位相比較および周期
測定はウィンドゥ信号の1周期毎に夫々行われる。しか
して、制御回路は位相比較回路および周期測定回路の出
力結果から前記デジタルVFOに入力される入力値を補
正することによりデジタルVFOから出力されるウィン
ドゥ信号の発振周波数を制御する。一方、保持回路には
リードデータ信号が前回来たときのウィンドゥ信号のレ
ベル値が記憶保持されており、レベル値比較回路は今回
リードデータ信号が送られて来ると、そのときのウィン
ドゥ信号のレベル値と保持回路に保持されているレベル
値とを比較する。その結果、例えばリードデータ信号が
前回送られて来たときのウィンドゥ信号のレベル値がハ
イレベルで、今回送られて来たときのウィンドゥ信号の
レベル値がローレベルである場合あるいはそれとは逆に
リードデータ信号が前回送られて来たときのウィンドゥ
信号のレベル値がローレベルで今回送られて来たときの
ウィンドゥ信号のレベル値がハイレベルである場合つま
り、前回と今回とのレベル値が相違する場合には、デジ
タルVFOに入力される入力値を切り換えることにより
、予め決められている標準値をデジタルVFOに入力す
る。したがって、リードデータ信号のうちシンクフィー
ルドの期間内において、リードデータ信号とウィンドゥ
信号との位相差の他に、リードデータ信号の周期をも考
慮してデジタルVFOの発振周波数を制御できると共に
、フォーマットのギャップ部等からシンクフィールドに
入った場合でも素早く再同期させることができる。
、FDDから送られて来るMFM記録方式のリードデー
タ信号のうちシンクフィールドの期間内において、位相
比較回路はFDDからのリードデータとウィンドゥ信号
との位相差を比較し、また周期測定回路はリードデータ
信号の周期を測定する。この場合、位相比較および周期
測定はウィンドゥ信号の1周期毎に夫々行われる。しか
して、制御回路は位相比較回路および周期測定回路の出
力結果から前記デジタルVFOに入力される入力値を補
正することによりデジタルVFOから出力されるウィン
ドゥ信号の発振周波数を制御する。一方、保持回路には
リードデータ信号が前回来たときのウィンドゥ信号のレ
ベル値が記憶保持されており、レベル値比較回路は今回
リードデータ信号が送られて来ると、そのときのウィン
ドゥ信号のレベル値と保持回路に保持されているレベル
値とを比較する。その結果、例えばリードデータ信号が
前回送られて来たときのウィンドゥ信号のレベル値がハ
イレベルで、今回送られて来たときのウィンドゥ信号の
レベル値がローレベルである場合あるいはそれとは逆に
リードデータ信号が前回送られて来たときのウィンドゥ
信号のレベル値がローレベルで今回送られて来たときの
ウィンドゥ信号のレベル値がハイレベルである場合つま
り、前回と今回とのレベル値が相違する場合には、デジ
タルVFOに入力される入力値を切り換えることにより
、予め決められている標準値をデジタルVFOに入力す
る。したがって、リードデータ信号のうちシンクフィー
ルドの期間内において、リードデータ信号とウィンドゥ
信号との位相差の他に、リードデータ信号の周期をも考
慮してデジタルVFOの発振周波数を制御できると共に
、フォーマットのギャップ部等からシンクフィールドに
入った場合でも素早く再同期させることができる。
【0006】
【実施例】以下、図1〜図6を参照して一実施例を説明
する。図1はFDD用データセパレータのブロック構成
図である。FDD用データセパレータは発振器11、同
期回路12、追従制御回路13、データセパレート回路
14、再同期回路15を有し、また、追従制御回路13
は位相比較回路13−1、周期測定回路13−2、バイ
アス値発生回路13−3、デジタルVFO13−4を有
する構成となっている。また、再同期回路15はウィン
ドゥ値記憶回路15−1、ウィンドゥ値比較回路15−
2を有する構成となっている。
する。図1はFDD用データセパレータのブロック構成
図である。FDD用データセパレータは発振器11、同
期回路12、追従制御回路13、データセパレート回路
14、再同期回路15を有し、また、追従制御回路13
は位相比較回路13−1、周期測定回路13−2、バイ
アス値発生回路13−3、デジタルVFO13−4を有
する構成となっている。また、再同期回路15はウィン
ドゥ値記憶回路15−1、ウィンドゥ値比較回路15−
2を有する構成となっている。
【0007】発振器11は16MHzの基本クロック信
号CLKを発振出力し、同期回路12、位相比較回路1
3−1、周期測定回路13−2、デジタルVFO13−
4、データセパレート回路14に与える。
号CLKを発振出力し、同期回路12、位相比較回路1
3−1、周期測定回路13−2、デジタルVFO13−
4、データセパレート回路14に与える。
【0008】同期回路12にはFDDから送られて来る
リードデータ信号RDが入力されており、このリードデ
ータ信号RDは基本クロック信号CLKに同期され、基
本クロック1周期(62.5ns)分の幅を持つパルス
信号DATAとして位相比較回路13−1、周期測定回
路13−2、データセパレート回路14に与えられる。
リードデータ信号RDが入力されており、このリードデ
ータ信号RDは基本クロック信号CLKに同期され、基
本クロック1周期(62.5ns)分の幅を持つパルス
信号DATAとして位相比較回路13−1、周期測定回
路13−2、データセパレート回路14に与えられる。
【0009】位相比較回路13−1はこのパルス信号D
ATAとデジタルVFO13−4から出力されるウィン
ドゥ信号WDの半周期の信号Q4との位相比較を行い、
その結果、パルス信号DATA、つまり、リードデータ
信号RDが遅れ位相の場合にはローレベルの+/−信号
を出力し、進み位相の場合にはハイレベルの+/−信号
を出力してバイアス値発生回路13−3に与えると共に
、演算制御信号ADCKを出力してバイアス値発生回路
13−3に与える。
ATAとデジタルVFO13−4から出力されるウィン
ドゥ信号WDの半周期の信号Q4との位相比較を行い、
その結果、パルス信号DATA、つまり、リードデータ
信号RDが遅れ位相の場合にはローレベルの+/−信号
を出力し、進み位相の場合にはハイレベルの+/−信号
を出力してバイアス値発生回路13−3に与えると共に
、演算制御信号ADCKを出力してバイアス値発生回路
13−3に与える。
【0010】周期測定回路13−2はパルス信号DAT
Aが入力される毎にその周期を測定し、予め決められて
いる基準周期(4us)との差分値を基本クロック1周
期(62.5ns)を重みとする5ビットデータF0〜
F4として出力し、バイアス値発生回路13−3に与え
る。
Aが入力される毎にその周期を測定し、予め決められて
いる基準周期(4us)との差分値を基本クロック1周
期(62.5ns)を重みとする5ビットデータF0〜
F4として出力し、バイアス値発生回路13−3に与え
る。
【0011】バイアス値発生回路13−3は位相比較回
路13−1から演算制御信号ADCKが入力された時、
位相比較回路13−1からの+/−信号に応じて周期測
定回路13−2の出力データF0〜F4を補正してバイ
アス値D0〜D4として出力し、デジタルVFO13−
4に与える。この場合、バイアス値発生回路13−3は
位相比較回路13−1からの+/−信号がローレベルの
時、周期測定回路13−2の出力データF0〜F4に「
1」を加算し、また+/−信号がハイレベルの時、周期
測定回路13−2の出力データF0〜F4から「1」を
減算することによってデータF0〜F4の補正を行う。 また、周波数補正回路13−12は位相比較回路13−
1からの+/−信号に応じてレジスタ13−14からの
入力データD0〜D7を補正し、8ビットデータS0〜
S4をセレクタ13−13に与える。この場合、周波数
補正回路13−12は位相補正回路13−11と同様に
、位相比較回路13−1からの+/−信号がローレベル
の時、周期測定回路13−2の出力データF0〜F4に
「1」を加算し、また+/−信号がハイレベルの時、周
期測定回路13−2の出力データF0〜F4から「1」
を減算することによってデータF0〜F4の補正を行う
。
路13−1から演算制御信号ADCKが入力された時、
位相比較回路13−1からの+/−信号に応じて周期測
定回路13−2の出力データF0〜F4を補正してバイ
アス値D0〜D4として出力し、デジタルVFO13−
4に与える。この場合、バイアス値発生回路13−3は
位相比較回路13−1からの+/−信号がローレベルの
時、周期測定回路13−2の出力データF0〜F4に「
1」を加算し、また+/−信号がハイレベルの時、周期
測定回路13−2の出力データF0〜F4から「1」を
減算することによってデータF0〜F4の補正を行う。 また、周波数補正回路13−12は位相比較回路13−
1からの+/−信号に応じてレジスタ13−14からの
入力データD0〜D7を補正し、8ビットデータS0〜
S4をセレクタ13−13に与える。この場合、周波数
補正回路13−12は位相補正回路13−11と同様に
、位相比較回路13−1からの+/−信号がローレベル
の時、周期測定回路13−2の出力データF0〜F4に
「1」を加算し、また+/−信号がハイレベルの時、周
期測定回路13−2の出力データF0〜F4から「1」
を減算することによってデータF0〜F4の補正を行う
。
【0012】デジタルVFO13−4はロード付きバイ
ナリカウンタ等を有する構成で、その6ビットQ0〜Q
5のうち5ビット出力Q5はバイアス値発生回路13−
3からのバイアス値Q0〜Q4に応じた周波数のウィン
ドゥ信号として出力し、またビット出力Q4はウィンド
ゥ信号の半周期の信号(ウィンドゥ半周期信号)として
出力する。ここで、ウィンドゥ信号はデータセパレート
回路14等に与えられ、またウィンドゥ半周期信号Q4
はフィードバック信号として同期回路12に送られる。
ナリカウンタ等を有する構成で、その6ビットQ0〜Q
5のうち5ビット出力Q5はバイアス値発生回路13−
3からのバイアス値Q0〜Q4に応じた周波数のウィン
ドゥ信号として出力し、またビット出力Q4はウィンド
ゥ信号の半周期の信号(ウィンドゥ半周期信号)として
出力する。ここで、ウィンドゥ信号はデータセパレート
回路14等に与えられ、またウィンドゥ半周期信号Q4
はフィードバック信号として同期回路12に送られる。
【0013】なお、データセパレート回路14は同期回
路12からのパルス信号DATAをデジタルVFO13
−4からのウィンドゥ信号に基づいてデータパルスDP
とクロックパルスCPとに分離するものである。
路12からのパルス信号DATAをデジタルVFO13
−4からのウィンドゥ信号に基づいてデータパルスDP
とクロックパルスCPとに分離するものである。
【0014】再同期回路15を構成するウィンドゥ値記
憶回路15−1はリードデータ信号RD(パルス信号D
ATA)が前回送られて来たときのウィンドゥ信号のレ
ベル値を記憶保持するもので、2段カスケード接続され
たフリップフロップ等を有する構成で、同期回路12か
らはパルス信号DATAが入力され、デジタルVFO1
3−4からはQ5出力(ウィンドゥ信号)が入力されて
いる。そして、ウィンドゥ値記憶回路15−1はパルス
信号DATAが前回送られて来たときのウィンドゥ信号
のレベル値がハイレベルかローレベルかを示す前回のレ
ベル信号CMPをウィンドゥ値比較回路15−2に与え
る。
憶回路15−1はリードデータ信号RD(パルス信号D
ATA)が前回送られて来たときのウィンドゥ信号のレ
ベル値を記憶保持するもので、2段カスケード接続され
たフリップフロップ等を有する構成で、同期回路12か
らはパルス信号DATAが入力され、デジタルVFO1
3−4からはQ5出力(ウィンドゥ信号)が入力されて
いる。そして、ウィンドゥ値記憶回路15−1はパルス
信号DATAが前回送られて来たときのウィンドゥ信号
のレベル値がハイレベルかローレベルかを示す前回のレ
ベル信号CMPをウィンドゥ値比較回路15−2に与え
る。
【0015】ここでウィンドゥ値比較回路15−2はパ
ルス信号DATAが今回送られて来たときのウィンドゥ
信号のレベル値とウィンドゥ値記憶回路15−1に保持
されているウィンドゥ信号のレベル値とを比較するもの
で、ウィンドゥ値記憶回路15−1からは前回のレベル
信号CMPが入力され、また、同期回路12からはパル
ス信号DATAが入力され、更にデジタルVFO13−
4からはQ5出力(ウィンドゥ信号)が入力されている
。そして、ウィンドゥ値比較回路15−2はウィンドゥ
信号の前回のレベル値と今回のレベル値とが相違する場
合にワンショットパルスの比較結果信号をバイアス値発
生回路13−3に対してはリセット信号RESETとし
て出力し、デジタルVFO13−4に対してはデータロ
ード信号LOADとして出力する。ここで、ウィンドゥ
値比較回路15−2からバイアス値発生回路13−3に
リセット信号RESETが入力されると、その内容はリ
セットされ、また、デジタルVFO13−4はウィンド
ゥ値比較回路15−2からデータロード信号LOADが
入力されると、バイアス値発生回路13−3からのバイ
アス値に代えて予め決められている標準値をその入力値
とする。この場合、本実施例においては、ウィンドゥ信
号の半周期の中心にリードデータ信号が同期する様な標
準値が予めロードデータ値としてデジタルVFO13−
4に設定されている。
ルス信号DATAが今回送られて来たときのウィンドゥ
信号のレベル値とウィンドゥ値記憶回路15−1に保持
されているウィンドゥ信号のレベル値とを比較するもの
で、ウィンドゥ値記憶回路15−1からは前回のレベル
信号CMPが入力され、また、同期回路12からはパル
ス信号DATAが入力され、更にデジタルVFO13−
4からはQ5出力(ウィンドゥ信号)が入力されている
。そして、ウィンドゥ値比較回路15−2はウィンドゥ
信号の前回のレベル値と今回のレベル値とが相違する場
合にワンショットパルスの比較結果信号をバイアス値発
生回路13−3に対してはリセット信号RESETとし
て出力し、デジタルVFO13−4に対してはデータロ
ード信号LOADとして出力する。ここで、ウィンドゥ
値比較回路15−2からバイアス値発生回路13−3に
リセット信号RESETが入力されると、その内容はリ
セットされ、また、デジタルVFO13−4はウィンド
ゥ値比較回路15−2からデータロード信号LOADが
入力されると、バイアス値発生回路13−3からのバイ
アス値に代えて予め決められている標準値をその入力値
とする。この場合、本実施例においては、ウィンドゥ信
号の半周期の中心にリードデータ信号が同期する様な標
準値が予めロードデータ値としてデジタルVFO13−
4に設定されている。
【0016】次に、本実施例の動作を図2〜図6を参照
して説明する。いま、FDDから送られて来るリードデ
ータ信号RDのうちそのシンクフィールドの期間内にお
いて、等間隔のパルス列が送られて来たものとする。こ
の場合、リードデータ信号RDは同期回路12によって
基本クロック信号CLKに同期され、基本クロック1周
期分の幅を持つパルス信号DATAとしてデータセパレ
ート回路14の他、位相比較回路13−1、周期測定回
路13−2に送られる。
して説明する。いま、FDDから送られて来るリードデ
ータ信号RDのうちそのシンクフィールドの期間内にお
いて、等間隔のパルス列が送られて来たものとする。こ
の場合、リードデータ信号RDは同期回路12によって
基本クロック信号CLKに同期され、基本クロック1周
期分の幅を持つパルス信号DATAとしてデータセパレ
ート回路14の他、位相比較回路13−1、周期測定回
路13−2に送られる。
【0017】すると、位相比較回路13−1は図2のタ
イムチャートに示す如く動作する。位相比較回路13−
1ではこのパルス信号DATAの立ち上がりとデジタル
VFO13−4から出力されるウィンドゥ半周期信号Q
4の立ち上がりとを比較し、それらの位相比較を行う。 その結果、図2(A)に示す如く、パルス信号DATA
(リードデータ信号RD)がウィンドゥ半周期信号Q4
に対して遅れ位相の場合、位相比較回路13−1はその
検出に同期して+/−信号をローレベルとし、またウィ
ンドゥ半周期信号Q4の立ち下がりに同期してワンショ
ットパルスの演算制御信号ADCKを出力する。また、
図2(B)に示す如く、パルス信号DATAがウィンド
ゥ半周期信号Q4に対して進み位相の場合、位相比較回
路13−1はその検出に同期して+/−信号をハイレベ
ルとし、またウィンドゥ半周期信号Q4の立ち下がりに
同期してワンショットパルスの演算制御信号ADCKを
出力する。なお、パルス信号DATAとウィンドゥ半周
期信号Q4との位相が同期している場合には演算制御信
号ADCKの出力は得られない(図2(C)参照)。
イムチャートに示す如く動作する。位相比較回路13−
1ではこのパルス信号DATAの立ち上がりとデジタル
VFO13−4から出力されるウィンドゥ半周期信号Q
4の立ち上がりとを比較し、それらの位相比較を行う。 その結果、図2(A)に示す如く、パルス信号DATA
(リードデータ信号RD)がウィンドゥ半周期信号Q4
に対して遅れ位相の場合、位相比較回路13−1はその
検出に同期して+/−信号をローレベルとし、またウィ
ンドゥ半周期信号Q4の立ち下がりに同期してワンショ
ットパルスの演算制御信号ADCKを出力する。また、
図2(B)に示す如く、パルス信号DATAがウィンド
ゥ半周期信号Q4に対して進み位相の場合、位相比較回
路13−1はその検出に同期して+/−信号をハイレベ
ルとし、またウィンドゥ半周期信号Q4の立ち下がりに
同期してワンショットパルスの演算制御信号ADCKを
出力する。なお、パルス信号DATAとウィンドゥ半周
期信号Q4との位相が同期している場合には演算制御信
号ADCKの出力は得られない(図2(C)参照)。
【0018】一方、周期測定回路13−2は図3のタイ
ムチャートに示す如く動作する。周期測定回路13−2
はパルス信号DATAが来る毎にその周期を測定し、基
準周期との差を基本クロック1周期を重みとするデータ
F0〜F4を出力する。例えば、周期測定回路13−2
は測定周期が基準周期と等しい場合(基準周期=4us
)には、データF0〜F4として「00H(16進表現
、以下同じ)」を出力する。また、図3(B)に示す如
く、測定周期が基本周期に対して基本クロック1周期分
大きい場合(基本周期+1=4us+62.5ns)に
はデータF0〜F4として「01H」を出力する。逆に
、図3(C)に示す如く、測定周期から基準周期に対し
て基本クロック1周期分小さい場合(基本周期−1=4
us−62.5ns)には、データF0〜F4として「
1FH」を出力する。
ムチャートに示す如く動作する。周期測定回路13−2
はパルス信号DATAが来る毎にその周期を測定し、基
準周期との差を基本クロック1周期を重みとするデータ
F0〜F4を出力する。例えば、周期測定回路13−2
は測定周期が基準周期と等しい場合(基準周期=4us
)には、データF0〜F4として「00H(16進表現
、以下同じ)」を出力する。また、図3(B)に示す如
く、測定周期が基本周期に対して基本クロック1周期分
大きい場合(基本周期+1=4us+62.5ns)に
はデータF0〜F4として「01H」を出力する。逆に
、図3(C)に示す如く、測定周期から基準周期に対し
て基本クロック1周期分小さい場合(基本周期−1=4
us−62.5ns)には、データF0〜F4として「
1FH」を出力する。
【0019】図4は基準周期に対する差分値とそれに対
応して出力されるデータF0〜F4との関係を示し、差
分値「±0」を中心に差分値「−15」(最小値)から
「+15」(最大値)までの範囲内におけるデータF0
〜F4の出力状態を示している。しかして、バイアス値
発生回路13−3は位相比較回路13−1からの+/−
信号および演算制御信号ADCKに応じて周期測定回路
13−2の出力データF0〜F4に補正を加え、その値
をバイアス値D0〜D4としてデジタルVFO13−4
に与える。
応して出力されるデータF0〜F4との関係を示し、差
分値「±0」を中心に差分値「−15」(最小値)から
「+15」(最大値)までの範囲内におけるデータF0
〜F4の出力状態を示している。しかして、バイアス値
発生回路13−3は位相比較回路13−1からの+/−
信号および演算制御信号ADCKに応じて周期測定回路
13−2の出力データF0〜F4に補正を加え、その値
をバイアス値D0〜D4としてデジタルVFO13−4
に与える。
【0020】図5はバイアス値発生回路13−3の動作
を示したタイムチャートで、周期測定回路13−2から
データF0〜F4として「00H」が出力された場合を
例に示している。なお、周期測定回路13−2から「0
0H」のデータが出力されるのは、上述した如く、測定
周期と基準周期とが等しい場合である。先ず、ウィンド
ゥ半周期信号Q4に対してパルス信号DATAが遅れ位
相の場合、位相比較回路13−1からの+/−信号はロ
ーレベルとなり、位相比較回路13−1からは演算制御
信号ADCKが出力されるので、バイアス値発生回路1
3−3は図5(A)に示す如く、周期測定回路13−2
の出力値「00H」を演算制御信号ADCKの出力タイ
ミングに応答して「+1」し、その値「01H」をバイ
アス値D0〜D4としてデジタルVFO13−4に与え
る。また、ウィンドゥ半周期信号Q4に対してパルス信
号DATAが進み位相の場合、位相比較回路13−1か
らの+/−信号はハイレベルとなり、位相比較回路13
−1からは演算制御信号ADCKが出力されるので、バ
イアス値発生回路13−3は図5(B)に示す如く、周
期測定回路13−2の出力値「00H」を演算制御信号
ADCKの出力タイミングに応答して「−1」とし、そ
の値「FFH」をバイアス値D0〜D4としてデジタル
VFO13−4に与える。なお、ウィンドゥ半周期信号
Q4に対してパルス信号DATAの位相が同期している
場合には位相比較回路13−1から演算制御信号ADC
Kの出力は得られないので、バイアス値発生回路13−
3は図5(C)に示す如く周期測定回路13−2の出力
値「00H」をそのままバイアス値D0〜D4としてデ
ジタルVFO13−4に与える。
を示したタイムチャートで、周期測定回路13−2から
データF0〜F4として「00H」が出力された場合を
例に示している。なお、周期測定回路13−2から「0
0H」のデータが出力されるのは、上述した如く、測定
周期と基準周期とが等しい場合である。先ず、ウィンド
ゥ半周期信号Q4に対してパルス信号DATAが遅れ位
相の場合、位相比較回路13−1からの+/−信号はロ
ーレベルとなり、位相比較回路13−1からは演算制御
信号ADCKが出力されるので、バイアス値発生回路1
3−3は図5(A)に示す如く、周期測定回路13−2
の出力値「00H」を演算制御信号ADCKの出力タイ
ミングに応答して「+1」し、その値「01H」をバイ
アス値D0〜D4としてデジタルVFO13−4に与え
る。また、ウィンドゥ半周期信号Q4に対してパルス信
号DATAが進み位相の場合、位相比較回路13−1か
らの+/−信号はハイレベルとなり、位相比較回路13
−1からは演算制御信号ADCKが出力されるので、バ
イアス値発生回路13−3は図5(B)に示す如く、周
期測定回路13−2の出力値「00H」を演算制御信号
ADCKの出力タイミングに応答して「−1」とし、そ
の値「FFH」をバイアス値D0〜D4としてデジタル
VFO13−4に与える。なお、ウィンドゥ半周期信号
Q4に対してパルス信号DATAの位相が同期している
場合には位相比較回路13−1から演算制御信号ADC
Kの出力は得られないので、バイアス値発生回路13−
3は図5(C)に示す如く周期測定回路13−2の出力
値「00H」をそのままバイアス値D0〜D4としてデ
ジタルVFO13−4に与える。
【0021】これによって、デジタルVFO13−4は
バイアス値発生回路13−3からのデータD0〜D4に
応じた周波数のウィンドゥ信号を発生してデータセパレ
ート回路14等に与える共にウィンドゥ半周期信号Q4
を発生して位相比較回路13−1にフィードバック信号
として与える。
バイアス値発生回路13−3からのデータD0〜D4に
応じた周波数のウィンドゥ信号を発生してデータセパレ
ート回路14等に与える共にウィンドゥ半周期信号Q4
を発生して位相比較回路13−1にフィードバック信号
として与える。
【0022】図6は再同期回路15の動作を締示したタ
イムチャートで、図11と同じリードデータ信号RDの
入力があった場合に、再同期回路によってウィンドゥ信
号の発振周波数が制御された状態を示している。ここで
、図6Xは前回のリードデータ信号RDの出力タイミン
グ、図6Yは今回のリードデータ信号RDの出力タイミ
ングを示している。この場合、リードデータ信号RDが
前回送られて来たときのウィンドゥ信号はローレベル、
したがって、ウィンドゥ値記憶回路15−1にはローレ
ベルの値が記憶され、ウィンドゥ値比較回路15−2に
与えられる。この場合、リードデータ信号RDが今回送
られて来たときのウィンドゥ信号はハイレベル、したが
ってウィンドゥ値比較回路15−2においては、両レベ
ル値の不一致が検出される為、デジタルVFO13−4
に対してはデータロード信号LOADが入力され、また
、バイアス値発生回路13−3に対してはリセット信号
RESETが入力される。したがって、デジタルVFO
13−4ではバイアス値発生回路13−3からの入力値
に代えて予め設定されているデータロード値を入力値と
して切り換え、このデータロード値に応じてウィンドゥ
信号の発振周波数を制御する。これによってウィンドゥ
信号は図6(B)に示す如くリードデータ信号RDの半
周期の中心に合わせられて素早くリードデータ信号RD
に同期するようになる。
イムチャートで、図11と同じリードデータ信号RDの
入力があった場合に、再同期回路によってウィンドゥ信
号の発振周波数が制御された状態を示している。ここで
、図6Xは前回のリードデータ信号RDの出力タイミン
グ、図6Yは今回のリードデータ信号RDの出力タイミ
ングを示している。この場合、リードデータ信号RDが
前回送られて来たときのウィンドゥ信号はローレベル、
したがって、ウィンドゥ値記憶回路15−1にはローレ
ベルの値が記憶され、ウィンドゥ値比較回路15−2に
与えられる。この場合、リードデータ信号RDが今回送
られて来たときのウィンドゥ信号はハイレベル、したが
ってウィンドゥ値比較回路15−2においては、両レベ
ル値の不一致が検出される為、デジタルVFO13−4
に対してはデータロード信号LOADが入力され、また
、バイアス値発生回路13−3に対してはリセット信号
RESETが入力される。したがって、デジタルVFO
13−4ではバイアス値発生回路13−3からの入力値
に代えて予め設定されているデータロード値を入力値と
して切り換え、このデータロード値に応じてウィンドゥ
信号の発振周波数を制御する。これによってウィンドゥ
信号は図6(B)に示す如くリードデータ信号RDの半
周期の中心に合わせられて素早くリードデータ信号RD
に同期するようになる。
【0023】なお、リードデータ信号RDが前回送られ
て来たときのウィンドゥ信号のレベル値と今回送られて
来たときのウィンドゥ信号のレベル値とが等しい場合、
ウィンドゥ値比較回路15−2からはロード信号LOA
Dが出力されないので、この場合、デジタルVFO13
−4は通常と同様にバイアス値発生回路13−3からの
入力値に基づいてウィンドゥ信号の発振周波数を制御す
る。
て来たときのウィンドゥ信号のレベル値と今回送られて
来たときのウィンドゥ信号のレベル値とが等しい場合、
ウィンドゥ値比較回路15−2からはロード信号LOA
Dが出力されないので、この場合、デジタルVFO13
−4は通常と同様にバイアス値発生回路13−3からの
入力値に基づいてウィンドゥ信号の発振周波数を制御す
る。
【0024】しかして、上述の動作はウィンドゥ信号の
1周期毎に繰り返される。
1周期毎に繰り返される。
【0025】
【発明の効果】この発明によれば、リードデータ信号の
うちシンクフィールドの期間内において、リードデータ
信号とウィンドゥ信号との位相差の他に、リードデータ
信号の周期をも考慮してデジタルVFOの発振周波数を
制御できると共に、フォーマットのギャップ部等からシ
ンクフィールドに入った場合でも素早く再同期すること
ができるので、リードデータ信号に対してウィンドゥ信
号を高速に追従させることが可能となる。特に、リード
データ信号に対するウィンドゥ信号の同期が大幅にずれ
た場合、その再同期を素早く行うことが可能となる。
うちシンクフィールドの期間内において、リードデータ
信号とウィンドゥ信号との位相差の他に、リードデータ
信号の周期をも考慮してデジタルVFOの発振周波数を
制御できると共に、フォーマットのギャップ部等からシ
ンクフィールドに入った場合でも素早く再同期すること
ができるので、リードデータ信号に対してウィンドゥ信
号を高速に追従させることが可能となる。特に、リード
データ信号に対するウィンドゥ信号の同期が大幅にずれ
た場合、その再同期を素早く行うことが可能となる。
【図1】実施例を示したFDD用データセパレータのブ
ロック構成図。
ロック構成図。
【図2】図1で示した位相比較回路13−1の動作を説
明する為のタイムチャート。
明する為のタイムチャート。
【図3】図1で示した周期測定回路13−2の動作を説
明する為のタイムチャート。
明する為のタイムチャート。
【図4】図1で示した周期測定回路13−2において基
準値に対する差分値と出力データF0〜F4との関係を
示した図。
準値に対する差分値と出力データF0〜F4との関係を
示した図。
【図5】図1で示したバイアス値発生回路13−3の動
作を説明する為のタイムチャート。
作を説明する為のタイムチャート。
【図6】図1で示した再同期回路15の動作を説明する
為のタイムチャート。
為のタイムチャート。
【図7】実施例におけるFDD用データセパレータのブ
ロック構成図。
ロック構成図。
【図8】従来例においてリードデータ信号とウィンドゥ
信号との位相差を説明する為の図。
信号との位相差を説明する為の図。
【図9】従来例においてシンクフィールドを説明する為
の図。
の図。
【図10】この発明が解釈しようとする課題を説明する
為の図で、SYNC信号の理想的な出力タイミングを示
した図。
為の図で、SYNC信号の理想的な出力タイミングを示
した図。
【図11】この発明が解決しようとする課題を説明する
為の図で、リードデータ信号に対するウィンドゥ信号の
同期が大幅にずれた場合にそれを再同期させる過程を示
したタイムチャート。
為の図で、リードデータ信号に対するウィンドゥ信号の
同期が大幅にずれた場合にそれを再同期させる過程を示
したタイムチャート。
11 発振回路
12 同期回路
13 追従制御回路
13−1 位相比較回路
13−2 周期測定回路
13−3 バイアス値発生回路
13−4 デジタルVFO
14 データセパレート回路
15 再同期回路
15−1 ウィンドゥ値記憶回路
15−2 ウィンドゥ値比較回路
Claims (1)
- 【請求項1】FDDからのリードデータ信号をデータパ
ルスとクロックパルスに分離する為のウィンドゥ信号を
発生するデジタルVFOと、前記リードデータ信号とウ
ィンドゥ信号との位相差を比較する位相比較回路と、前
記リードデータ信号の周期を測定する周期測定回路と、
前記位相比較回路および周期測定回路の出力結果から前
記デジタルVFOに入力される入力値を補正することに
よりデジタルVFOから出力されるウィンドゥ信号の発
振周波数を制御する制御回路と、を具備し、前記リード
データ信号のうちシンクフィールドの期間において前記
ウィンドゥ信号の発振周波数を制御するFDD用データ
セパレータであって、前記リードデータ信号が前回送ら
れて来たときのウィンドゥ信号のレベル値を保持する保
持回路と、前記リードデータ信号が今回送られて来たと
きのウィンドゥ信号のレベル値と前記保持回路に保持さ
れているレベル値とを比較するレベル値比較回路と、を
備え、前記デジタルVFOに入力される入力値を前記レ
ベル比較回路の比較結果に基づいて切り換えることによ
り予め決められている標準値を前記デジタルVFOに入
力するようにしたことを特徴とするFDD用データセパ
レータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10341591A JPH04310675A (ja) | 1991-04-09 | 1991-04-09 | Fdd用データセパレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10341591A JPH04310675A (ja) | 1991-04-09 | 1991-04-09 | Fdd用データセパレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04310675A true JPH04310675A (ja) | 1992-11-02 |
Family
ID=14353417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10341591A Pending JPH04310675A (ja) | 1991-04-09 | 1991-04-09 | Fdd用データセパレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04310675A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6775082B2 (en) | 2000-04-19 | 2004-08-10 | Nec Electronics Corporation | Digital VFO phase control device |
-
1991
- 1991-04-09 JP JP10341591A patent/JPH04310675A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6775082B2 (en) | 2000-04-19 | 2004-08-10 | Nec Electronics Corporation | Digital VFO phase control device |
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