JPH05242610A - Fdd用データセパレータ - Google Patents
Fdd用データセパレータInfo
- Publication number
- JPH05242610A JPH05242610A JP4080467A JP8046792A JPH05242610A JP H05242610 A JPH05242610 A JP H05242610A JP 4080467 A JP4080467 A JP 4080467A JP 8046792 A JP8046792 A JP 8046792A JP H05242610 A JPH05242610 A JP H05242610A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- value
- following mode
- mode
- speed
- Prior art date
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- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 リードデータ信号の周波数変化にウィンドゥ
信号を高速に追従させる高速追従モードから低速追従モ
ードへの切り換え時に、引き継がれる値を理想に近い値
に制御することができる。 【構成】 位相補正回路4は測定周期値を位相比較回路
2の出力結果に基づいて補正する。この値は制御信号b
が高速追従モードのとき、マルチプレクサ9、5を介し
てラッチ6に保持されたのちデジタルVFO1に入力さ
れる。この高速追従モードから低速追従モードに切り換
わる際、平均値計算回路8は周期測定回路3によって測
定された複数の周期値からその平均値を算出する。この
値はマルチプレクサ9、5を介してラッチ6に送られ、
低速追従モードでの初期値として保持される。その後、
周波数補正回路7は位相比較回路2の出力結果に基づい
てラッチ6の値を補正する。この値はマルチプレクサ5
を介してラッチ6に保持されたのちデジタルVFO1に
入力される。
信号を高速に追従させる高速追従モードから低速追従モ
ードへの切り換え時に、引き継がれる値を理想に近い値
に制御することができる。 【構成】 位相補正回路4は測定周期値を位相比較回路
2の出力結果に基づいて補正する。この値は制御信号b
が高速追従モードのとき、マルチプレクサ9、5を介し
てラッチ6に保持されたのちデジタルVFO1に入力さ
れる。この高速追従モードから低速追従モードに切り換
わる際、平均値計算回路8は周期測定回路3によって測
定された複数の周期値からその平均値を算出する。この
値はマルチプレクサ9、5を介してラッチ6に送られ、
低速追従モードでの初期値として保持される。その後、
周波数補正回路7は位相比較回路2の出力結果に基づい
てラッチ6の値を補正する。この値はマルチプレクサ5
を介してラッチ6に保持されたのちデジタルVFO1に
入力される。
Description
【0001】
【産業上の利用分野】この発明は、FDD(フロッピー
ディスク装置)からのリードデータ信号をデータパルス
とクロックパルスに分離するウィンドゥ信号を発生する
FDD用データセパレータに関する。
ディスク装置)からのリードデータ信号をデータパルス
とクロックパルスに分離するウィンドゥ信号を発生する
FDD用データセパレータに関する。
【0002】
【従来の技術】近年、論理回路のみで構成したデジタル
VFO(可変周波数発生器)データセパレータはリード
データ信号の周波数変化に追従するウィンドゥ信号を発
生させる為に、ウィンドゥ信号の半周期の中心と、リー
ドデータ信号との位相を検出し、この比較結果でデジタ
ルVFOの発振周波数を制御することにより、リードデ
ータ信号にロック(同期)した正確なウィンドゥ信号を
得るようにしていた。ところで、FDDで一般に使用さ
れているフォーマットでは、図2に示す如くIDフィー
ルド、データフィールドの先頭にそれぞれシンク(SY
NC)フィールドがあり、このシンクフィールドは“0
0”データで構成されている為、クロックパルスのみで
等間隔(3.5インチ2DD、MFM記録方式では4u
s)のパルス列となる。このため、前後パルスからの干
渉が等しくなり、それらの合成波形のピーク部分におい
てはピークシフトと呼ばれる“ずれ”は生じない。した
がって、このシンクフィールドのパルス列にロックさせ
れば、すばやくロックインし、正確なウィンドゥ信号が
得られる。
VFO(可変周波数発生器)データセパレータはリード
データ信号の周波数変化に追従するウィンドゥ信号を発
生させる為に、ウィンドゥ信号の半周期の中心と、リー
ドデータ信号との位相を検出し、この比較結果でデジタ
ルVFOの発振周波数を制御することにより、リードデ
ータ信号にロック(同期)した正確なウィンドゥ信号を
得るようにしていた。ところで、FDDで一般に使用さ
れているフォーマットでは、図2に示す如くIDフィー
ルド、データフィールドの先頭にそれぞれシンク(SY
NC)フィールドがあり、このシンクフィールドは“0
0”データで構成されている為、クロックパルスのみで
等間隔(3.5インチ2DD、MFM記録方式では4u
s)のパルス列となる。このため、前後パルスからの干
渉が等しくなり、それらの合成波形のピーク部分におい
てはピークシフトと呼ばれる“ずれ”は生じない。した
がって、このシンクフィールドのパルス列にロックさせ
れば、すばやくロックインし、正確なウィンドゥ信号が
得られる。
【0003】
【発明が解決しようとする課題】このようにウィンドゥ
信号をシンクフィールドのパルス列にロックさせれば、
ウィンドゥ信号をリードデータ信号に対して高速に追従
させることが可能となるが、従来においてはそれ以上の
高速追従までも期待できるものではなかった。そこで、
本出願人は先に、特願平3−103416号(発明の名
称:FDD用データセパレータ)において、リードデー
タ信号のうちシンクフィールドの期間内において、リー
ドデータ信号とウィンドゥ信号との位相の他にリードデ
ータ信号の周期をも考慮してデジタルVFOの発振周波
数を制御し、ウィンドゥ信号の高速追従を可能とすると
共に、シンクパターンにすばやくロック・インし、正確
なウィンドゥ信号を得た後は、ディスクの冗長な回転変
動要素による周期的な変動のみ追従させるように、リー
ドデータ信号に対するウィンドゥ信号の追従方式を低速
追従動作に切り換える技術を提案した。
信号をシンクフィールドのパルス列にロックさせれば、
ウィンドゥ信号をリードデータ信号に対して高速に追従
させることが可能となるが、従来においてはそれ以上の
高速追従までも期待できるものではなかった。そこで、
本出願人は先に、特願平3−103416号(発明の名
称:FDD用データセパレータ)において、リードデー
タ信号のうちシンクフィールドの期間内において、リー
ドデータ信号とウィンドゥ信号との位相の他にリードデ
ータ信号の周期をも考慮してデジタルVFOの発振周波
数を制御し、ウィンドゥ信号の高速追従を可能とすると
共に、シンクパターンにすばやくロック・インし、正確
なウィンドゥ信号を得た後は、ディスクの冗長な回転変
動要素による周期的な変動のみ追従させるように、リー
ドデータ信号に対するウィンドゥ信号の追従方式を低速
追従動作に切り換える技術を提案した。
【0004】図3はこの種のFDDデータセパレータを
示したブロック図である。デジタルVFO1はFDDか
らのリードデータ信号をデータパルスとクロックパルス
に分離する為のウィンドゥ信号cを発生する。位相比較
回路2はリードデータ信号aとウィンドゥ信号cとの位
相を比較し、その結果、リードデータ信号aが遅れ位相
か進み位相かに応じて符号信号+/−を出力する。周期
測定回路3はリードデータ信号aの周期を測定し、その
測定結果を位相補正回路4に与える。位相補正回路4は
位相比較回路2の比較結果が進み位相か遅れ位相かに基
づいて周期測定回路3からの測定周期値を補正する。こ
こで、リードデータ信号aが遅れ位相の場合あるいは位
相が一致している場合には位相比較回路2からローレベ
ルの符号信号+/−が出力される為、位相補正回路4は
測定周期値に「1」を加算し、またリードデータ信号a
が進み位相の場合には位相比較回路2からハイレベルの
符号信号+/−が出力される為、位相補正回路4は測定
周期値から「1」を減算する。この位相補正回路4はに
よって補正された値はマルチプレクサ5を介してラッチ
6に一時保持されたのちデジタルVFO1の入力値とな
る。
示したブロック図である。デジタルVFO1はFDDか
らのリードデータ信号をデータパルスとクロックパルス
に分離する為のウィンドゥ信号cを発生する。位相比較
回路2はリードデータ信号aとウィンドゥ信号cとの位
相を比較し、その結果、リードデータ信号aが遅れ位相
か進み位相かに応じて符号信号+/−を出力する。周期
測定回路3はリードデータ信号aの周期を測定し、その
測定結果を位相補正回路4に与える。位相補正回路4は
位相比較回路2の比較結果が進み位相か遅れ位相かに基
づいて周期測定回路3からの測定周期値を補正する。こ
こで、リードデータ信号aが遅れ位相の場合あるいは位
相が一致している場合には位相比較回路2からローレベ
ルの符号信号+/−が出力される為、位相補正回路4は
測定周期値に「1」を加算し、またリードデータ信号a
が進み位相の場合には位相比較回路2からハイレベルの
符号信号+/−が出力される為、位相補正回路4は測定
周期値から「1」を減算する。この位相補正回路4はに
よって補正された値はマルチプレクサ5を介してラッチ
6に一時保持されたのちデジタルVFO1の入力値とな
る。
【0005】マルチプレクサ5には位相補正回路4の他
に周波数補正回路7の出力結果も入力されており、マル
チプレクサ5は制御信号bに応じて位相補正回路4から
の入力データあるいは周波数補正回路7からの入力デー
タを択一的に切換出力する。周波数補正回路7は位相補
正回路4と同様に位相比較回路2からの符号信号+/−
に応じて±1補正を行うもので、マルチプレクサ5から
の出力結果を一時保持するラッチ6の値に対して±1補
正を行う。この周波数補正回路7によって補正された値
はマルチプレクサ5を介してラッチ6に一時保持された
のちデジタルVFO1の入力値となる。なお、制御信号
bはリードデータ信号aの周波数変化に対してウィンド
ゥ信号cを高速に追従させる高速追従モードと、ディス
クの冗長な回転変動要素による周期的な変動のみ追従す
る低速追従モードとの切り換えを行う制御信号である。
に周波数補正回路7の出力結果も入力されており、マル
チプレクサ5は制御信号bに応じて位相補正回路4から
の入力データあるいは周波数補正回路7からの入力デー
タを択一的に切換出力する。周波数補正回路7は位相補
正回路4と同様に位相比較回路2からの符号信号+/−
に応じて±1補正を行うもので、マルチプレクサ5から
の出力結果を一時保持するラッチ6の値に対して±1補
正を行う。この周波数補正回路7によって補正された値
はマルチプレクサ5を介してラッチ6に一時保持された
のちデジタルVFO1の入力値となる。なお、制御信号
bはリードデータ信号aの周波数変化に対してウィンド
ゥ信号cを高速に追従させる高速追従モードと、ディス
クの冗長な回転変動要素による周期的な変動のみ追従す
る低速追従モードとの切り換えを行う制御信号である。
【0006】このように構成されたFDD用データセパ
レータにおいて、リードデータ信号aのシンクフィール
ド検出時に制御信号bは高速追従モードとなる。この高
速追従モードにおいて、マルチプレクサ5は位相補正回
路4からの入力データを切換出力してラッチ6に与え、
デジタルVFO1の入力値とする。即ち、周期測定回路
3で測定された周期値は位相補正回路4によって位相補
正を受けてからマルチプレクサ5を介してラッチ6に取
り込まれ、デジタルVFO1の入力値となり、この入力
値に応じてデジタルVFO1はウィンドゥ信号の発振周
波数を制御する。なお、位相補正回路4で得られたデー
タビット数はラッチ6のビット数(8ビット)よりも小
さく、ラッチ6にはその上位桁だけが代入されて下位桁
(3ビット)は切り捨てられて“0”になっている。こ
の高速追従モードにおいては、リードデータ信号aの周
期値をダイレクトに測定してウィンドゥ信号の発振周波
数を制御する為、高速追従が可能となるが、発振周波数
の精度は悪くなる。
レータにおいて、リードデータ信号aのシンクフィール
ド検出時に制御信号bは高速追従モードとなる。この高
速追従モードにおいて、マルチプレクサ5は位相補正回
路4からの入力データを切換出力してラッチ6に与え、
デジタルVFO1の入力値とする。即ち、周期測定回路
3で測定された周期値は位相補正回路4によって位相補
正を受けてからマルチプレクサ5を介してラッチ6に取
り込まれ、デジタルVFO1の入力値となり、この入力
値に応じてデジタルVFO1はウィンドゥ信号の発振周
波数を制御する。なお、位相補正回路4で得られたデー
タビット数はラッチ6のビット数(8ビット)よりも小
さく、ラッチ6にはその上位桁だけが代入されて下位桁
(3ビット)は切り捨てられて“0”になっている。こ
の高速追従モードにおいては、リードデータ信号aの周
期値をダイレクトに測定してウィンドゥ信号の発振周波
数を制御する為、高速追従が可能となるが、発振周波数
の精度は悪くなる。
【0007】一方、制御信号bによって低速追従モード
に切り換えられると、マルチプレクサ5は位相補正回路
4に代って周波数補正回路7からの入力データを切換出
力する。ここで高速追従モードから低速追従モードに切
り換った瞬間、ラッチ6には高速追従モードでの最終の
値がそのまま保持されており、周波数補正回路7はこの
値を初期値として補正を加える。なお、上述した高速追
従モードにおいて、デジタルVFO1への入力値は下位
3ビットが“0”に固定され、5ビットのデータとして
取り扱われるが、低速追従モードでは8ビットデータと
して取り扱われ、周波数補正回路7とラッチ6とは同一
桁数となる。この低速追従モードにおいては追従速度が
遅くなる代わりに発振周波数の精度を高くすることがで
きる。このように高速追従モードから低速追従モードへ
切り換えた瞬間は、高速追従モードでの最終の値がその
まま低速追従モードに引き継がれ、その値を初期値とし
て追従動作が開始されることによりきれめなく追従動作
が引き継がれることになる。
に切り換えられると、マルチプレクサ5は位相補正回路
4に代って周波数補正回路7からの入力データを切換出
力する。ここで高速追従モードから低速追従モードに切
り換った瞬間、ラッチ6には高速追従モードでの最終の
値がそのまま保持されており、周波数補正回路7はこの
値を初期値として補正を加える。なお、上述した高速追
従モードにおいて、デジタルVFO1への入力値は下位
3ビットが“0”に固定され、5ビットのデータとして
取り扱われるが、低速追従モードでは8ビットデータと
して取り扱われ、周波数補正回路7とラッチ6とは同一
桁数となる。この低速追従モードにおいては追従速度が
遅くなる代わりに発振周波数の精度を高くすることがで
きる。このように高速追従モードから低速追従モードへ
切り換えた瞬間は、高速追従モードでの最終の値がその
まま低速追従モードに引き継がれ、その値を初期値とし
て追従動作が開始されることによりきれめなく追従動作
が引き継がれることになる。
【0008】しかしながら、実際のリードデータ信号a
は、高い周期の変動(ジャタ)と低い周期の変動(ワ
ウ)の両方の変動要素を含んでいる。これらの変動量が
ある程度以上大きくなると、データーセパレータは同期
はずれを起して追従動作を継続できなくなる。ここで、
図4のイ点で高速追従モードから低速追従モードに切り
換ったとする。ここで、高速追従時にはリードデータ信
号aは図4の実線で示した様に実際の測定周期がそのま
まラッチ6に代入されるが、低速追従モードのときには
周波数補正がゆるやかに行われる為、周波数の高い変動
要素は無視され、図4の点線で示した様な値がラッチ6
に代入されることになる。いま、高速追従モードから低
速追従モードに切り換った時、図4の実線とイ点での交
点「48」がラッチ6に保持される。しかし、低速追従
モードでの理想的な値は「38」である。これはかなり
ずれた値であり、この瞬間に同期はずれを起こす可能性
が高くなる。この発明の課題は、リードデータ信号の周
波数変化にウィンドゥ信号を高速に追従させる高速追従
モードから低速追従モードへの切り換え時に、低速追従
モードに引き継がれる値を理想に近い値に制御できるよ
うにすることである。
は、高い周期の変動(ジャタ)と低い周期の変動(ワ
ウ)の両方の変動要素を含んでいる。これらの変動量が
ある程度以上大きくなると、データーセパレータは同期
はずれを起して追従動作を継続できなくなる。ここで、
図4のイ点で高速追従モードから低速追従モードに切り
換ったとする。ここで、高速追従時にはリードデータ信
号aは図4の実線で示した様に実際の測定周期がそのま
まラッチ6に代入されるが、低速追従モードのときには
周波数補正がゆるやかに行われる為、周波数の高い変動
要素は無視され、図4の点線で示した様な値がラッチ6
に代入されることになる。いま、高速追従モードから低
速追従モードに切り換った時、図4の実線とイ点での交
点「48」がラッチ6に保持される。しかし、低速追従
モードでの理想的な値は「38」である。これはかなり
ずれた値であり、この瞬間に同期はずれを起こす可能性
が高くなる。この発明の課題は、リードデータ信号の周
波数変化にウィンドゥ信号を高速に追従させる高速追従
モードから低速追従モードへの切り換え時に、低速追従
モードに引き継がれる値を理想に近い値に制御できるよ
うにすることである。
【0009】
【課題を解決するための手段】この発明の手段は次の通
りである。 (1)、デジタルVFOはFDDからのリードデータ信
号をデータパルスとクロックパルスとに分離する為のウ
ィンドゥ信号を発生する。 (2)、位相比較回路はリードデータ信号とウィンドゥ
信号との位相を比較する。 (3)、周期測定回路はリードデータ信号の周期を測定
する。 (4)、モード切換回路はこの周期測定回路によって測
定された測定周期値を前記位相比較回路の出力結果に基
づいて補正することにより、リードデータ信号の周波数
変化にウィンドゥ信号を高速追従させる高速追従モード
と、この高速追従モードで得られた最終測定周期値を初
期値として引き継ぐと共にこの値を前記位相比較回路の
出力結果に基づいて補正することにより、リードデータ
信号の周波数変化にウィンドゥ信号を低速追従させる低
速追従モードとを切り換える。 (5)、算出回路は高速追従モードから低速追従モード
への切り換え時に、前記周期測定回路で測定された複数
の周期値からその平均値を算出するもので、モード切換
時に算出回路によって算出された平均値を低速追従モー
ドの初期値として引き継がれる。
りである。 (1)、デジタルVFOはFDDからのリードデータ信
号をデータパルスとクロックパルスとに分離する為のウ
ィンドゥ信号を発生する。 (2)、位相比較回路はリードデータ信号とウィンドゥ
信号との位相を比較する。 (3)、周期測定回路はリードデータ信号の周期を測定
する。 (4)、モード切換回路はこの周期測定回路によって測
定された測定周期値を前記位相比較回路の出力結果に基
づいて補正することにより、リードデータ信号の周波数
変化にウィンドゥ信号を高速追従させる高速追従モード
と、この高速追従モードで得られた最終測定周期値を初
期値として引き継ぐと共にこの値を前記位相比較回路の
出力結果に基づいて補正することにより、リードデータ
信号の周波数変化にウィンドゥ信号を低速追従させる低
速追従モードとを切り換える。 (5)、算出回路は高速追従モードから低速追従モード
への切り換え時に、前記周期測定回路で測定された複数
の周期値からその平均値を算出するもので、モード切換
時に算出回路によって算出された平均値を低速追従モー
ドの初期値として引き継がれる。
【0010】
【作用】この発明の手段の作用は次の通りである。い
ま、FDDから送られて来るMFM記録方式のリードデ
ータ信号のうちシンクフィールドの期間内において、位
相比較回路はFDDからのリードデータとウィンドゥ信
号との位相を比較し、また周期測定回路はリードデータ
信号の周期を測定する。この場合、位相比較および周期
測定はウィンドゥ信号の1周期毎に夫々行われる。ここ
で、周期測定回路で測定された測定周期値は位相比較回
路の比較結果に基づいて補正され、切換回路を介してデ
ジタルVFOに与えられる。これによってウィンドゥ信
号の発振周波数が制御される為、リードデータ信号に対
してウィンドゥ信号は高速に追従する高速追従モードと
なる。この高速追従モードから低速追従モードへモード
の切り換えが行われると、高速追従モードでの最終測定
周期値が初期値として引き継がれると共にこの値は位相
比較回路の出力結果に基づいて補正され、切換回路を介
してデジタルVFOに与えられる。この際、算出回路は
モード切り換え時に、複数の測定周期値からその平均値
を算出し、この平均値が低速追従モードでの初期値とし
て引き継がれる。したがって、リードデータ信号の周波
数変化にウィンドゥ信号を高速に追従させる高速追従モ
ードから低速追従モードへの切り換え時に、低速追従モ
ードに引き継がれる値を理想に近い値に制御することが
できる。
ま、FDDから送られて来るMFM記録方式のリードデ
ータ信号のうちシンクフィールドの期間内において、位
相比較回路はFDDからのリードデータとウィンドゥ信
号との位相を比較し、また周期測定回路はリードデータ
信号の周期を測定する。この場合、位相比較および周期
測定はウィンドゥ信号の1周期毎に夫々行われる。ここ
で、周期測定回路で測定された測定周期値は位相比較回
路の比較結果に基づいて補正され、切換回路を介してデ
ジタルVFOに与えられる。これによってウィンドゥ信
号の発振周波数が制御される為、リードデータ信号に対
してウィンドゥ信号は高速に追従する高速追従モードと
なる。この高速追従モードから低速追従モードへモード
の切り換えが行われると、高速追従モードでの最終測定
周期値が初期値として引き継がれると共にこの値は位相
比較回路の出力結果に基づいて補正され、切換回路を介
してデジタルVFOに与えられる。この際、算出回路は
モード切り換え時に、複数の測定周期値からその平均値
を算出し、この平均値が低速追従モードでの初期値とし
て引き継がれる。したがって、リードデータ信号の周波
数変化にウィンドゥ信号を高速に追従させる高速追従モ
ードから低速追従モードへの切り換え時に、低速追従モ
ードに引き継がれる値を理想に近い値に制御することが
できる。
【0011】
【実施例】以下、図1を参照して一実施例を説明する。
図1はFDD用データセパレータのブロック構成図であ
る。この本実施例においても高速追従モードでの動作、
低速追従モードでの動作は上述した特願平3−1034
16号と同様であるが、本実施例においては高速追従モ
ードから低速追従モードへの切り換え時に時に使用され
る回路を追加した点が特願平3−103416号と相違
する。即ち、デジタルVFO1、位相比較回路2、周期
測定回路3、位相補正回路4、マルチプレクサ5、ラッ
チ6、周波数補正回路7は上述と同様であるが、本実施
例においては平均値計算回路8、マルチプレクサ9、1
周期遅延回路10を追加した点が相違する。
図1はFDD用データセパレータのブロック構成図であ
る。この本実施例においても高速追従モードでの動作、
低速追従モードでの動作は上述した特願平3−1034
16号と同様であるが、本実施例においては高速追従モ
ードから低速追従モードへの切り換え時に時に使用され
る回路を追加した点が特願平3−103416号と相違
する。即ち、デジタルVFO1、位相比較回路2、周期
測定回路3、位相補正回路4、マルチプレクサ5、ラッ
チ6、周波数補正回路7は上述と同様であるが、本実施
例においては平均値計算回路8、マルチプレクサ9、1
周期遅延回路10を追加した点が相違する。
【0012】平均値計算回路8は周期測定回路3によっ
て得られた測定周期値を順次累算し、この累算した値を
データ数で割ることにより周期値の平均を得るもので、
本実施例においては4つの測定周期値を累算し、これを
そのデータ数4で割ることにより平均値を求める。な
お、累算するデータ数を2のn乗にとれば実際に割算を
行わなくてもnビットだけずらすだけで平均値を求める
ことができる。マルチプレクサ9はマルチプレクサ5と
同様の回路で、このマルチプレクサ9には位相補正回路
4の出力結果および平均値計算回路8の出力結果が入力
されており、制御信号bにしたがってマルチプレクサ9
は位相補正回路4、平均値計算回路8の出力結果を択一
的にマルチプレクサ5に与える。1周期遅延回路10は
制御信号bを1マシンサイクル分だけ遅延させる回路で
あり、その出力はマルチプレクサ5に与えられる。
て得られた測定周期値を順次累算し、この累算した値を
データ数で割ることにより周期値の平均を得るもので、
本実施例においては4つの測定周期値を累算し、これを
そのデータ数4で割ることにより平均値を求める。な
お、累算するデータ数を2のn乗にとれば実際に割算を
行わなくてもnビットだけずらすだけで平均値を求める
ことができる。マルチプレクサ9はマルチプレクサ5と
同様の回路で、このマルチプレクサ9には位相補正回路
4の出力結果および平均値計算回路8の出力結果が入力
されており、制御信号bにしたがってマルチプレクサ9
は位相補正回路4、平均値計算回路8の出力結果を択一
的にマルチプレクサ5に与える。1周期遅延回路10は
制御信号bを1マシンサイクル分だけ遅延させる回路で
あり、その出力はマルチプレクサ5に与えられる。
【0013】このように構成されたFDD用データセパ
レータにおいて、高速追従モードから低速追従モードへ
の切り換え時、マルチプレクサ9は制御信号bに応じて
位相補正回路4から平均値計算回路8へ切り換えてその
出力結果をマルチプレクサ5を介してラッチ6に保持さ
せる。この場合、図4に示すイ点を切換点とすると、平
均値計算回路8は図中イ、ロ、ハ、ニの各点での測定周
期値を平均した値(48+44+34+31=39.2
5)を出力する。この平均値はマルチプレクサ9、5を
介してラッチ6に保持される。
レータにおいて、高速追従モードから低速追従モードへ
の切り換え時、マルチプレクサ9は制御信号bに応じて
位相補正回路4から平均値計算回路8へ切り換えてその
出力結果をマルチプレクサ5を介してラッチ6に保持さ
せる。この場合、図4に示すイ点を切換点とすると、平
均値計算回路8は図中イ、ロ、ハ、ニの各点での測定周
期値を平均した値(48+44+34+31=39.2
5)を出力する。この平均値はマルチプレクサ9、5を
介してラッチ6に保持される。
【0014】そして、1マシンサイクル遅れた1周期遅
延回路10からの出力に基づいてマルチプレクサ5はマ
ルチプレクサ9から周波数補正回路7への切り換えを行
い、周波数補正回路7からのデータを選択してラッチ6
に与える。これによって低速追従モードに切り換わる。
このとき理想的なラッチ6の値は図4の点線で示す通り
約38となり、平均値計算回路8から与えられた値3
9.25という値は従来に比べてかなり理想に近い値と
なる。
延回路10からの出力に基づいてマルチプレクサ5はマ
ルチプレクサ9から周波数補正回路7への切り換えを行
い、周波数補正回路7からのデータを選択してラッチ6
に与える。これによって低速追従モードに切り換わる。
このとき理想的なラッチ6の値は図4の点線で示す通り
約38となり、平均値計算回路8から与えられた値3
9.25という値は従来に比べてかなり理想に近い値と
なる。
【0015】
【発明の効果】この発明によれば、リードデータ信号の
周波数変化にウィンドゥ信号を高速に追従させる高速追
従モードから低速追従モードへの切り換え時に、低速追
従モードに引き継がれる値を理想に近い値に制御するこ
とができるので、モード切り換え時の同期はずれを効果
的に防止でき、モードの切り換えをスムーズに精度良く
行うことが可能である。
周波数変化にウィンドゥ信号を高速に追従させる高速追
従モードから低速追従モードへの切り換え時に、低速追
従モードに引き継がれる値を理想に近い値に制御するこ
とができるので、モード切り換え時の同期はずれを効果
的に防止でき、モードの切り換えをスムーズに精度良く
行うことが可能である。
【図1】実施例に係るFDD用データセパレータのブロ
ック構成図。
ック構成図。
【図2】一般的なFDDフォーマットを示した図。
【図3】発明が解決しようとする課題を説明する為の図
で、本実施例の前提技術である特願平3−103416
号のFDD用データセパレータの概要を示したブロック
構成図。
で、本実施例の前提技術である特願平3−103416
号のFDD用データセパレータの概要を示したブロック
構成図。
【図4】FDDからのリードデータ信号を示し、高速追
従時と低速追従時でのリードデータ信号の周期と時間と
の関係を表わした図。
従時と低速追従時でのリードデータ信号の周期と時間と
の関係を表わした図。
1 デジタルVFO 2 位相比較回路 3 周期測定回路 4 位相補正回路 5、9 マルチプレクサ 6 ラッチ 7 周波数補正回路 8 平均値計算回路 10 1周期遅延回路
Claims (1)
- 【請求項1】FDDからのリードデータ信号をデータパ
ルスとクロックパルスとに分離する為のウィンドゥ信号
を発生するデジタルVFOと、 リードデータ信号とウィンドゥ信号との位相を比較する
位相比較回路と、 リードデータ信号の周期を測定する周期測定回路と、 この周期測定回路によって測定された測定周期値を前記
位相比較回路の出力結果に基づいて補正することによ
り、リードデータ信号の周波数変化にウィンドゥ信号を
高速追従させる高速追従モードと、この高速追従モード
で得られた最終測定周期値を初期値として引き継ぐと共
にこの値を前記位相比較回路の出力結果に基づいて補正
することにより、リードデータ信号の周波数変化にウィ
ンドゥ信号を低速追従させる低速追従モードとを切り換
えるモード切換回路と、 高速追従モードから低速追従モードへの切り換え時に、
前記周期測定回路で測定された複数の周期値からその平
均値を算出する算出回路と、 を備え、高速追従モードから低速追従モードへの切り換
え時に前記算出回路で算出された平均値を低速追従モー
ドでの初期値として引き継ぐようにしたことを特徴とす
るFDD用データセパレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4080467A JPH05242610A (ja) | 1992-03-02 | 1992-03-02 | Fdd用データセパレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4080467A JPH05242610A (ja) | 1992-03-02 | 1992-03-02 | Fdd用データセパレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05242610A true JPH05242610A (ja) | 1993-09-21 |
Family
ID=13719069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4080467A Pending JPH05242610A (ja) | 1992-03-02 | 1992-03-02 | Fdd用データセパレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05242610A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6775082B2 (en) | 2000-04-19 | 2004-08-10 | Nec Electronics Corporation | Digital VFO phase control device |
JP2007198763A (ja) * | 2006-01-24 | 2007-08-09 | Yokogawa Electric Corp | 高調波解析装置 |
-
1992
- 1992-03-02 JP JP4080467A patent/JPH05242610A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6775082B2 (en) | 2000-04-19 | 2004-08-10 | Nec Electronics Corporation | Digital VFO phase control device |
JP2007198763A (ja) * | 2006-01-24 | 2007-08-09 | Yokogawa Electric Corp | 高調波解析装置 |
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