JPH04310675A - Data separator for fdd - Google Patents

Abstract

PURPOSE:To control the oscillation frequency of a window signal and to quickly re-synchronize by considering even the period of a reading data signal besides the phase difference between the reading data signal and the window signal during the period of a sink field. CONSTITUTION:A phase comparing circuit 13-1 compares the phase difference between a reading data signal and a window signal. A period measuring circuit 13-2 measures the period of the reading data signal. A bias value generating circuit 13-3 corrects the input value inputted to a digital VFO 13-4 from the output result of the phase comparing circuit 13-1 and the period measuring circuit 13-2 and controls the oscillation frequency of the digital VFO 13-4. A window value comparing circuit 15-2 compares the level value of the window signal when the reading data signal is sent at this time and the previous level value held at a window value storing circuit 15-1. The digital VFO 13-4 makes the standard value into the input value based on the compared result.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】この発明は、ＦＤＤ（フロッピー
ディスク装置）からのリードデータ信号をデータパルス
とクロックパルスに分離するウィンドゥ信号を発生する
ＦＤＤ用データセパレータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data separator for an FDD (floppy disk drive) that generates a window signal that separates a read data signal from a floppy disk drive into a data pulse and a clock pulse.

【０００２】0002

【従来の技術】一般に、ＦＤＣ（フロッピーディスクコ
ントローラ）ではＦＤＤから送られて来るＭＦＭ記録方
式のリードデータ信号をクロックパルスとデータパルス
に分離する為に、リードデータ信号の周波数変化に追従
するウィンドゥ信号を発生するＦＤＤ用データセパレー
タを必要とする。このデータセパレータは一般にアナロ
グＶＦＯ（可変周波数発生器）を用いてウィンドゥ信号
を発生させるが、このアナログＶＦＯデータセパレータ
は、温度によってフィルタ特性が変わるなどの外部環境
の影響を受け易く、外付け部品（抵抗、コンデンサ）を
必要とする等の欠点があった。そこで、近年、論理回路
のみで構成したデジタルＶＦＯデータセパレータが知ら
れている。この種のデータセパレータは図７に示す如く
、位相比較回路１、バイアス発生回路２、デジタルＶＦ
Ｏ３、データセパレート回路４を有し、リードデータ信
号の周波数変化に追従するウィンドゥ信号を発生させる
為に、位相比較回路１は図８に示す如くウィンドゥ信号
の半周期の中心と、リードデータ信号との位相を検出し
、この位相差でバイアス発生回路２のバイアス値を変化
させ、このバイアス値をもってデジタルＶＦＯ３の発振
周波数を制御し、このデジタルＶＦＯ３の出力をウィン
ドゥ信号として位相比較回路１にフィードバックするＰ
ＬＬ構成となっている。このように構成されたデータセ
パレータにおいては、デジタルＶＦＯ３の発振周波数を
制御することにより、リードデータ信号にロック（同期
）した正確なウィンドゥ信号が得られる。ところで、Ｆ
ＤＤで一般に使用されているシフトセレクタ方式のフォ
ーマットでは、図９に示す如くＩＤフィールド、データ
フィールドの先頭にそれぞれシンク（ＳＹＮＣ）フィー
ルドがあり、このシンクフィールドは“００”データで
構成されている為、クロックパルスのみで等間隔（３．
５インチ２ＤＤ、ＭＦＭ記録方式では４ｕｓ）のパルス
列となる。このため、前後パルスからの干渉が等しくな
り、それらの合成波形のピーク部分においてはピークシ
フトと呼ばれる“ずれ”は生じない。したがって、この
シンクフィールドのパルス列にロックさせれば、すばや
くロックインし、正確なウィンドゥ信号が得られる。2. Description of the Related Art Generally, in an FDC (floppy disk controller), a window signal that follows the frequency change of the read data signal is used to separate the MFM recording read data signal sent from the FDD into a clock pulse and a data pulse. A data separator for FDD that generates is required. This data separator generally uses an analog VFO (variable frequency generator) to generate a window signal, but this analog VFO data separator is easily affected by the external environment, such as filter characteristics changing depending on temperature, and external components ( It had drawbacks such as requiring resistors and capacitors. Therefore, in recent years, digital VFO data separators made up of only logic circuits have become known. As shown in FIG. 7, this type of data separator consists of a phase comparison circuit 1, a bias generation circuit 2, a digital VF
O3, a data separation circuit 4, and in order to generate a window signal that follows the frequency change of the read data signal, the phase comparator circuit 1 separates the center of the half cycle of the window signal and the read data signal as shown in FIG. The phase of the digital VFO 3 is detected, the bias value of the bias generation circuit 2 is changed based on this phase difference, the oscillation frequency of the digital VFO 3 is controlled using this bias value, and the output of this digital VFO 3 is fed back to the phase comparison circuit 1 as a window signal. P
It has a LL configuration. In the data separator configured in this way, by controlling the oscillation frequency of the digital VFO 3, an accurate window signal locked (synchronized) to the read data signal can be obtained. By the way, F
In the shift selector format commonly used in DDs, as shown in Figure 9, there is a SYNC field at the beginning of the ID field and the data field, and this SYNC field is composed of "00" data. , evenly spaced with only clock pulses (3.
In a 5-inch 2DD, MFM recording system, the pulse train is 4 us). Therefore, the interference from the front and rear pulses becomes equal, and no "shift" called peak shift occurs in the peak portion of their combined waveform. Therefore, by locking to the pulse train of this sync field, you can quickly lock in and obtain an accurate window signal.

【０００３】0003

【発明が解決しようとする課題】このようにウィンドゥ
信号をシンクフィールドのパルス列にロックさせれば、
ウィンドゥ信号をリードデータ信号に対して迅速に追従
させることが可能となるが、従来においてはそれ以上の
高速追従までも期待できるものではなかった。この原因
は、リードデータ信号とウィンドゥ信号との位相差のみ
によってデジタルＶＦＯの発振周波数を制御することに
あると考えられる。そこで、本出願人は先に、特願平第
２−２４６２０６号（発明の名称：ＦＤＤ用データセパ
レータ）において、リードデータ信号のうちシンクフィ
ールドの期間内において、リードデータ信号とウィンド
ゥ信号との位相差の他に、リードデータ信号の周期をも
考慮してデジタルＶＦＯの発振周波数を制御するように
した技術を提案した。この種のものは、リードデータ信
号の周期を測定すると共にその測定周期を基準周期とを
比較し、その差分値の最大値、最小値の範囲内でウィン
ドゥ信号の発振周波数を一挙に制御できる為、ウィンド
ゥ信号の高速追従が可能となる。ここで、図９に示す様
なシフトセレクタ方式のフォーマットにしたがったデー
タ構造の場合、データセパレータは通常フロッピーディ
スクコントローラ（ＦＤＣ）から出力されるＳＹＮＣ信
号により高速追従を行う。その際、ＳＹＮＣ信号は理想
的には図１０に示す如く、シンクフィールドの期間中に
おいてのみ出力されるべきであるが、どのタイミングで
ＳＹＮＣ信号が出力されるかは設定できず、また、フィ
ールド上においてシンクフィールドに入る前にはギャッ
プがあり、このデータは例えば“４Ｅ”で表わされるべ
きであるが、フォーマット時とデータ書き込み時のデー
タのずれによってギャップの中に“４Ｅ”を構成しない
他のデータ（不連続点）も存在することがある。このよ
うな場合、シンクフィールドに入ったとき、ウィンドゥ
信号の発振周波数が一挙に最大値あるいは最小値まで制
御される可能性がある。図１１（Ａ）はこの場合の状態
を示し、この状態から図１１（Ｂ）に示す如くウィンド
ゥ信号の発振周波数を制御してゆき、図１１（Ｃ）に示
す如くウィンドゥ信号をリードデータ信号に再同期させ
るまでにはかなりの時間を要する。この発明の課題は、
リードデータ信号のうちシンクフィールドの期間内にお
いて、リードデータ信号とウィンドゥ信号との位相差の
他に、リードデータ信号の周期をも考慮してデジタルＶ
ＦＯの発振周波数を制御できると共に、フォーマットの
ギャップ部等からシンクフィールドに入った場合でも素
早く再同期できるようにすることである。[Problem to be solved by the invention] If the window signal is locked to the pulse train of the sink field in this way,
Although it is possible to cause the window signal to quickly follow the read data signal, conventionally even faster tracking could not be expected. The reason for this is thought to be that the oscillation frequency of the digital VFO is controlled only by the phase difference between the read data signal and the window signal. Therefore, in Japanese Patent Application No. 2-246206 (title of invention: FDD data separator), the present applicant previously proposed that the position of the read data signal and the window signal within the sink field period of the read data signal. We have proposed a technique that controls the oscillation frequency of a digital VFO by taking into account not only the phase difference but also the period of the read data signal. This type of device measures the cycle of the read data signal, compares the measured cycle with the reference cycle, and controls the oscillation frequency of the window signal at once within the range of the maximum and minimum difference values. , high-speed tracking of window signals becomes possible. Here, in the case of a data structure according to a shift selector format as shown in FIG. 9, the data separator normally performs high-speed tracking using a SYNC signal output from a floppy disk controller (FDC). At that time, ideally the SYNC signal should be output only during the sync field period, as shown in Figure 10, but it is not possible to set the timing at which the SYNC signal is output, and There is a gap before entering the sync field, and this data should be represented by, for example, "4E", but due to a data shift between formatting and data writing, other data that does not constitute "4E" may exist in the gap. Data (discontinuities) may also be present. In such a case, when entering the sink field, the oscillation frequency of the window signal may be controlled all at once to the maximum or minimum value. FIG. 11(A) shows the state in this case. From this state, the oscillation frequency of the window signal is controlled as shown in FIG. 11(B), and the window signal is converted into a read data signal as shown in FIG. 11(C). It takes a considerable amount of time to resynchronize. The problem of this invention is
Within the period of the sink field of the read data signal, in addition to the phase difference between the read data signal and the window signal, the digital V
It is possible to control the oscillation frequency of the FO and also to be able to quickly resynchronize even if the sync field is entered from a gap in the format.

【０００４】0004

【課題を解決するための手段】この発明の手段は次の通
りである。 （１）、デジタルＶＦＯはＦＤＤからのリードデータ信
号をデータパルスとクロックパルスに分離する為のウィ
ンドゥ信号を発生する。 （２）、位相比較回路はＦＤＤから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号とウィンドゥ信号との位相差を比較す
る。 （３）、周期測定回路はＦＤＤから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号の周期を測定する。 （４）、制御回路は前記位相比較回路および周期測定回
路の出力結果から前記デジタルＶＦＯに入力される入力
値を補正することによりデジタルＶＦＯから出力される
ウィンドゥ信号の発振周波数を制御する。 （５）、保持回路はリードデータ信号が前回来たときの
ウィンドゥ信号のレベル値を保持する。 （６）、レベル値比較回路はリードデータ信号が今回来
たときのウィンドゥ信号のレベル値と前記保持回路に保
持されているレベル値とを比較する。[Means for Solving the Problems] The means of the present invention are as follows. (1) The digital VFO generates a window signal for separating the read data signal from the FDD into data pulses and clock pulses. (2) The phase comparator circuit detects the read data signal sent from the FDD within the sink field period.
Compare the phase difference between the read data signal and the window signal. (3) The period measurement circuit calculates the period of the read data signal sent from the FDD within the sink field period.
Measure the period of the read data signal. (4) The control circuit controls the oscillation frequency of the window signal output from the digital VFO by correcting the input value input to the digital VFO based on the output results of the phase comparison circuit and the period measurement circuit. (5) The holding circuit holds the level value of the window signal when the read data signal came last time. (6) The level value comparison circuit compares the level value of the window signal when the read data signal arrives this time with the level value held in the holding circuit.

【０００５】[0005]

【作用】この発明の手段の作用は次の通りである。いま
、ＦＤＤから送られて来るＭＦＭ記録方式のリードデー
タ信号のうちシンクフィールドの期間内において、位相
比較回路はＦＤＤからのリードデータとウィンドゥ信号
との位相差を比較し、また周期測定回路はリードデータ
信号の周期を測定する。この場合、位相比較および周期
測定はウィンドゥ信号の１周期毎に夫々行われる。しか
して、制御回路は位相比較回路および周期測定回路の出
力結果から前記デジタルＶＦＯに入力される入力値を補
正することによりデジタルＶＦＯから出力されるウィン
ドゥ信号の発振周波数を制御する。一方、保持回路には
リードデータ信号が前回来たときのウィンドゥ信号のレ
ベル値が記憶保持されており、レベル値比較回路は今回
リードデータ信号が送られて来ると、そのときのウィン
ドゥ信号のレベル値と保持回路に保持されているレベル
値とを比較する。その結果、例えばリードデータ信号が
前回送られて来たときのウィンドゥ信号のレベル値がハ
イレベルで、今回送られて来たときのウィンドゥ信号の
レベル値がローレベルである場合あるいはそれとは逆に
リードデータ信号が前回送られて来たときのウィンドゥ
信号のレベル値がローレベルで今回送られて来たときの
ウィンドゥ信号のレベル値がハイレベルである場合つま
り、前回と今回とのレベル値が相違する場合には、デジ
タルＶＦＯに入力される入力値を切り換えることにより
、予め決められている標準値をデジタルＶＦＯに入力す
る。したがって、リードデータ信号のうちシンクフィー
ルドの期間内において、リードデータ信号とウィンドゥ
信号との位相差の他に、リードデータ信号の周期をも考
慮してデジタルＶＦＯの発振周波数を制御できると共に
、フォーマットのギャップ部等からシンクフィールドに
入った場合でも素早く再同期させることができる。[Operation] The operation of the means of the present invention is as follows. Now, the phase comparator circuit compares the phase difference between the read data from the FDD and the window signal within the synch field period of the MFM recording read data signal sent from the FDD, and the period measurement circuit compares the phase difference between the read data from the FDD and the window signal. Measure the period of the data signal. In this case, phase comparison and period measurement are performed for each period of the window signal. Thus, the control circuit controls the oscillation frequency of the window signal output from the digital VFO by correcting the input value input to the digital VFO based on the output results of the phase comparison circuit and the period measurement circuit. On the other hand, the holding circuit stores and holds the level value of the window signal when the read data signal came last time, and the level value comparison circuit stores the level value of the window signal when the read data signal was sent this time. The value is compared with the level value held in the holding circuit. As a result, for example, if the level value of the window signal when the read data signal was sent last time was high level and the level value of the window signal when it was sent this time is low level, or vice versa. If the level value of the window signal when the read data signal was sent last time was low level and the level value of the window signal when it was sent this time is high level, that is, the level value between the previous time and this time is If there is a difference, a predetermined standard value is input to the digital VFO by switching the input value input to the digital VFO. Therefore, within the sync field period of the read data signal, the oscillation frequency of the digital VFO can be controlled by taking into consideration the period of the read data signal as well as the phase difference between the read data signal and the window signal. Even if it enters the sync field from a gap, etc., it can be quickly resynchronized.

【０００６】[0006]

【実施例】以下、図１〜図６を参照して一実施例を説明
する。図１はＦＤＤ用データセパレータのブロック構成
図である。ＦＤＤ用データセパレータは発振器１１、同
期回路１２、追従制御回路１３、データセパレート回路
１４、再同期回路１５を有し、また、追従制御回路１３
は位相比較回路１３−１、周期測定回路１３−２、バイ
アス値発生回路１３−３、デジタルＶＦＯ１３−４を有
する構成となっている。また、再同期回路１５はウィン
ドゥ値記憶回路１５−１、ウィンドゥ値比較回路１５−
２を有する構成となっている。[Embodiment] An embodiment will be described below with reference to FIGS. 1 to 6. FIG. 1 is a block diagram of a data separator for FDD. The FDD data separator includes an oscillator 11, a synchronization circuit 12, a follow-up control circuit 13, a data separation circuit 14, and a resynchronization circuit 15.
has a configuration including a phase comparison circuit 13-1, a period measurement circuit 13-2, a bias value generation circuit 13-3, and a digital VFO 13-4. The resynchronization circuit 15 also includes a window value storage circuit 15-1, a window value comparison circuit 15-1, and a window value comparison circuit 15-1.
2.

【０００７】発振器１１は１６ＭＨｚの基本クロック信
号ＣＬＫを発振出力し、同期回路１２、位相比較回路１
３−１、周期測定回路１３−２、デジタルＶＦＯ１３−
４、データセパレート回路１４に与える。The oscillator 11 oscillates and outputs a 16 MHz basic clock signal CLK, and the synchronous circuit 12 and the phase comparator circuit 1
3-1, period measurement circuit 13-2, digital VFO 13-
4. Provide data to the data separation circuit 14.

【０００８】同期回路１２にはＦＤＤから送られて来る
リードデータ信号ＲＤが入力されており、このリードデ
ータ信号ＲＤは基本クロック信号ＣＬＫに同期され、基
本クロック１周期（６２．５ｎｓ）分の幅を持つパルス
信号ＤＡＴＡとして位相比較回路１３−１、周期測定回
路１３−２、データセパレート回路１４に与えられる。A read data signal RD sent from the FDD is input to the synchronization circuit 12, and this read data signal RD is synchronized with the basic clock signal CLK and has a width of one basic clock cycle (62.5 ns). The pulse signal DATA having the same value is applied to the phase comparison circuit 13-1, the period measurement circuit 13-2, and the data separation circuit 14.

【０００９】位相比較回路１３−１はこのパルス信号Ｄ
ＡＴＡとデジタルＶＦＯ１３−４から出力されるウィン
ドゥ信号ＷＤの半周期の信号Ｑ４との位相比較を行い、
その結果、パルス信号ＤＡＴＡ、つまり、リードデータ
信号ＲＤが遅れ位相の場合にはローレベルの＋／−信号
を出力し、進み位相の場合にはハイレベルの＋／−信号
を出力してバイアス値発生回路１３−３に与えると共に
、演算制御信号ＡＤＣＫを出力してバイアス値発生回路
１３−３に与える。The phase comparison circuit 13-1 receives this pulse signal D.
A phase comparison is made between the half-cycle signal Q4 of the window signal WD output from the ATA and the digital VFO 13-4,
As a result, when the pulse signal DATA, that is, the read data signal RD has a delayed phase, a low level +/- signal is output, and when it has an advanced phase, a high level +/- signal is output and the bias value is At the same time, the arithmetic control signal ADCK is output and applied to the bias value generation circuit 13-3.

【００１０】周期測定回路１３−２はパルス信号ＤＡＴ
Ａが入力される毎にその周期を測定し、予め決められて
いる基準周期（４ｕｓ）との差分値を基本クロック１周
期（６２．５ｎｓ）を重みとする５ビットデータＦ０〜
Ｆ４として出力し、バイアス値発生回路１３−３に与え
る。The period measuring circuit 13-2 receives a pulse signal DAT.
Each time A is input, its period is measured, and the difference value from a predetermined reference period (4 us) is calculated as 5-bit data F0~ with one basic clock period (62.5 ns) as a weight.
It is output as F4 and applied to the bias value generation circuit 13-3.

【００１１】バイアス値発生回路１３−３は位相比較回
路１３−１から演算制御信号ＡＤＣＫが入力された時、
位相比較回路１３−１からの＋／−信号に応じて周期測
定回路１３−２の出力データＦ０〜Ｆ４を補正してバイ
アス値Ｄ０〜Ｄ４として出力し、デジタルＶＦＯ１３−
４に与える。この場合、バイアス値発生回路１３−３は
位相比較回路１３−１からの＋／−信号がローレベルの
時、周期測定回路１３−２の出力データＦ０〜Ｆ４に「
１」を加算し、また＋／−信号がハイレベルの時、周期
測定回路１３−２の出力データＦ０〜Ｆ４から「１」を
減算することによってデータＦ０〜Ｆ４の補正を行う。 また、周波数補正回路１３−１２は位相比較回路１３−
１からの＋／−信号に応じてレジスタ１３−１４からの
入力データＤ０〜Ｄ７を補正し、８ビットデータＳ０〜
Ｓ４をセレクタ１３−１３に与える。この場合、周波数
補正回路１３−１２は位相補正回路１３−１１と同様に
、位相比較回路１３−１からの＋／−信号がローレベル
の時、周期測定回路１３−２の出力データＦ０〜Ｆ４に
「１」を加算し、また＋／−信号がハイレベルの時、周
期測定回路１３−２の出力データＦ０〜Ｆ４から「１」
を減算することによってデータＦ０〜Ｆ４の補正を行う
。When the bias value generation circuit 13-3 receives the arithmetic control signal ADCK from the phase comparison circuit 13-1,
The output data F0 to F4 of the period measurement circuit 13-2 is corrected according to the +/- signal from the phase comparison circuit 13-1 and outputted as bias values D0 to D4, and the digital VFO 13-
Give to 4. In this case, when the +/- signal from the phase comparator circuit 13-1 is at a low level, the bias value generation circuit 13-3 outputs the output data F0 to F4 of the period measurement circuit 13-2.
The data F0 to F4 are corrected by adding "1" and subtracting "1" from the output data F0 to F4 of the period measurement circuit 13-2 when the +/- signal is at a high level. Further, the frequency correction circuit 13-12 is configured as a phase comparator circuit 13-12.
Correct the input data D0 to D7 from the registers 13-14 according to the +/- signals from 8-bit data S0 to
S4 is given to the selector 13-13. In this case, like the phase correction circuit 13-11, the frequency correction circuit 13-12 uses the output data F0 to F4 of the period measurement circuit 13-2 when the +/- signal from the phase comparison circuit 13-1 is at a low level. When "1" is added to and the +/- signal is at high level, "1" is added from the output data F0 to F4 of the period measurement circuit 13-2.
The data F0 to F4 are corrected by subtracting .

【００１２】デジタルＶＦＯ１３−４はロード付きバイ
ナリカウンタ等を有する構成で、その６ビットＱ０〜Ｑ
５のうち５ビット出力Ｑ５はバイアス値発生回路１３−
３からのバイアス値Ｑ０〜Ｑ４に応じた周波数のウィン
ドゥ信号として出力し、またビット出力Ｑ４はウィンド
ゥ信号の半周期の信号（ウィンドゥ半周期信号）として
出力する。ここで、ウィンドゥ信号はデータセパレート
回路１４等に与えられ、またウィンドゥ半周期信号Ｑ４
はフィードバック信号として同期回路１２に送られる。The digital VFO 13-4 has a binary counter with load, etc., and its 6 bits Q0 to Q
5 out of 5 bits output Q5 is bias value generation circuit 13-
The bit output Q4 is output as a window signal with a frequency corresponding to the bias values Q0 to Q4 from 3, and the bit output Q4 is output as a half-cycle signal of the window signal (window half-cycle signal). Here, the window signal is given to the data separate circuit 14 etc., and the window half period signal Q4
is sent to the synchronization circuit 12 as a feedback signal.

【００１３】なお、データセパレート回路１４は同期回
路１２からのパルス信号ＤＡＴＡをデジタルＶＦＯ１３
−４からのウィンドゥ信号に基づいてデータパルスＤＰ
とクロックパルスＣＰとに分離するものである。Note that the data separation circuit 14 transfers the pulse signal DATA from the synchronization circuit 12 to the digital VFO 13.
- data pulse DP based on the window signal from
and clock pulse CP.

【００１４】再同期回路１５を構成するウィンドゥ値記
憶回路１５−１はリードデータ信号ＲＤ（パルス信号Ｄ
ＡＴＡ）が前回送られて来たときのウィンドゥ信号のレ
ベル値を記憶保持するもので、２段カスケード接続され
たフリップフロップ等を有する構成で、同期回路１２か
らはパルス信号ＤＡＴＡが入力され、デジタルＶＦＯ１
３−４からはＱ５出力（ウィンドゥ信号）が入力されて
いる。そして、ウィンドゥ値記憶回路１５−１はパルス
信号ＤＡＴＡが前回送られて来たときのウィンドゥ信号
のレベル値がハイレベルかローレベルかを示す前回のレ
ベル信号ＣＭＰをウィンドゥ値比較回路１５−２に与え
る。The window value storage circuit 15-1 constituting the resynchronization circuit 15 receives the read data signal RD (pulse signal D).
ATA) is used to memorize and hold the level value of the window signal sent last time.It has a configuration including flip-flops connected in two stages in cascade, etc., and the pulse signal DATA is input from the synchronization circuit 12, and the digital VFO1
Q5 output (window signal) is input from 3-4. Then, the window value storage circuit 15-1 sends the previous level signal CMP indicating whether the level value of the window signal when the pulse signal DATA was last sent is high level or low level to the window value comparison circuit 15-2. give.

【００１５】ここでウィンドゥ値比較回路１５−２はパ
ルス信号ＤＡＴＡが今回送られて来たときのウィンドゥ
信号のレベル値とウィンドゥ値記憶回路１５−１に保持
されているウィンドゥ信号のレベル値とを比較するもの
で、ウィンドゥ値記憶回路１５−１からは前回のレベル
信号ＣＭＰが入力され、また、同期回路１２からはパル
ス信号ＤＡＴＡが入力され、更にデジタルＶＦＯ１３−
４からはＱ５出力（ウィンドゥ信号）が入力されている
。そして、ウィンドゥ値比較回路１５−２はウィンドゥ
信号の前回のレベル値と今回のレベル値とが相違する場
合にワンショットパルスの比較結果信号をバイアス値発
生回路１３−３に対してはリセット信号ＲＥＳＥＴとし
て出力し、デジタルＶＦＯ１３−４に対してはデータロ
ード信号ＬＯＡＤとして出力する。ここで、ウィンドゥ
値比較回路１５−２からバイアス値発生回路１３−３に
リセット信号ＲＥＳＥＴが入力されると、その内容はリ
セットされ、また、デジタルＶＦＯ１３−４はウィンド
ゥ値比較回路１５−２からデータロード信号ＬＯＡＤが
入力されると、バイアス値発生回路１３−３からのバイ
アス値に代えて予め決められている標準値をその入力値
とする。この場合、本実施例においては、ウィンドゥ信
号の半周期の中心にリードデータ信号が同期する様な標
準値が予めロードデータ値としてデジタルＶＦＯ１３−
４に設定されている。Here, the window value comparison circuit 15-2 compares the level value of the window signal when the pulse signal DATA is sent this time and the level value of the window signal held in the window value storage circuit 15-1. For comparison, the previous level signal CMP is input from the window value storage circuit 15-1, the pulse signal DATA is input from the synchronization circuit 12, and the digital VFO 13-
4, the Q5 output (window signal) is input. When the previous level value and the current level value of the window signal are different, the window value comparison circuit 15-2 sends a one-shot pulse comparison result signal to the bias value generation circuit 13-3 as a reset signal RESET. It is output as a data load signal LOAD to the digital VFO 13-4. Here, when the reset signal RESET is input from the window value comparison circuit 15-2 to the bias value generation circuit 13-3, its contents are reset, and the digital VFO 13-4 receives the data from the window value comparison circuit 15-2. When the load signal LOAD is input, a predetermined standard value is used as the input value instead of the bias value from the bias value generation circuit 13-3. In this case, in this embodiment, a standard value such that the read data signal is synchronized with the center of the half cycle of the window signal is set as the load data value in advance for the digital VFO 13-
It is set to 4.

【００１６】次に、本実施例の動作を図２〜図６を参照
して説明する。いま、ＦＤＤから送られて来るリードデ
ータ信号ＲＤのうちそのシンクフィールドの期間内にお
いて、等間隔のパルス列が送られて来たものとする。こ
の場合、リードデータ信号ＲＤは同期回路１２によって
基本クロック信号ＣＬＫに同期され、基本クロック１周
期分の幅を持つパルス信号ＤＡＴＡとしてデータセパレ
ート回路１４の他、位相比較回路１３−１、周期測定回
路１３−２に送られる。Next, the operation of this embodiment will be explained with reference to FIGS. 2 to 6. Now, it is assumed that a pulse train at equal intervals is sent within the period of the sync field of the read data signal RD sent from the FDD. In this case, the read data signal RD is synchronized with the basic clock signal CLK by the synchronization circuit 12, and is output as a pulse signal DATA having a width of one period of the basic clock in addition to the data separation circuit 14, the phase comparison circuit 13-1, and the period measurement circuit. Sent to 13-2.

【００１７】すると、位相比較回路１３−１は図２のタ
イムチャートに示す如く動作する。位相比較回路１３−
１ではこのパルス信号ＤＡＴＡの立ち上がりとデジタル
ＶＦＯ１３−４から出力されるウィンドゥ半周期信号Ｑ
４の立ち上がりとを比較し、それらの位相比較を行う。 その結果、図２（Ａ）に示す如く、パルス信号ＤＡＴＡ
（リードデータ信号ＲＤ）がウィンドゥ半周期信号Ｑ４
に対して遅れ位相の場合、位相比較回路１３−１はその
検出に同期して＋／−信号をローレベルとし、またウィ
ンドゥ半周期信号Ｑ４の立ち下がりに同期してワンショ
ットパルスの演算制御信号ＡＤＣＫを出力する。また、
図２（Ｂ）に示す如く、パルス信号ＤＡＴＡがウィンド
ゥ半周期信号Ｑ４に対して進み位相の場合、位相比較回
路１３−１はその検出に同期して＋／−信号をハイレベ
ルとし、またウィンドゥ半周期信号Ｑ４の立ち下がりに
同期してワンショットパルスの演算制御信号ＡＤＣＫを
出力する。なお、パルス信号ＤＡＴＡとウィンドゥ半周
期信号Ｑ４との位相が同期している場合には演算制御信
号ＡＤＣＫの出力は得られない（図２（Ｃ）参照）。Then, the phase comparison circuit 13-1 operates as shown in the time chart of FIG. Phase comparison circuit 13-
1, the rise of this pulse signal DATA and the window half-cycle signal Q output from the digital VFO 13-4
4 and perform phase comparison. As a result, as shown in FIG. 2(A), the pulse signal DATA
(Read data signal RD) is the window half-cycle signal Q4
In the case of a delayed phase, the phase comparison circuit 13-1 sets the +/- signal to a low level in synchronization with the detection, and also outputs the one-shot pulse calculation control signal in synchronization with the fall of the window half-cycle signal Q4. Outputs ADCK. Also,
As shown in FIG. 2(B), when the pulse signal DATA has a leading phase with respect to the window half-cycle signal Q4, the phase comparator circuit 13-1 sets the +/- signal to high level in synchronization with the detection, and also A one-shot pulse arithmetic control signal ADCK is output in synchronization with the falling edge of the half-cycle signal Q4. Note that when the phases of the pulse signal DATA and the window half-cycle signal Q4 are synchronized, the output of the arithmetic control signal ADCK cannot be obtained (see FIG. 2(C)).

【００１８】一方、周期測定回路１３−２は図３のタイ
ムチャートに示す如く動作する。周期測定回路１３−２
はパルス信号ＤＡＴＡが来る毎にその周期を測定し、基
準周期との差を基本クロック１周期を重みとするデータ
Ｆ０〜Ｆ４を出力する。例えば、周期測定回路１３−２
は測定周期が基準周期と等しい場合（基準周期＝４ｕｓ
）には、データＦ０〜Ｆ４として「００Ｈ（１６進表現
、以下同じ）」を出力する。また、図３（Ｂ）に示す如
く、測定周期が基本周期に対して基本クロック１周期分
大きい場合（基本周期＋１＝４ｕｓ＋６２．５ｎｓ）に
はデータＦ０〜Ｆ４として「０１Ｈ」を出力する。逆に
、図３（Ｃ）に示す如く、測定周期から基準周期に対し
て基本クロック１周期分小さい場合（基本周期−１＝４
ｕｓ−６２．５ｎｓ）には、データＦ０〜Ｆ４として「
１ＦＨ」を出力する。On the other hand, the period measuring circuit 13-2 operates as shown in the time chart of FIG. Period measurement circuit 13-2
measures the period of the pulse signal DATA every time it arrives, and outputs data F0 to F4 in which the difference from the reference period is weighted by one period of the basic clock. For example, the period measurement circuit 13-2
is when the measurement period is equal to the reference period (reference period = 4 us
), "00H (hexadecimal representation, the same applies hereinafter)" is output as data F0 to F4. Further, as shown in FIG. 3B, when the measurement period is longer than the basic period by one period of the basic clock (basic period+1=4 us+62.5 ns), "01H" is output as data F0 to F4. Conversely, as shown in Fig. 3(C), when the measurement period is one basic clock period smaller than the reference period (basic period - 1 = 4
us-62.5ns), “
1FH" is output.

【００１９】図４は基準周期に対する差分値とそれに対
応して出力されるデータＦ０〜Ｆ４との関係を示し、差
分値「±０」を中心に差分値「−１５」（最小値）から
「＋１５」（最大値）までの範囲内におけるデータＦ０
〜Ｆ４の出力状態を示している。しかして、バイアス値
発生回路１３−３は位相比較回路１３−１からの＋／−
信号および演算制御信号ＡＤＣＫに応じて周期測定回路
１３−２の出力データＦ０〜Ｆ４に補正を加え、その値
をバイアス値Ｄ０〜Ｄ４としてデジタルＶＦＯ１３−４
に与える。FIG. 4 shows the relationship between the difference value with respect to the reference period and the corresponding output data F0 to F4, and the difference value "-15" (minimum value) to " Data F0 within the range up to “+15” (maximum value)
- Shows the output state of F4. Therefore, the bias value generation circuit 13-3 receives +/- from the phase comparison circuit 13-1.
The output data F0 to F4 of the period measurement circuit 13-2 is corrected according to the signal and the calculation control signal ADCK, and the values are used as bias values D0 to D4 to output the digital VFO 13-4.
give to

【００２０】図５はバイアス値発生回路１３−３の動作
を示したタイムチャートで、周期測定回路１３−２から
データＦ０〜Ｆ４として「００Ｈ」が出力された場合を
例に示している。なお、周期測定回路１３−２から「０
０Ｈ」のデータが出力されるのは、上述した如く、測定
周期と基準周期とが等しい場合である。先ず、ウィンド
ゥ半周期信号Ｑ４に対してパルス信号ＤＡＴＡが遅れ位
相の場合、位相比較回路１３−１からの＋／−信号はロ
ーレベルとなり、位相比較回路１３−１からは演算制御
信号ＡＤＣＫが出力されるので、バイアス値発生回路１
３−３は図５（Ａ）に示す如く、周期測定回路１３−２
の出力値「００Ｈ」を演算制御信号ＡＤＣＫの出力タイ
ミングに応答して「＋１」し、その値「０１Ｈ」をバイ
アス値Ｄ０〜Ｄ４としてデジタルＶＦＯ１３−４に与え
る。また、ウィンドゥ半周期信号Ｑ４に対してパルス信
号ＤＡＴＡが進み位相の場合、位相比較回路１３−１か
らの＋／−信号はハイレベルとなり、位相比較回路１３
−１からは演算制御信号ＡＤＣＫが出力されるので、バ
イアス値発生回路１３−３は図５（Ｂ）に示す如く、周
期測定回路１３−２の出力値「００Ｈ」を演算制御信号
ＡＤＣＫの出力タイミングに応答して「−１」とし、そ
の値「ＦＦＨ」をバイアス値Ｄ０〜Ｄ４としてデジタル
ＶＦＯ１３−４に与える。なお、ウィンドゥ半周期信号
Ｑ４に対してパルス信号ＤＡＴＡの位相が同期している
場合には位相比較回路１３−１から演算制御信号ＡＤＣ
Ｋの出力は得られないので、バイアス値発生回路１３−
３は図５（Ｃ）に示す如く周期測定回路１３−２の出力
値「００Ｈ」をそのままバイアス値Ｄ０〜Ｄ４としてデ
ジタルＶＦＯ１３−４に与える。FIG. 5 is a time chart showing the operation of the bias value generation circuit 13-3, taking as an example the case where "00H" is outputted as data F0 to F4 from the period measurement circuit 13-2. Note that “0” is output from the period measurement circuit 13-2.
0H" data is output when the measurement period and the reference period are equal, as described above. First, when the pulse signal DATA has a delayed phase with respect to the window half-cycle signal Q4, the +/- signal from the phase comparison circuit 13-1 becomes a low level, and the arithmetic control signal ADCK is output from the phase comparison circuit 13-1. Therefore, bias value generation circuit 1
3-3 is a period measuring circuit 13-2 as shown in FIG. 5(A).
The output value "00H" is increased by "+1" in response to the output timing of the arithmetic control signal ADCK, and the value "01H" is applied to the digital VFO 13-4 as bias values D0 to D4. Further, when the pulse signal DATA is in a leading phase with respect to the window half-cycle signal Q4, the +/- signal from the phase comparator circuit 13-1 becomes high level, and the phase comparator circuit 13-1 becomes high level.
Since the arithmetic control signal ADCK is output from -1, the bias value generation circuit 13-3 outputs the output value "00H" of the period measuring circuit 13-2 as the arithmetic control signal ADCK, as shown in FIG. 5(B). It is set to "-1" in response to the timing, and the value "FFH" is applied to the digital VFO 13-4 as bias values D0 to D4. Note that when the phase of the pulse signal DATA is synchronized with the window half-cycle signal Q4, the arithmetic control signal ADC is output from the phase comparator circuit 13-1.
Since the output of K cannot be obtained, the bias value generation circuit 13-
3 applies the output value "00H" of the period measuring circuit 13-2 as it is to the digital VFO 13-4 as bias values D0 to D4, as shown in FIG. 5(C).

【００２１】これによって、デジタルＶＦＯ１３−４は
バイアス値発生回路１３−３からのデータＤ０〜Ｄ４に
応じた周波数のウィンドゥ信号を発生してデータセパレ
ート回路１４等に与える共にウィンドゥ半周期信号Ｑ４
を発生して位相比較回路１３−１にフィードバック信号
として与える。As a result, the digital VFO 13-4 generates a window signal with a frequency corresponding to the data D0 to D4 from the bias value generation circuit 13-3 and supplies it to the data separation circuit 14, etc., and also generates a window half-cycle signal Q4.
is generated and given to the phase comparator circuit 13-1 as a feedback signal.

【００２２】図６は再同期回路１５の動作を締示したタ
イムチャートで、図１１と同じリードデータ信号ＲＤの
入力があった場合に、再同期回路によってウィンドゥ信
号の発振周波数が制御された状態を示している。ここで
、図６Ｘは前回のリードデータ信号ＲＤの出力タイミン
グ、図６Ｙは今回のリードデータ信号ＲＤの出力タイミ
ングを示している。この場合、リードデータ信号ＲＤが
前回送られて来たときのウィンドゥ信号はローレベル、
したがって、ウィンドゥ値記憶回路１５−１にはローレ
ベルの値が記憶され、ウィンドゥ値比較回路１５−２に
与えられる。この場合、リードデータ信号ＲＤが今回送
られて来たときのウィンドゥ信号はハイレベル、したが
ってウィンドゥ値比較回路１５−２においては、両レベ
ル値の不一致が検出される為、デジタルＶＦＯ１３−４
に対してはデータロード信号ＬＯＡＤが入力され、また
、バイアス値発生回路１３−３に対してはリセット信号
ＲＥＳＥＴが入力される。したがって、デジタルＶＦＯ
１３−４ではバイアス値発生回路１３−３からの入力値
に代えて予め設定されているデータロード値を入力値と
して切り換え、このデータロード値に応じてウィンドゥ
信号の発振周波数を制御する。これによってウィンドゥ
信号は図６（Ｂ）に示す如くリードデータ信号ＲＤの半
周期の中心に合わせられて素早くリードデータ信号ＲＤ
に同期するようになる。FIG. 6 is a time chart showing the operation of the resynchronization circuit 15, and shows a state in which the oscillation frequency of the window signal is controlled by the resynchronization circuit when the same read data signal RD as in FIG. 11 is input. It shows. Here, FIG. 6X shows the output timing of the previous read data signal RD, and FIG. 6Y shows the output timing of the current read data signal RD. In this case, the window signal when the read data signal RD was sent last time was low level.
Therefore, a low level value is stored in the window value storage circuit 15-1 and provided to the window value comparison circuit 15-2. In this case, the window signal when the read data signal RD is sent this time is at a high level, so the window value comparison circuit 15-2 detects a mismatch between the two level values, so the digital VFO 13-4
A data load signal LOAD is input to the bias value generating circuit 13-3, and a reset signal RESET is input to the bias value generating circuit 13-3. Therefore, digital VFO
At 13-4, a preset data load value is switched as an input value instead of the input value from the bias value generation circuit 13-3, and the oscillation frequency of the window signal is controlled in accordance with this data load value. As a result, the window signal is aligned with the center of the half period of the read data signal RD as shown in FIG.
will now be synchronized.

【００２３】なお、リードデータ信号ＲＤが前回送られ
て来たときのウィンドゥ信号のレベル値と今回送られて
来たときのウィンドゥ信号のレベル値とが等しい場合、
ウィンドゥ値比較回路１５−２からはロード信号ＬＯＡ
Ｄが出力されないので、この場合、デジタルＶＦＯ１３
−４は通常と同様にバイアス値発生回路１３−３からの
入力値に基づいてウィンドゥ信号の発振周波数を制御す
る。Note that if the level value of the window signal when the read data signal RD was sent last time is equal to the level value of the window signal when it is sent this time,
The load signal LOA is output from the window value comparison circuit 15-2.
Since D is not output, in this case, digital VFO13
-4 controls the oscillation frequency of the window signal based on the input value from the bias value generation circuit 13-3 as in the normal case.

【００２４】しかして、上述の動作はウィンドゥ信号の
１周期毎に繰り返される。[0024]The above operation is repeated every cycle of the window signal.

【００２５】[0025]

【発明の効果】この発明によれば、リードデータ信号の
うちシンクフィールドの期間内において、リードデータ
信号とウィンドゥ信号との位相差の他に、リードデータ
信号の周期をも考慮してデジタルＶＦＯの発振周波数を
制御できると共に、フォーマットのギャップ部等からシ
ンクフィールドに入った場合でも素早く再同期すること
ができるので、リードデータ信号に対してウィンドゥ信
号を高速に追従させることが可能となる。特に、リード
データ信号に対するウィンドゥ信号の同期が大幅にずれ
た場合、その再同期を素早く行うことが可能となる。According to the present invention, the digital VFO is controlled by taking into account the period of the read data signal as well as the phase difference between the read data signal and the window signal within the sink field period of the read data signal. In addition to being able to control the oscillation frequency, it is also possible to quickly resynchronize even if the sync field enters the sync field from a gap in the format, so it is possible to make the window signal follow the read data signal at high speed. In particular, if the window signal is significantly out of synchronization with the read data signal, it is possible to quickly resynchronize it.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】実施例を示したＦＤＤ用データセパレータのブ
ロック構成図。FIG. 1 is a block configuration diagram of an FDD data separator showing an embodiment.

【図２】図１で示した位相比較回路１３−１の動作を説
明する為のタイムチャート。FIG. 2 is a time chart for explaining the operation of the phase comparator circuit 13-1 shown in FIG. 1.

【図３】図１で示した周期測定回路１３−２の動作を説
明する為のタイムチャート。3 is a time chart for explaining the operation of the period measuring circuit 13-2 shown in FIG. 1. FIG.

【図４】図１で示した周期測定回路１３−２において基
準値に対する差分値と出力データＦ０〜Ｆ４との関係を
示した図。FIG. 4 is a diagram showing the relationship between a difference value with respect to a reference value and output data F0 to F4 in the period measurement circuit 13-2 shown in FIG. 1;

【図５】図１で示したバイアス値発生回路１３−３の動
作を説明する為のタイムチャート。5 is a time chart for explaining the operation of the bias value generation circuit 13-3 shown in FIG. 1. FIG.

【図６】図１で示した再同期回路１５の動作を説明する
為のタイムチャート。6 is a time chart for explaining the operation of the resynchronization circuit 15 shown in FIG. 1. FIG.

【図７】実施例におけるＦＤＤ用データセパレータのブ
ロック構成図。FIG. 7 is a block configuration diagram of an FDD data separator in an embodiment.

【図８】従来例においてリードデータ信号とウィンドゥ
信号との位相差を説明する為の図。FIG. 8 is a diagram for explaining the phase difference between a read data signal and a window signal in a conventional example.

【図９】従来例においてシンクフィールドを説明する為
の図。FIG. 9 is a diagram for explaining a sink field in a conventional example.

【図１０】この発明が解釈しようとする課題を説明する
為の図で、ＳＹＮＣ信号の理想的な出力タイミングを示
した図。FIG. 10 is a diagram for explaining the problem to be solved by the present invention, and is a diagram showing the ideal output timing of the SYNC signal.

【図１１】この発明が解決しようとする課題を説明する
為の図で、リードデータ信号に対するウィンドゥ信号の
同期が大幅にずれた場合にそれを再同期させる過程を示
したタイムチャート。FIG. 11 is a diagram for explaining the problem to be solved by the present invention, and is a time chart showing the process of resynchronizing the window signal with respect to the read data signal when the synchronization is significantly deviated.

【符号の説明】[Explanation of symbols]

１１　　発振回路 １２　　同期回路 １３　　追従制御回路 １３−１　　位相比較回路 １３−２　　周期測定回路 １３−３　　バイアス値発生回路 １３−４　　デジタルＶＦＯ １４　　データセパレート回路 １５　　再同期回路 １５−１　　ウィンドゥ値記憶回路 １５−２　　ウィンドゥ値比較回路 11 Oscillation circuit 12 Synchronous circuit 13 Follow-up control circuit 13-1 Phase comparison circuit 13-2 Period measurement circuit 13-3 Bias value generation circuit 13-4 Digital VFO 14 Data separate circuit 15 Re-synchronization circuit 15-1 Window value storage circuit 15-2 Window value comparison circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】ＦＤＤからのリードデータ信号をデータパ
ルスとクロックパルスに分離する為のウィンドゥ信号を
発生するデジタルＶＦＯと、前記リードデータ信号とウ
ィンドゥ信号との位相差を比較する位相比較回路と、前
記リードデータ信号の周期を測定する周期測定回路と、
前記位相比較回路および周期測定回路の出力結果から前
記デジタルＶＦＯに入力される入力値を補正することに
よりデジタルＶＦＯから出力されるウィンドゥ信号の発
振周波数を制御する制御回路と、を具備し、前記リード
データ信号のうちシンクフィールドの期間において前記
ウィンドゥ信号の発振周波数を制御するＦＤＤ用データ
セパレータであって、前記リードデータ信号が前回送ら
れて来たときのウィンドゥ信号のレベル値を保持する保
持回路と、前記リードデータ信号が今回送られて来たと
きのウィンドゥ信号のレベル値と前記保持回路に保持さ
れているレベル値とを比較するレベル値比較回路と、を
備え、前記デジタルＶＦＯに入力される入力値を前記レ
ベル比較回路の比較結果に基づいて切り換えることによ
り予め決められている標準値を前記デジタルＶＦＯに入
力するようにしたことを特徴とするＦＤＤ用データセパ
レータ。1. A digital VFO that generates a window signal for separating a read data signal from an FDD into a data pulse and a clock pulse; and a phase comparison circuit that compares the phase difference between the read data signal and the window signal. a period measuring circuit that measures the period of the read data signal;
a control circuit that controls the oscillation frequency of the window signal output from the digital VFO by correcting the input value input to the digital VFO from the output results of the phase comparison circuit and the period measurement circuit; an FDD data separator that controls the oscillation frequency of the window signal during the sink field period of the data signal, and a holding circuit that holds the level value of the window signal when the read data signal was last sent; , a level value comparison circuit that compares the level value of the window signal when the read data signal is sent this time with the level value held in the holding circuit, and is input to the digital VFO. A data separator for an FDD, characterized in that a predetermined standard value is input to the digital VFO by switching the input value based on the comparison result of the level comparison circuit.