JP2959511B2 - データストローブ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はデータストローブ装
置に関し、特にディジタル周波数変調信号を再生するデ
ータストローブ装置に関する。
置に関し、特にディジタル周波数変調信号を再生するデ
ータストローブ装置に関する。
【０００２】
【従来の技術】ディジタル信号を変調する方式の一つと
してディジタル信号をいわゆる周波数変調信号に変調す
るディジタル周波数変調方式があるが、中でもＥＦＭ
（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａ
ｔｉｏｎ）方式で変調されるＥＦＭ信号は、コンパクト
ディスクのディジタル記録変調方式としてよく知られて
いる。このＥＦＭ信号は所定の規則のもとに８ビットの
ディジタル信号を１４ビットのディジタル信号に変換
し、更に直流成分が発生しないように直流成分抑圧ビッ
ト（ＤＳＶ：Ｄｉｇｉｔａｌ Ｓｕｍ Ｖａｒｉａｔｉ
ｏｎ）を付加した上で、個有ビット周期Ｔに対して３
Ｔ，４Ｔ，５Ｔ，…，１１Ｔの状態反転間隔で周波数変
調されたディジタル周波数変調信号である。
してディジタル信号をいわゆる周波数変調信号に変調す
るディジタル周波数変調方式があるが、中でもＥＦＭ
（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａ
ｔｉｏｎ）方式で変調されるＥＦＭ信号は、コンパクト
ディスクのディジタル記録変調方式としてよく知られて
いる。このＥＦＭ信号は所定の規則のもとに８ビットの
ディジタル信号を１４ビットのディジタル信号に変換
し、更に直流成分が発生しないように直流成分抑圧ビッ
ト（ＤＳＶ：Ｄｉｇｉｔａｌ Ｓｕｍ Ｖａｒｉａｔｉ
ｏｎ）を付加した上で、個有ビット周期Ｔに対して３
Ｔ，４Ｔ，５Ｔ，…，１１Ｔの状態反転間隔で周波数変
調されたディジタル周波数変調信号である。
【０００３】従来、ＥＦＭ信号の復元は伝送されてきた
ＥＦＭ信号を基準とする同期クロックをＰＬＬ（Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路で再生し、その同
期クロックで伝送されてきたＥＦＭ信号をストローブす
る方法が知られている。例えば、その方法の一例として
実開昭６０−６７５５６号公報に開示されたクロック再
生回路がある。このクロック再生回路は電圧制御発振器
と、電圧制御発振器の出力に基づいてクロックを生成す
る回路と、ＥＦＭ信号をクロックでラッチする第１のラ
ッチ回路と、第１のラッチ回路の入出力間の位相差を検
出する第１の位相差検出手段と、ＥＦＭ信号をクロック
のタイミングで整合した信号をクロックでラッチする第
２のラッチ回路と、第２のラッチ回路の入出力間の位相
差を検出する第２の位相差検出手段と、第１の位相差検
出手段と第２の位相差検出手段とで検出される２つの位
相差が所定の関係になるように、電圧制御発振器を制御
する手段とを備えた構成となっている。
ＥＦＭ信号を基準とする同期クロックをＰＬＬ（Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路で再生し、その同
期クロックで伝送されてきたＥＦＭ信号をストローブす
る方法が知られている。例えば、その方法の一例として
実開昭６０−６７５５６号公報に開示されたクロック再
生回路がある。このクロック再生回路は電圧制御発振器
と、電圧制御発振器の出力に基づいてクロックを生成す
る回路と、ＥＦＭ信号をクロックでラッチする第１のラ
ッチ回路と、第１のラッチ回路の入出力間の位相差を検
出する第１の位相差検出手段と、ＥＦＭ信号をクロック
のタイミングで整合した信号をクロックでラッチする第
２のラッチ回路と、第２のラッチ回路の入出力間の位相
差を検出する第２の位相差検出手段と、第１の位相差検
出手段と第２の位相差検出手段とで検出される２つの位
相差が所定の関係になるように、電圧制御発振器を制御
する手段とを備えた構成となっている。
【０００４】この公報記載のクロック再生回路によれ
ば、電圧制御発振器に基づいてクロックを生成し、ＥＦ
Ｍ信号をそのクロックでラッチし、このラッチ前後の信
号の位相差が所定の状態となるように電圧制御発振器の
発振周波数を制御することによって同期クロックを再生
し、この同期クロックで伝送されてきたＥＦＭ信号をス
トローブするように動作している。
ば、電圧制御発振器に基づいてクロックを生成し、ＥＦ
Ｍ信号をそのクロックでラッチし、このラッチ前後の信
号の位相差が所定の状態となるように電圧制御発振器の
発振周波数を制御することによって同期クロックを再生
し、この同期クロックで伝送されてきたＥＦＭ信号をス
トローブするように動作している。
【０００５】一般に、伝送されてきたＥＦＭ信号は符号
間干渉やジッタ雑音等の影響を受けており、伝送されて
きたＥＦＭ信号の最良識別点である波形中心時点で再識
別を行い、ＥＦＭ信号を復元する必要がある。しかしな
がら、ストローブ回路のストローブポイントの偏差、す
なわち復元されたＥＦＭ信号の最良識別点に対して再生
クロックの立上り点または立下り点にずれがあると、デ
ータ再生過程で符号誤り率に大きな影響を与える要因と
なる。
間干渉やジッタ雑音等の影響を受けており、伝送されて
きたＥＦＭ信号の最良識別点である波形中心時点で再識
別を行い、ＥＦＭ信号を復元する必要がある。しかしな
がら、ストローブ回路のストローブポイントの偏差、す
なわち復元されたＥＦＭ信号の最良識別点に対して再生
クロックの立上り点または立下り点にずれがあると、デ
ータ再生過程で符号誤り率に大きな影響を与える要因と
なる。
【０００６】このずれは伝送されてきたＥＦＭ信号の固
有ビット周波数１／Ｔと電圧制御発振器の非同期状態周
波数ｆｏとの周波数差によって生ずるのであって、第１
の位相差検出手段と第２の位相差検出手段とで検出され
る２つの信号の位相差をローパスフィルタで平滑して電
圧制御発振器の発振制御電圧とするので、同期クロック
を得るためには伝送されてきたＥＦＭ信号と同期クロッ
クとに対応する位相差がなければならないためである。
有ビット周波数１／Ｔと電圧制御発振器の非同期状態周
波数ｆｏとの周波数差によって生ずるのであって、第１
の位相差検出手段と第２の位相差検出手段とで検出され
る２つの信号の位相差をローパスフィルタで平滑して電
圧制御発振器の発振制御電圧とするので、同期クロック
を得るためには伝送されてきたＥＦＭ信号と同期クロッ
クとに対応する位相差がなければならないためである。
【０００７】
【発明が解決しようとする課題】上述した従来のデータ
ストローブ装置では、伝送されてきたＥＦＭ信号の固有
ビット周波数１／Ｔが変動したり、または固有ビット周
波数１／Ｔと電圧制御発振器の非同期状態周波数ｆｏと
に周波数偏差がある場合には、伝送されてきたＥＦＭ信
号の最良識別点に対する再生クロックの立上り点または
立下り点にずれが生じ、その結果、データ再生過程で符
号誤り率に大きな影響を与える恐れがある。
ストローブ装置では、伝送されてきたＥＦＭ信号の固有
ビット周波数１／Ｔが変動したり、または固有ビット周
波数１／Ｔと電圧制御発振器の非同期状態周波数ｆｏと
に周波数偏差がある場合には、伝送されてきたＥＦＭ信
号の最良識別点に対する再生クロックの立上り点または
立下り点にずれが生じ、その結果、データ再生過程で符
号誤り率に大きな影響を与える恐れがある。
【０００８】上記の問題を解決するために、伝送されて
きたディジタル周波数変調信号を基準としてクロックを
再生するクロック再生回路と、クロックをトリガとして
ディジタル周波数変調信号をデータ再生するストローブ
回路とを少なくとも具備したデータストローブ装置があ
る。このデータストローブ装置ではストローブ回路の入
出力信号を用いて得たストローブポイント位相偏差信号
及びストローブ回路の入出力信号とクロックとを用いて
生成したストローブポイント制御基準信号各々の積分値
の差を用いてクロックの位相を制御するクロック移相器
を自動制御することによって、ストローブポイントの偏
差を自動補正するように構成しており、ディジタル信号
の伝送データ列に依存することなく、ストローブポイン
トの偏差を自動補正することができ、再生データの符号
誤り率を低減することができる。このデータストローブ
装置については、特開昭６１−９０５８号公報に詳述さ
れている。
きたディジタル周波数変調信号を基準としてクロックを
再生するクロック再生回路と、クロックをトリガとして
ディジタル周波数変調信号をデータ再生するストローブ
回路とを少なくとも具備したデータストローブ装置があ
る。このデータストローブ装置ではストローブ回路の入
出力信号を用いて得たストローブポイント位相偏差信号
及びストローブ回路の入出力信号とクロックとを用いて
生成したストローブポイント制御基準信号各々の積分値
の差を用いてクロックの位相を制御するクロック移相器
を自動制御することによって、ストローブポイントの偏
差を自動補正するように構成しており、ディジタル信号
の伝送データ列に依存することなく、ストローブポイン
トの偏差を自動補正することができ、再生データの符号
誤り率を低減することができる。このデータストローブ
装置については、特開昭６１−９０５８号公報に詳述さ
れている。
【０００９】しかしながら、上記のデータストローブ装
置においても、クロックの位相を制御するクロック移相
器と、それを自動制御する信号を生成するためのストロ
ーブポイント位相偏差信号及びストローブポイント制御
基準信号各々の積分値信号を得るための積分器とがアナ
ログ回路で構成されているので、積分器の積分定数偏差
の経年変化やクロック移相器の特性の経年変化等によっ
てディジタル周波数変調信号の最良識別点に対する識別
点位相にオフセットが生じる恐れがある。また、これら
の回路はアナログ回路を含むので、ディジタル回路との
プロセス整合性の観点からディジタル回路と同一プロセ
ス上でＬＳＩ（大規模集積回路）等に集積し難い。
置においても、クロックの位相を制御するクロック移相
器と、それを自動制御する信号を生成するためのストロ
ーブポイント位相偏差信号及びストローブポイント制御
基準信号各々の積分値信号を得るための積分器とがアナ
ログ回路で構成されているので、積分器の積分定数偏差
の経年変化やクロック移相器の特性の経年変化等によっ
てディジタル周波数変調信号の最良識別点に対する識別
点位相にオフセットが生じる恐れがある。また、これら
の回路はアナログ回路を含むので、ディジタル回路との
プロセス整合性の観点からディジタル回路と同一プロセ
ス上でＬＳＩ（大規模集積回路）等に集積し難い。
【００１０】そこで、本発明の目的は上述した問題点を
解消し、当該回路をディジタル回路のみで構成してスト
ローブポイントの偏差を自動的に補正することができ、
再生データの誤り率を低減することができるデータスト
ローブ装置を提供することにある。
解消し、当該回路をディジタル回路のみで構成してスト
ローブポイントの偏差を自動的に補正することができ、
再生データの誤り率を低減することができるデータスト
ローブ装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明によるデータスト
ローブ装置は、ディジタル周波数変調信号に変調されて
送られてきたディジタル信号を基準として再生される同
期クロック信号を基に前記ディジタル信号のデータ再生
を行うストローブ回路を含むデータストローブ装置であ
って、前記ディジタル信号を基準として前記同期クロッ
ク信号のｎ倍（ｎは正の整数）の周波数のクロック信号
を生成するクロック生成手段と、前記ディジタル信号の
変化点を前記クロック生成手段で生成された前記クロッ
ク信号に基づいて検出するエッジ検出手段と、前記エッ
ジ検出手段の出力を前記クロック生成手段で生成された
前記クロック信号に基づいて順次シフトするｎ段のシフ
トレジスタと、前記シフトレジスタの各段のタップ出力
信号各々を計数して前記変化点の出現位置の分布を計測
する分布計測手段と、前記クロック生成手段で生成され
た前記クロック信号を１／ｎ分周して前記同期クロック
信号を生成しかつ前記分布計測手段の計測結果を基に前
記同期クロック信号を補正する分周手段とを備え、前記
分周手段の出力を基に前記ストローブ回路で前記ディジ
タル信号のデータ再生を行うようにしている。
ローブ装置は、ディジタル周波数変調信号に変調されて
送られてきたディジタル信号を基準として再生される同
期クロック信号を基に前記ディジタル信号のデータ再生
を行うストローブ回路を含むデータストローブ装置であ
って、前記ディジタル信号を基準として前記同期クロッ
ク信号のｎ倍（ｎは正の整数）の周波数のクロック信号
を生成するクロック生成手段と、前記ディジタル信号の
変化点を前記クロック生成手段で生成された前記クロッ
ク信号に基づいて検出するエッジ検出手段と、前記エッ
ジ検出手段の出力を前記クロック生成手段で生成された
前記クロック信号に基づいて順次シフトするｎ段のシフ
トレジスタと、前記シフトレジスタの各段のタップ出力
信号各々を計数して前記変化点の出現位置の分布を計測
する分布計測手段と、前記クロック生成手段で生成され
た前記クロック信号を１／ｎ分周して前記同期クロック
信号を生成しかつ前記分布計測手段の計測結果を基に前
記同期クロック信号を補正する分周手段とを備え、前記
分周手段の出力を基に前記ストローブ回路で前記ディジ
タル信号のデータ再生を行うようにしている。
【００１２】本発明のデータストローブ装置には、少な
くとも同期クロック再生回路及びストローブ回路を備え
ており、同期クロック再生回路が同期クロックのｎ倍
（ｎは正の整数）の周波数のクロックを再生している。
くとも同期クロック再生回路及びストローブ回路を備え
ており、同期クロック再生回路が同期クロックのｎ倍
（ｎは正の整数）の周波数のクロックを再生している。
【００１３】すなわち、本発明のデータストローブ装置
はディジタル周波数変調信号の信号変化点をｎ倍の同期
クロックによって検出するエッジ検出手段と、エッジ検
出手段の出力をｎ倍の同期クロックにしたがって順次シ
フトするｎ段のシフトレジスタと、シフトレジスタ各々
の出力状態を補正された同期クロックにしたがって計数
をして計数値がｍ（ｍは正の整数）となった時にキャリ
ーを出力するｎ個の計数カウンタと、ｎ個の計数カウン
タのキャリー出力を論理和する論理和手段と、ｎ個の計
数カウンタのうちｉ番目（ｉは正の整数、ｉ≦ｎ）の計
数カウンタがキャリーを出力した時に数値ｉがプリセッ
トされかつｎ倍の同期クロックを１／ｎ分周する１／ｎ
分周器とを具備し、１／ｎ分周器の出力を補正された同
期クロックとしてディジタル周波数変調信号をストロー
ブするように構成している。
はディジタル周波数変調信号の信号変化点をｎ倍の同期
クロックによって検出するエッジ検出手段と、エッジ検
出手段の出力をｎ倍の同期クロックにしたがって順次シ
フトするｎ段のシフトレジスタと、シフトレジスタ各々
の出力状態を補正された同期クロックにしたがって計数
をして計数値がｍ（ｍは正の整数）となった時にキャリ
ーを出力するｎ個の計数カウンタと、ｎ個の計数カウン
タのキャリー出力を論理和する論理和手段と、ｎ個の計
数カウンタのうちｉ番目（ｉは正の整数、ｉ≦ｎ）の計
数カウンタがキャリーを出力した時に数値ｉがプリセッ
トされかつｎ倍の同期クロックを１／ｎ分周する１／ｎ
分周器とを具備し、１／ｎ分周器の出力を補正された同
期クロックとしてディジタル周波数変調信号をストロー
ブするように構成している。
【００１４】このように構成することで、本発明のデー
タストローブ装置は当該回路をディジタル回路のみで構
成することができ、特性の経年変化がなく、プロセス整
合性も良く、ＬＳＩ（大規模集積回路）等への集積が容
易となる。
タストローブ装置は当該回路をディジタル回路のみで構
成することができ、特性の経年変化がなく、プロセス整
合性も良く、ＬＳＩ（大規模集積回路）等への集積が容
易となる。
【００１５】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、本発明の一実
施例によるデータストローブ装置は同期クロック再生回
路２と、同期クロック生成回路３と、ストローブ回路４
と、入力端子１１と、出力端子１２，１３とから構成さ
れている。
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、本発明の一実
施例によるデータストローブ装置は同期クロック再生回
路２と、同期クロック生成回路３と、ストローブ回路４
と、入力端子１１と、出力端子１２，１３とから構成さ
れている。
【００１６】同期クロック再生回路２は入力端子１１に
入力されるディジタル信号１００の同期クロックを再生
する回路であって、位相比較器２１と、チャージポンプ
回路２２と、ローパスフィルタ２３と、電圧制御発振器
２４と、１／ｎ分周器２５とから構成されている。
入力されるディジタル信号１００の同期クロックを再生
する回路であって、位相比較器２１と、チャージポンプ
回路２２と、ローパスフィルタ２３と、電圧制御発振器
２４と、１／ｎ分周器２５とから構成されている。
【００１７】同期クロック生成回路３はエッジ検出回路
３１と、シフトレジスタ３２と、計数カウンタ３３１〜
３３ｎからなる計数カウンタ群３３と、論理和回路３４
と、１／ｎ分周器３５とから構成されている。
３１と、シフトレジスタ３２と、計数カウンタ３３１〜
３３ｎからなる計数カウンタ群３３と、論理和回路３４
と、１／ｎ分周器３５とから構成されている。
【００１８】図２は図１の同期クロック再生回路２の動
作を示すタイミングチャートであり、図３は図１の同期
クロック生成回路３及びストローブ回路４の動作を示す
タイミングチャートである。これら図１〜図３を用いて
本発明の一実施例の動作について説明する。
作を示すタイミングチャートであり、図３は図１の同期
クロック生成回路３及びストローブ回路４の動作を示す
タイミングチャートである。これら図１〜図３を用いて
本発明の一実施例の動作について説明する。
【００１９】ディジタル周波数変調信号に変調されて伝
送されてきたディジタル信号１００は入力端子１１に入
力され、同期クロック再生回路２と同期クロック生成回
路３とストローブ回路４とに夫々伝送される。
送されてきたディジタル信号１００は入力端子１１に入
力され、同期クロック再生回路２と同期クロック生成回
路３とストローブ回路４とに夫々伝送される。
【００２０】同期クロック再生回路２はディジタル信号
１００の同期クロックを再生する回路であって、その基
本構成は一方法として上述した従来の技術と同様であ
る。すなわち、ディジタル信号１００は位相比較器２１
に入力され、１／ｎ分周器２５からのクロックφによっ
て位相比較される。
１００の同期クロックを再生する回路であって、その基
本構成は一方法として上述した従来の技術と同様であ
る。すなわち、ディジタル信号１００は位相比較器２１
に入力され、１／ｎ分周器２５からのクロックφによっ
て位相比較される。
【００２１】位相比較器２１は、図２に示すように、デ
ィジタル信号１００の固有周波数１／Ｔに対して、電圧
制御発振器２４の出力クロックｎφを１／ｎ分周器２５
によって分周したクロックφの周波数が高い時は位相進
みを、低い時は位相遅れを夫々示す位相差検出信号Ｕ
と、クロックφの１／２周期の幅を有しかつ位相差検出
信号Ｕに対応した位相差参照信号Ｄとを生成する。
ィジタル信号１００の固有周波数１／Ｔに対して、電圧
制御発振器２４の出力クロックｎφを１／ｎ分周器２５
によって分周したクロックφの周波数が高い時は位相進
みを、低い時は位相遅れを夫々示す位相差検出信号Ｕ
と、クロックφの１／２周期の幅を有しかつ位相差検出
信号Ｕに対応した位相差参照信号Ｄとを生成する。
【００２２】生成された位相差検出信号Ｕ及び位相差参
照信号Ｄはともにチャージポンプ回路２２に送られ、チ
ャージポンプ回路２２で合成されて電圧制御発振器制御
信号Ｃｐとして出力される。また、電圧制御発振器制御
信号Ｃｐはローパルフィルタ２３によってクロックφの
キャリア成分が除去され、電圧制御発振器制御信号Ｖｔ
として電圧制御発振器２４に入力される。電圧制御発振
器２４は電圧制御発振器制御信号Ｖｔにしたがって同期
クロックのｎ倍（ｎは正の整数）の周波数の出力クロッ
クｎφを生成する。
照信号Ｄはともにチャージポンプ回路２２に送られ、チ
ャージポンプ回路２２で合成されて電圧制御発振器制御
信号Ｃｐとして出力される。また、電圧制御発振器制御
信号Ｃｐはローパルフィルタ２３によってクロックφの
キャリア成分が除去され、電圧制御発振器制御信号Ｖｔ
として電圧制御発振器２４に入力される。電圧制御発振
器２４は電圧制御発振器制御信号Ｖｔにしたがって同期
クロックのｎ倍（ｎは正の整数）の周波数の出力クロッ
クｎφを生成する。
【００２３】このように、同期クロック再生回路２は電
圧制御発振器２４の発振周波数が制御電圧のレベルに正
比例して増加する特性を有する時、位相比較の結果、電
圧制御発振器制御信号Ｖｔの出力レベルがクロックφに
対してディジタル信号１００の固有周波数１／Ｔより低
い（位相が進んでいる）場合は低く、高い（位相が遅れ
ている）場合は高くなるように動作し、電圧制御発振器
２４で出力クロックｎφを、１／ｎ分周器２５で同期ク
ロックφを夫々再生する。
圧制御発振器２４の発振周波数が制御電圧のレベルに正
比例して増加する特性を有する時、位相比較の結果、電
圧制御発振器制御信号Ｖｔの出力レベルがクロックφに
対してディジタル信号１００の固有周波数１／Ｔより低
い（位相が進んでいる）場合は低く、高い（位相が遅れ
ている）場合は高くなるように動作し、電圧制御発振器
２４で出力クロックｎφを、１／ｎ分周器２５で同期ク
ロックφを夫々再生する。
【００２４】同期クロック生成回路３のエッジ検出回路
３１はディジタル信号１００の信号変化点を電圧制御発
振器２４の出力クロックｎφによって検出し、ｎ段のシ
フトレジスタ３２はエッジ検出回路３１の出力を電圧制
御発振器２４の出力クロックｎφにしたがって順次シフ
トする。
３１はディジタル信号１００の信号変化点を電圧制御発
振器２４の出力クロックｎφによって検出し、ｎ段のシ
フトレジスタ３２はエッジ検出回路３１の出力を電圧制
御発振器２４の出力クロックｎφにしたがって順次シフ
トする。
【００２５】計数カウンタ群３３はｎ段のシフトレジス
タ３２の各タップ出力に対応して配設された計数カウン
タ３３１〜３３ｎから構成されており、計数カウンタ３
３１〜３３ｎ各々は対応するシフトレジスタ３２のタッ
プ出力がアクティブ、つまりエッジ検出回路３１でディ
ジタル信号１００の信号変化点が検出されたことを示す
検出信号となった回数を１／ｎ分周器３５からの同期ク
ロックψにしたがって計数する。また、計数カウンタ３
３１〜３３ｎは各々の計数値が予め設定された所定値ｍ
（ｍは正の整数）となった時にキャリーを出力する。つ
まり、計数カウンタ群３３ではエッジ検出回路３１のエ
ッジ検出信号（信号変化点）の出現位置の分布を計測す
る。
タ３２の各タップ出力に対応して配設された計数カウン
タ３３１〜３３ｎから構成されており、計数カウンタ３
３１〜３３ｎ各々は対応するシフトレジスタ３２のタッ
プ出力がアクティブ、つまりエッジ検出回路３１でディ
ジタル信号１００の信号変化点が検出されたことを示す
検出信号となった回数を１／ｎ分周器３５からの同期ク
ロックψにしたがって計数する。また、計数カウンタ３
３１〜３３ｎは各々の計数値が予め設定された所定値ｍ
（ｍは正の整数）となった時にキャリーを出力する。つ
まり、計数カウンタ群３３ではエッジ検出回路３１のエ
ッジ検出信号（信号変化点）の出現位置の分布を計測す
る。
【００２６】論理和回路３４は各計数カウンタ３３１〜
３３ｎのキャリー出力を論理和演算し、その演算結果を
各計数カウンタ３３１〜３３ｎ及び１／ｎ分周器３５に
出力する。各計数カウンタ３３１〜３３ｎは論理和回路
３４の出力がアクティブになると、その計数値をリセッ
トする。１／ｎ分周器３５は電圧制御発振器２４からの
出力クロックｎφを１／ｎ分周して同期クロックψを生
成する。この場合、同期クロックψは計数カウンタ群３
３で計測されたエッジ検出信号の出現位置の分布に応じ
てディジタル信号１００の同期クロックを補正した信号
である。すなわち、１／ｎ分周器３５では各計数カウン
タ３３１〜３３ｎからのキャリー出力に応答して、キャ
リーを出力した計数カウンタ３３１〜３３ｎに対応する
値がプリセットされる。例えば、ｉ番目（ｉは正の整
数、ｉ≦ｎ）の計数カウンタ３３ｉからキャリーが出力
されると、１／ｎ分周器３５には数値ｉがプリセットさ
れる。
３３ｎのキャリー出力を論理和演算し、その演算結果を
各計数カウンタ３３１〜３３ｎ及び１／ｎ分周器３５に
出力する。各計数カウンタ３３１〜３３ｎは論理和回路
３４の出力がアクティブになると、その計数値をリセッ
トする。１／ｎ分周器３５は電圧制御発振器２４からの
出力クロックｎφを１／ｎ分周して同期クロックψを生
成する。この場合、同期クロックψは計数カウンタ群３
３で計測されたエッジ検出信号の出現位置の分布に応じ
てディジタル信号１００の同期クロックを補正した信号
である。すなわち、１／ｎ分周器３５では各計数カウン
タ３３１〜３３ｎからのキャリー出力に応答して、キャ
リーを出力した計数カウンタ３３１〜３３ｎに対応する
値がプリセットされる。例えば、ｉ番目（ｉは正の整
数、ｉ≦ｎ）の計数カウンタ３３ｉからキャリーが出力
されると、１／ｎ分周器３５には数値ｉがプリセットさ
れる。
【００２７】同期クロック生成回路３の一連の動作は時
間間隔１／ψにおける出力クロックｎφで標本化された
検出エッジ信号Ｅｄの出現分布を計測し、出力確率の最
も高い相対時刻位置を得て、最適なストローブポイント
を与える補正された同期クロックψを生成するものであ
る。
間間隔１／ψにおける出力クロックｎφで標本化された
検出エッジ信号Ｅｄの出現分布を計測し、出力確率の最
も高い相対時刻位置を得て、最適なストローブポイント
を与える補正された同期クロックψを生成するものであ
る。
【００２８】すなわち、ディジタル信号１００を出力ク
ロックｎφで標本化した検出エッジ信号Ｅｄはｎ段のシ
フトレジスタ３２に入力され、出力クロックｎφにした
がって順次シフトされて出力Ｑｉに出力される。これら
各出力Ｑｉが入力された計数カウンタ３３ｉは夫々補正
された同期クロックψにしたがって、同期クロックψの
立上りエッジのタイミングにおける出力Ｑｉの状態が
“Ｈ”レベルであれば計数し、計数値が所定値ｍとなっ
た時にキャリーを出力する。計数カウンタ３３ｉからの
キャリー出力は論理和回路３４によって論理和され、そ
の論理和出力は計数カウンタ群３３をリセットし、同時
に出力クロックｎφを１／ｎ分周して補正された同期ク
ロックψ（＝信号１０１）を出力する１／ｎ分周器３５
に数値ｉをプリセットするように作用する。
ロックｎφで標本化した検出エッジ信号Ｅｄはｎ段のシ
フトレジスタ３２に入力され、出力クロックｎφにした
がって順次シフトされて出力Ｑｉに出力される。これら
各出力Ｑｉが入力された計数カウンタ３３ｉは夫々補正
された同期クロックψにしたがって、同期クロックψの
立上りエッジのタイミングにおける出力Ｑｉの状態が
“Ｈ”レベルであれば計数し、計数値が所定値ｍとなっ
た時にキャリーを出力する。計数カウンタ３３ｉからの
キャリー出力は論理和回路３４によって論理和され、そ
の論理和出力は計数カウンタ群３３をリセットし、同時
に出力クロックｎφを１／ｎ分周して補正された同期ク
ロックψ（＝信号１０１）を出力する１／ｎ分周器３５
に数値ｉをプリセットするように作用する。
【００２９】上記の図３はｎ＝８の場合に、計数カウン
タ群３３のうちｉ＝２、すなわち計数カウンタ３３２に
対する検出エッジ信号Ｅｄの出現確率が高い時の補正さ
れた同期クロック生成の過程を示している。この場合の
動作について以下詳述する。
タ群３３のうちｉ＝２、すなわち計数カウンタ３３２に
対する検出エッジ信号Ｅｄの出現確率が高い時の補正さ
れた同期クロック生成の過程を示している。この場合の
動作について以下詳述する。
【００３０】処理過程のある時刻ａで信号１０１が立上
った時、ｎ段のシフトレジスタ３２の出力Ｑ２がアクテ
ィブになると、計数カウンタ３３２はカウントアップ
し、その計数値が「ｍ−２」から「ｍ−１」となる。時
刻ｂでｎ段のシフトレジスタ３２の出力Ｑ１がアクティ
ブになると、計数カウンタ３３１がカウントアップし、
計数カウンタ３３２はカウントアップされない。さら
に、時刻ｃでｎ段のシフトレジスタ３２の出力Ｑ２がア
クティブになると、計数カウンタ３３２はカウントアッ
プし、その計数値が「ｍ−１」から「ｍ」となる。この
時、計数カウンタ３３２からは論理和回路３４と１／ｎ
分周器３５とに対してキャリーが出力される。論理和回
路３４の出力は各計数カウンタ３３１〜３３ｎ全てのリ
セット端子に入力されて各々の計数値をリセットすると
ともに、１／ｎ分周器３５に数値ｉ＝２をプリセットす
るように作用する。
った時、ｎ段のシフトレジスタ３２の出力Ｑ２がアクテ
ィブになると、計数カウンタ３３２はカウントアップ
し、その計数値が「ｍ−２」から「ｍ−１」となる。時
刻ｂでｎ段のシフトレジスタ３２の出力Ｑ１がアクティ
ブになると、計数カウンタ３３１がカウントアップし、
計数カウンタ３３２はカウントアップされない。さら
に、時刻ｃでｎ段のシフトレジスタ３２の出力Ｑ２がア
クティブになると、計数カウンタ３３２はカウントアッ
プし、その計数値が「ｍ−１」から「ｍ」となる。この
時、計数カウンタ３３２からは論理和回路３４と１／ｎ
分周器３５とに対してキャリーが出力される。論理和回
路３４の出力は各計数カウンタ３３１〜３３ｎ全てのリ
セット端子に入力されて各々の計数値をリセットすると
ともに、１／ｎ分周器３５に数値ｉ＝２をプリセットす
るように作用する。
【００３１】よって、ｉ／ｎ分周器３５の出力はその信
号反転タイミングが更新され、補正された同期クロック
ψとなる。同期クロックψの信号反転タイミングの更新
動作は各計数カウンタ３３１〜３３ｎの計数値が「ｍ」
となる度に行うことになるので、時間間隔１／ψにおけ
る出力クロックｎφで標本化された検出エッジ信号Ｅｄ
の出現分布を計測し、出現確率の最も高い相対時刻位置
を得て、最適なストローブポイントを与える補正された
同期クロックψを自動的に生成するのである。
号反転タイミングが更新され、補正された同期クロック
ψとなる。同期クロックψの信号反転タイミングの更新
動作は各計数カウンタ３３１〜３３ｎの計数値が「ｍ」
となる度に行うことになるので、時間間隔１／ψにおけ
る出力クロックｎφで標本化された検出エッジ信号Ｅｄ
の出現分布を計測し、出現確率の最も高い相対時刻位置
を得て、最適なストローブポイントを与える補正された
同期クロックψを自動的に生成するのである。
【００３２】ストローブ回路４はディジタル信号１００
を同期クロック生成回路３で補正された同期クロックψ
によってストローブし、再生データ信号１０２を出力端
子１３に出力する。尚、ストローブは同期クロック生成
回路３で検出エッジ信号Ｅｄの出現分布を計測する時の
同期クロックψのタイミングの裏側（図３においては立
下りエッジ）で行い、ディジタル信号１００の最良識別
点である波形中心時点で行う。
を同期クロック生成回路３で補正された同期クロックψ
によってストローブし、再生データ信号１０２を出力端
子１３に出力する。尚、ストローブは同期クロック生成
回路３で検出エッジ信号Ｅｄの出現分布を計測する時の
同期クロックψのタイミングの裏側（図３においては立
下りエッジ）で行い、ディジタル信号１００の最良識別
点である波形中心時点で行う。
【００３３】以上、本発明の一実施例の動作をｎ＝８の
場合について詳細に説明したが、ｎはこれに限らず、要
求する性能に合わせて適時選択すれば良いことは言うま
でもない。
場合について詳細に説明したが、ｎはこれに限らず、要
求する性能に合わせて適時選択すれば良いことは言うま
でもない。
【００３４】このように、同期クロック再生回路２の電
圧制御発振器２４でディジタル信号１００の同期クロッ
クのｎ倍の周波数の出力クロックｎφを生成し、同期ク
ロック生成回路３のエッジ検出回路３１で出力クロック
ｎφを基にディジタル信号１００から標本化した検出エ
ッジ信号Ｅｄの出現分布をｎ段のシフトレジスタ３２及
び計数カウンタ群３３で計測し、出現確率の最も高い相
対時刻位置を基に補正された同期クロックψを１／ｎ分
周器３５で生成することによって、ストローブポイント
の偏差を自動的に補正し、再生データの符号誤り率を低
減することができる回路をディジタル回路のみで構成す
ることができるので、特性の経年変化がなく、プロセス
整合性も良く、容易にＬＳＩ等に集積することができ
る。
圧制御発振器２４でディジタル信号１００の同期クロッ
クのｎ倍の周波数の出力クロックｎφを生成し、同期ク
ロック生成回路３のエッジ検出回路３１で出力クロック
ｎφを基にディジタル信号１００から標本化した検出エ
ッジ信号Ｅｄの出現分布をｎ段のシフトレジスタ３２及
び計数カウンタ群３３で計測し、出現確率の最も高い相
対時刻位置を基に補正された同期クロックψを１／ｎ分
周器３５で生成することによって、ストローブポイント
の偏差を自動的に補正し、再生データの符号誤り率を低
減することができる回路をディジタル回路のみで構成す
ることができるので、特性の経年変化がなく、プロセス
整合性も良く、容易にＬＳＩ等に集積することができ
る。
【００３５】
【発明の効果】以上説明したように本発明によれば、デ
ィジタル信号を基準として同期クロック信号のｎ倍（ｎ
は正の整数）の周波数のクロック信号を生成し、そのク
ロック信号に基づいてディジタル信号の変化点を検出す
るとともに、検出された変化点の出現位置の分布を計測
し、その計測結果を基に同期クロック信号を補正するこ
とによって、ディジタル回路のみで構成してストローブ
ポイントの偏差を自動的に補正することができ、再生デ
ータの誤り率を低減することができるという効果があ
る。
ィジタル信号を基準として同期クロック信号のｎ倍（ｎ
は正の整数）の周波数のクロック信号を生成し、そのク
ロック信号に基づいてディジタル信号の変化点を検出す
るとともに、検出された変化点の出現位置の分布を計測
し、その計測結果を基に同期クロック信号を補正するこ
とによって、ディジタル回路のみで構成してストローブ
ポイントの偏差を自動的に補正することができ、再生デ
ータの誤り率を低減することができるという効果があ
る。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の同期クロック再生回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図３】図１の同期クロック生成回路及びストローブ回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
２ 同期クロック再生回路 ３ 同期クロック生成回路 ４ ストローブ回路 ２１ 位相比較器 ２２ チャージポンプ回路 ２３ ローパスフィルタ ２４ 電圧制御発振器 ２５，３５ １／ｎ分周器 ３１ エッジ検出回路 ３２ シフトレジスタ ３３ 計数カウンタ群 ３４ 論理和回路 ３３１〜３３ｎ 計数カウンタ
Claims (3)
- 【請求項１】 ディジタル周波数変調信号に変調されて
送られてきたディジタル信号を基準として再生される同
期クロック信号を基に前記ディジタル信号のデータ再生
を行うストローブ回路を含むデータストローブ装置であ
って、前記ディジタル信号を基準として前記同期クロッ
ク信号のｎ倍（ｎは正の整数）の周波数のクロック信号
を生成するクロック生成手段と、前記ディジタル信号の
変化点を前記クロック生成手段で生成された前記クロッ
ク信号に基づいて検出するエッジ検出手段と、前記エッ
ジ検出手段の出力を前記クロック生成手段で生成された
前記クロック信号に基づいて順次シフトするｎ段のシフ
トレジスタと、前記シフトレジスタの各段のタップ出力
信号各々を計数して前記変化点の出現位置の分布を計測
する分布計測手段と、前記クロック生成手段で生成され
た前記クロック信号を１／ｎ分周して前記同期クロック
信号を生成しかつ前記分布計測手段の計測結果を基に前
記同期クロック信号を補正する分周手段とを有し、前記
分周手段の出力を基に前記ストローブ回路で前記ディジ
タル信号のデータ再生を行うようにしたことを特徴とす
るデータストローブ装置。 - 【請求項２】 前記分布計測手段は、前記シフトレジス
タの各段に対応して設けられかつ対応する前記タップ出
力信号の状態を基に前記変化点の出現回数を前記分周手
段の出力に同期して計数するｎ台の計数手段を含むこと
を特徴とする請求項１記載のデータストローブ装置。 - 【請求項３】 前記ｎ台の計数手段のうちｉ番目（ｉは
正の整数でかつｉ≦ｎ）の計数手段の計数値が予め設定
された所定数となった時に前記分周手段に数値ｉを設定
するよう構成したことを特徴とする請求項２記載のデー
タストローブ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9065237A JP2959511B2 (ja) | 1997-03-19 | 1997-03-19 | データストローブ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9065237A JP2959511B2 (ja) | 1997-03-19 | 1997-03-19 | データストローブ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10262038A JPH10262038A (ja) | 1998-09-29 |
| JP2959511B2 true JP2959511B2 (ja) | 1999-10-06 |
Family
ID=13281115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9065237A Expired - Fee Related JP2959511B2 (ja) | 1997-03-19 | 1997-03-19 | データストローブ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959511B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7778319B2 (en) * | 2005-11-04 | 2010-08-17 | Advantest Corporation | Jitter measuring apparatus, jitter measuring method and test apparatus |
-
1997
- 1997-03-19 JP JP9065237A patent/JP2959511B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10262038A (ja) | 1998-09-29 |
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Legal Events
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