JPH0410651A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、ダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）の構造およびそ
の製造方法に関する。

［従来の技術］ 近年、半導体記憶装置は、コンピュータなどの情報機器
の目覚ましい普及によってその需要が急速に拡大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
高速動作が可能なものが要求されている。これに伴って
、半導体記憶装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。

半導体記憶装置のうち、記憶情報のランダムな入出力が
可能なものとしてＤＲＡＭが知られている。一般に、Ｄ
ＲＡＭは多数の記憶情報を蓄積する記憶領域であるメモ
リセルアレイ部と、外部との入出力に必要な周辺回路部
とから構成されている。第６図は、−船釣なりＲＡＭの
構成を示すブロック図である。第６図を参照して、ＤＲ
ＡＭ５０は記憶情報のデータ信号を蓄積するためのメモ
リセルアレイ５１と、単位記憶回路を構成するメモリセ
ルを選択するためのアドレス信号を外部から受けるため
のロウアンドカラムアドレスバッファ５２と、そのアド
レス信号を解読することによってメモリセルを指定する
ためのロウデコーダ５３およびカラムデコーダ５４と、
指定されたメモリセルに蓄積された信号を増幅して読出
すセンスリフレッシュアンプ５５と、データ入出力のた
めのデータインバッファ５６およびデータアウトバッフ
ァ５７およびクロック信号を発生するためのクロックジ
ェネレータ５８とを含む。

半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルがマ
トリクス状に複数個配置されて形成されている。すなわ
ち、通常、メモリセルは、１個のＭＯＳ）ランジスタと
、これに接続された１個のキャパシタとから構成される
いわゆる１トランジスタ１キヤパシタ型のメモリセルが
知られている。このためのメモリセルは構造が簡単なた
めメモリセルアレイの集積度を向上させることが容易で
あり、大容量のＤＲＡＭに広く用いられている。

また、ＤＲＡＭのメモリセルは、キャパシタの構造によ
っていくつかのタイプに分けることができる。この中で
、スタックドタイプキャパシタは、キャパシタの主要部
をゲート電極やフィールド分離膜の上部にまで延在させ
ることによりキャパシタの電極間の対向面積を増大させ
キャパシタ容量を増加させることができる。スタックド
タイプキャパシタは、このような特徴点を有するので、
半導体装置の集積化に伴い素子が微細化された場合にも
、キャパシタ容量を確保することができ、この結果、半
導体装置の集積化に伴ってスタックドタイプのキャパシ
タが多く用いられるようになった。また、半導体装置の
集積化はさらに進められており、これに対応して、スタ
ックドタイプキャパシタの開発も進められている。すな
わち、半導体装置が集積化されてさらに微細化された場
合にも一定のキャパシタ容量を確保すべく、円筒型のス
タックドタイプキャパシタが提案されている。

これらは、たとえば、ｒｓｙｍｐｏｓｉｕｍ　　。

ｎ　　ＶＬＳＩ　　Ｔｅｃｈ、　　Ｐ６５　（１９８９
）Ｊに掲載されている。第７図は従来の円筒型のスタラ
クトタイプキャパシタが採用されたＤＲＡＭの断面構造
図である。第７図を参照して、従来の円筒型のスタック
ドタイプキャパシタが採用されたＤＲＡＭは、メモリセ
ルアレイ部と周辺回路部とから構成されている。メモリ
セルアレイは、１つのトランスファーゲートトランジス
タ３と、１つのキャパシタ１０とから構成されている。

トランスファゲートトランジスタ３は、Ｐ型シリコン基
板１表面に形成された１対のソース・ドレイン領域６と
、１対のソース・ドレイン領域６の間に位置するＰ型シ
リコン基板１の表面上にゲート絶縁膜５を介して形成さ
れたゲート電極４ｂ、４ｃとをそれぞれ備える。ゲート
電極４ｂ、４ｃの周囲は、絶縁膜１４によって覆われて
いる。さらに、トランスファゲートトランジスタ３が形
成されたシリコン基板１表面上には、厚い層間絶縁膜１
６が形成されている。キャパシタ１０は、下部電極（ス
トレージノード）１１と誘電体層１２および上部電極（
セルプレート）１３の積層構造により構成されている。

また、トランスファゲートトランジスタ３を構成する一
方のソース・ドレイン領域６には、ビット線１５が接続
されており、ゲート電極４ｂ、４ｃ、４ｄに対応して配
線層１８が設けられている。一方、周辺回路部には、同
じ導電型の２つのＭＯＳトランジスタが形成されている
。すなわち、Ｐ型シリコン基板１上にはＭＯＳトランジ
スタを構成する２対のソース・ドレイン領域２６が形成
され、１対のソース・ドレイン領域２６の間にはゲート
絶縁膜２５を介してゲート電極２４ｃ、２４ｄが形成さ
れている。Ｐ型シリコン基板１上に形成されるＭＯＳト
ランジスタは、フィールド酸化膜２２によって素子分離
が行なわれている。また、ソース・ドレイン領域２６に
は、それぞれ、コンタクト層３６を介して配線層３８が
接続されている。

このように、従来では、半導体装置の集積化に伴って素
子が微細化された場合に一定のキャパシタ容量を確保す
べく円筒型のスタックドタイプキャパシタが開発されて
おり、従来の製造方法を用いて製造した場合には、第７
図に示したような断面構造となる。

［発明が解決しようとする課題］ 前述のように、半導体装置の集積化に伴って素子が微細
化された場合にキャパシタの一定容量を確保すべく円筒
型のスタックドタイプキャパシタが提案されている。こ
の円筒型のスタックドタイプキャパシタを従来の製造方
法を用いて周辺回路部とともに製造すると第７図に示し
たような断面構造となる。すなわち、この円筒型のスタ
ックドタイプキャパシタは、Ｐ型シリコン基板１から垂
直方向に伸びてその電極が形成されるため、その電極を
形成した後の製造プロセスでは、メモリセルアレイ部と
周辺回路部の高さが異なることとなり、メモリセルアレ
イ部と周辺回路部とで段差が生じてしまうという問題点
があった。このように段差が生じると、この後の工程で
写真製版工程を行なう場合に露光した光の焦点が段差部
でずれてしまうという不都合が生じ、この結果、パター
ニング精度を向上させることが困難となり、ひいては加
工精度を向上させることができないという問題点があっ
た。また、段差部でエツチングを行なう場合には、その
部分にエツチングされない残渣部が生じてしまうという
問題点もあった。さらに、円筒型のスタックドタイプキ
ャパシタの形成後の工程でコンタクトを形成した場合に
は、コンタクト深さが異なることとなり、製造プロセス
上困難性を伴うことになる。

この発明は、上記のような課題を解決するためになされ
たもので、高集積化された場合にも、メモリセルアレイ
領域と周辺回路領域との境界領域での段差の発生を有効
に防止することが可能な半導体記憶装置およびその製造
方法を提供することを目的とする。

［課題を解決するための手段］ 第１請求項における発明は、少なくとも１つのメモリセ
ルアレイ領域と周辺回路領域とを有する半導体基板上に
形成される半導体記憶装置であって、半導体基板のメモ
リセルアレイ領域に形成され、半導体基板の表面に形成
された一対の不純物領域およびゲート電極を有するトラ
ンジスタとそのゲート電極の一方の不純物領域に接続さ
れるとともに垂直方向に延びた側壁部を有する一方の電
極およびその一方の電極に誘電膜を介して対向配置され
た他方の電極を有するキャパシタとを備えた複数のメモ
リセルと、半導体基板の周辺回路領域に形成され、半導
体基板の表面に形成された一対の不純物領域とゲート電
極とを有する複数の周辺回路用トランジスタと、半導体
基板におけるメモリセルアレイ領域と周辺回路領域との
間の境界領域に形成され、垂直方向に延在し、対向配置
された一対の立壁を有し、該立壁の少なくとも一方の上
端面が前記キャパシタの一方の電極の側壁の上端面と略
同−平面上に位置する導電体とを備えたことを特徴とす
る。

第２請求項における発明は、第１の素子形成領域上に絶
縁膜を介して凸状に第１の導電層を形成し、第２の素子
形成領域上に第１の導電層の凸状部上面とほぼ同一平面
上に第２の導電層を形成し、第１の素子形成領域と第２
の素子形成領域との境界領域に沿って延び第１の導電層
の凸状部上面とはぼ同じ高さを有する所定の間隔を隔て
て半導体基板の主表面上から鉛直方向に延びた一対の立
壁より形成するステップと、第１の素子形成領域および
第２の素子形成領域上の全面に形成され、膜厚の厚い部
分と薄い部分を有するとともに一対の立壁に挟まれた領
域上に段差部を有し、かつ、第２の素子形成領域上に形
成される部分が第１の素子形成領域上に形成される部分
より高くなるようにエッチバック膜を形成するステップ
と、エッチバック膜をエッチバックして第１の導電層の
凸状部上面を露出させるステップと、第２の導電層を残
余させた状態で第１の導電層の凸状部上面を除去するス
テップとを含む。

「作用］ 第１請求項に係る発明では、半導体基板のメモリセルア
レイ領域に、半導体基板の表面に形成された一対の不純
物領域およびゲート電極を有するトランジスタとそのト
ランジスタの一方の不純物領域に接続されるとともに垂
直方向に延びた側壁部を有する一方の電極およびその一
方の電極に誘電膜を介して対向配置された他方の電極を
有するキャパシタとを備えた複数のメモリセルが形成さ
れ、半導体基板の周辺回路領域に、半導体基板の表面に
形成された一対の不純物領域とゲート電極とを有する複
数の周辺回路用トランジスタが形成され、半導体基板に
おけるメモリセルアレイ領域と周辺回路領域との間の境
界領域に、垂直方向に延在し、対向配置された一対の立
壁を有しその立壁の少なくとも一方の上端面がキャパシ
タの一方の電極の側壁の上端面とほぼ同一平面上に位置
する導電体が形成されるので、その導電体により、メモ
リセルアレイ領域と周辺回路領域とに素子を形成する際
にメモリセルアレイ領域および周辺回路領域上に形成さ
れる素子の高さが平坦化される。

第２請求項に係る発明では、第１の素子形成領域上に絶
縁膜を介して凸状に第１の導電層が形成され、第２の素
子形成領域上に第１の導電層の凸状部上面とほぼ同一平
面上に第２の導電層が形成され、第１の素子形成領域と
第２の素子形成領域との境界領域に沿って延び第１の導
電層の凸状部上面とほぼ同じ高さを有する所定の間隔を
隔てて半導体基板の主表面から鉛直方向に延びた一対の
立壁が形成され、第１の素子形成領域および第２の素子
形成領域上の全面に、膜厚の厚い部分と薄い部分を有す
るとともに一対の立壁に囲まれた領域上に段差部を有し
、かつ、第２の素子形成領域上に形成される部分が第１
の素子形成領域上に形成される部分より高くなるように
エッチバック膜が形成され、エッチバック膜をエッチバ
ックして第１の導電層の凸状部上面が露出され、第２の
導電層を残余させた状態で第１の導電層の凸状部上面が
除去されるので、第２の導電層下に形成された絶縁膜が
第１の導電層の凸状部上面を除去する際に削られること
がない。

［発明の実施例］ 以下、この発明の実施例を図に基づいて詳細に説明する
。

第１図は、本発明の一実施例を示したＤＲＡＭの構成を
示した平面図である。第１図を参照して、ＤＲＡＭは、
データの記憶領域であるメモリセルアレイ部１０１と、
メモリセルアレイ部１０１にデータを入出力させるなど
の動作を行なう周辺回路部１０２とから構成される。メ
モリセルアレイ部１０１と周辺回路部１０２との境界領
域には、２重周壁部２０が設けられている。メモリセル
アレイ部１０１は、その記憶容量（たとえば６４ＭＤＲ
ＡＭ）に対応した数だけ配置されている。

第２図は第１図に示したＤＲＡＭの断面構造図である。

第２図を参照して、ＤＲＡＭｌｏｏは、上記のようにメ
モリセルアレイ部１０１と周辺回路部１０２とから構成
されている。メモリセルアレイ部１０１は、１つのトラ
ンスファゲートトランジスタ３と１つのキャパシタ１０
とから構成される。トランスファゲートトランジスタ３
は、Ｐ型シリコン基板１表面に形成された一対のソース
・ドレイン領域６と、１対のソース・ドレイン領域６の
間に位置するＰ型シリコン基板１の表面上にゲート絶縁
膜５を介して形成されたゲート電極（ワード線）４ｂ、
４ｃとを備える。ゲート電極４ｂ、４ｃの周囲は、絶縁
膜１４によって覆われている。

キャパシタ１０は、下部電極（ストレージノード）１１
と誘電体層１２と上部電極（セルプレート）１３との積
層構造から構成される。下部電極１１は、フィールド酸
化膜２に隣接して形成されたソース・ドレイン領域６に
接続されたベース部分１１ａと、このベース部分１１ａ
の最外周に沿って鉛直方向に延びて形成された立壁部分
１１ｂの２つの部分とからなる。なお、このベース部分
１１ａと立壁部分１１ｂは不純物が導入された多結晶シ
リコン層により一体的に形成される。下部電極１１の表
面上には誘電体層１２が形成されている。特に、誘電体
層１２は下部電極１１の立壁部分１１ｂの内側面および
外側面の両面を覆うように形成されている。したがって
、この下部電極１１の立壁部分１１ｂは内外側面の両方
とも容量部分を構成することとなり微細化された場合に
一定容量を確保するのに有効である。誘電体層１２とし
ては、たとえば酸化膜、窒化膜あるいは酸化膜と窒化膜
の複合膜あるいは金属酸化膜などが用いられる。上部電
極１３の表面上は、層間絶縁膜１６によって覆われてお
り、その層間絶縁膜１６の表面上には所定形状の配線層
１８が形成される。

トランスファゲートトランジスタ３の一方側のソース・
ドレイン領域６には、ビット線１５が接続されている。

ビット線１５はキャパシタ１０の下部電極１１の立壁部
分１１ｂやベース部分１１ａの主要部よりも低い位置に
形成されている。また、トランスファゲートトランジス
タ３のソース・ドレイン領域６の一方側はビット線１５
とコンタクトされる領域においてビット線１５の下部領
域にまで延在している。そして、この延在したソース・
ドレイン領域６とビット線１５の接合によりビット線１
５とのコンタクトが形成されている。

この一方、周辺回路部１０２には、同じ導電型の２つの
ＭＯＳトランジスタが形成されている。

すなわち、Ｐ型シリコン基板１上にソース・ドレイン領
域２６がＭＯＳトランジスタに対応した数だけ形成され
ており、そのＭＯＳトランジスタはフィールド酸化膜２
２によって分離されている。

ソース・ドレイン領域２６には、導電層３１ａおよび３
５が接続されるように形成されている。そして、その導
電層３１ａ、３５上にはコンタクト層３６を介して配線
層３８が形成されている。

対のソース・ドレイン領域２６の間にはゲート絶縁膜２
５を介してゲート電極２４ｃおよび２４ｄが形成されて
いる。ゲート電極２４ｃおよび２４ｄ上には絶縁膜１４
がそれぞれ形成されている。

メモリセルアレイ部１０１と周辺回路部１０２との境界
領域には２重周壁部２０が形成されている。すなわち、
Ｐ型シリコン基板１上のフィールド酸化膜２上には、メ
モリセルアレイ部１０１のキャパシタ１０の下部電極１
１を構成するベース部分１１ａを介して、Ｐ型シリコン
基板１に対して鉛直方向に延びた周壁２０ａおよび２０
ｂが形成されている。この２重周壁部２０は、第１図に
示したように、メモリセルアレイ部１０１が形成される
領域を包囲する形で形成されており、そのベースとなる
ベース部分１１ａを所定電位に調整することによりメモ
リセルアレイ部１０１の周囲の電位を固定することがで
きる。

第３Ａ図ないし第３Ｈ図は第２図に示したＤＲＡＭの製
造プロセスを説明するための断面構造図である。第４図
は第３Ｆ図に示したＤＲＡＭの製造プロセス時の平面図
である。第３Ａ図ないし第４図を参照して、以下に製造
プロセスについて説明する。まず、Ｐ型シリコン基板１
上にフィールド酸化膜２および２２を形成する。そして
、メモリセルアレイ部のトランスファゲートトランジス
タ３を構成するソース・ドレイン領域６とゲート電極４
ｂ、４ｃが形成され周辺回路部の２つのＭＯＳトランジ
スタを構成するソース・ドレイン領域２６とゲート電極
２４ｃ、２４ｄが形成される。

メモリセルアレイ部のソース・ドレイン領域６にビット
線１５が形成され、同時に周辺回路部のソース・ドレイ
ン領域２６上に導電層３１ａ、３１ｂが形成される。ビ
ット線１５および導電層３１ａ、３１ｂ上に絶縁膜２１
および絶縁膜３３ａ。

３３ｂがそれぞれ形成される。すなわち、全面に不純物
が導入された多結晶シリコン層１１０ａが堆積され、周
辺回路部ではパターニングされて導電層３５が形成され
る。次に、第３Ｂ図に示すように、全面に酸化膜４５が
形成される。第３Ｃ図に示すように酸化膜４５上にレジ
スト４６を形成する。レジスト４６が形成された領域の
うちメモリセルアレイ部のみをパターニングして異方性
のドライエツチングを行なう。第３Ｄ図に示すように、
レジスト４６を除去した後、多結晶シリコン１１０ｂを
全面に形成する。次に第３Ｅ図に示すように、多結晶シ
リコン層１１０ｂ上の全面にエッチバック膜４７を形成
する。エッチバック膜４７をエッチバックしてメモリセ
ルアレイ部に形成された多結晶シリコン層１１０ｂの上
端面を露出させる。なお、このエッチバック膜４７には
、酸化膜やレジストが用いられる。第３Ｆ図に示すよう
に、全面にレジスト４８を形成して２重周壁部２０の周
壁２０ａ、２０ｂに挟まれた領域上にレジスト４８の段
差部分が生じるように形成する。

そして、メモリセルアレイ部の露出された多結晶シリコ
ン層１１０ｂの上端面をエツチングにより選択的に除去
する。ここで、この第３Ｆ図に示す工程は、第４図の平
面図に示されるように、メモリセルアレイ部１０１と周
辺回路部１０２との境界領域に形成された２重周壁部２
ｏの中央線部から外側がレジスト４８に覆われた状態と
なっている。第４図に示したＸ−Ｘ線での断面図が第３
Ｆ図に相当するものである。本実施例では、このような
製造プロセスを採ることによって、周辺回路部１０２上
に形成された多結晶シリコン１１０ｂを残余させた状態
で、メモリセルアレイ部１０１の多結晶シリコン層１１
０ｂの上端面を除去することができる。すなわち、２重
周壁部２ｏの周壁２０ａ、２０ｂを設けることにより、
その周壁２０ａ、２０ｂに挟まれた領域上にレジスト４
８の段差部分を形成することができ、この結果、従来提
案されている周辺回路部１０２のレジストの膜厚を厚く
するという方法では解決することができなかったメモリ
セルアレイ部１０１と周辺回路部１０２との境界領域で
酸化膜４５が削られるという問題点が解決される。した
がって、従来有効に防止することができなかったメモリ
セルアレイ部１０１と周辺回路部１０２との境界領域で
の発生する段差を有効に防止することができる。これに
より、半導体装置が集積化されて微細化された場合にキ
ャパシタ容量を確保するために円筒型のスタックドタイ
プキャパシタを用いた場合にも、メモリセルアレイ部１
０１と周辺回路部１０２との境界領域に発生する段差を
有効に防止することができ、集積化に適した半導体記憶
装置を提供することができる。次に第３Ｇ図に示すよう
に、酸化膜４５および４７を除去し、多結晶シリコン層
１１０ａ（第３Ｆ図参照）がセルファラインでパターニ
ングされてベース部分１１ａが形成される。

その後、レジスト４８を除去する。次に、第３Ｈ図に示
すように、誘電体膜１２を全面に形成した後多結晶シリ
コン層１３を堆積する。この後、パターニングしてメモ
リセルアレイ部のみに上部電極１３および誘電体膜１２
が残るように他の部分ン層からなるベース部分１１ａ、
立壁部分１１ｂおよび誘電体膜１２ならびに多結晶シリ
コン層からなる上部電極１３によりキャパシタ１０が構
成される。最後に、全面に層間絶縁膜１６を堆積して周
辺回路部のコンタクト層３６を形成した後配線層１８お
よび３８をそれぞれ対応する部分に形成する。このよう
にして第２図に示したＤＲＡＭｌｏｏが形成される。

第５図は本発明の他の実施例を示したＤＲＡＭの断面図
構造図である。第５図を参照して、第２図に示した本発
明の一実施例によるＤＲＡＭと相違する点は、Ｐ型シリ
コン基板１上に形成されたフィールド酸化膜２ａと２ｂ
との間に不純物拡散層４０が形成され、これに接続され
るようにベース部分１．１　ａが形成され、ベース部分
１１ａ上に２重周壁部２０を構成する周壁２０ａ、２０
ｂが形成されていることである。このように構成するこ
とによって、不純物拡散層４０の電位を調整することに
より２重周壁部２０の電位を固定することができ、この
結果、メモリセルアレイ部１０１と周辺回路部１０２と
の境界領域の電位を固定することができる。

［発明の効果］ 第１請求項に係る発明では、半導体基板のメモリセル領
域に半導体基板の表面に形成された一対の不純物領域お
よびゲート電極を有するトランジスタとトランジスタの
一方の不純物領域に接続されるとともに垂直方向に延び
た側壁部を有する一方の電極およびその一方の電極に誘
電膜を介して対向配置された他方の電極を有するキャパ
シタとを備えた複数のメモリセルを形成し、半導体基板
の周辺回路領域に、半導体基板の表面に形成された一対
の不純物領域とゲート電極とを有する複数の周辺回路用
トランジスタを形成し、半導体基板におけるメモリセル
アレイ領域と周辺回路領域との間の境界領域に、垂直方
向に延在し、対向配置された一対の立壁を有し、その立
壁の少なくとも一方の上端面がキャパシタの一方の側壁
の上端面とほぼ同一平面上に位置する導電体を形成する
ことにより、その導電体により、メモリセルアレイ領域
と周辺回路領域とに素子を形成する際にメモリセルアレ
イ領域および周辺回路領域上に形成される素子の高さが
平坦化されるので、高集積化された場合でも、メモリセ
ルアレイ領域と周辺回路領域との境界領域での段差の発
生を有効に防止するこきができる。

第２請求項に係る発明では、第１の素子形成領域上に絶
縁膜を介して凸状に第１の導電膜を形成し、第２の素子
形成領域上に第１の導電層の凸状部上面とほぼ同一平面
上に第２の導電層を形成し、第１の素子形成領域と第２
の素子形成領域との境界領域に沿って延び、第１の導電
層の凸状部上面とほぼ同じ高さを有する所定の間隔を隔
てて半導体基板の主表面上から鉛直方向に延びた一対の
立壁を形成し、第１の素子形成領域および第２の素子形
成領域上の全面に膜厚の厚い部分と薄い部分を有すると
ともに一対の立壁に挟まれた領域上に段差部を有し、か
つ、第２の素子形成領域上に形成される部分が第１の素
子形成領域上に形成される部分より高くなるようにエッ
チバック膜を形成し、エッチバック膜をエッチバックし
て第１の導電層の凸状部上面を露出させ、第２の導電層
を残余させた状態で第１の導電層の凸状部上面を除去す
ることにより、第２の導電層下に形成された絶縁膜が第
１の導電層の凸状部上面を除去する際に削られることが
ないので、半導体装置が高集積化された場合にも、第１
の素子形成領域と第２の素子形成領域の境界領域での段
差の発生を有効に防止することが可能な半導体記憶装置
の製造方法を提供し得るに至った。

【図面の簡単な説明】

第１図は本発明の一実施例を示したＤＲＡＭの構成を示
した平面図、第２図は第１図に示したＤＲＡＭの断面構
造図、第３八図ないし第３Ｈ図は第２図に示したＤＲＡ
Ｍの製造プロセスを説明するための断面構造図、第４図
は第３Ｆ図に示したＤＲＡＭの製造プロセス時の平面図
、第５図は本発明の他の実施例を示したＤＲＡＭの断面
構造図、第６図は従来の一般的なりＲＡＭの構成を示し
たブロック図、第７図は従来のＤＲＡＭの断面構造図で
ある。 図において、１はＰ型シリコン基板、３はトランスファ
ゲートトランジスタ、１０はキャパシタ、１１は下部電
極、ｌｌａはベース部分、ｌｌｂは立壁部分、１２は誘
電体層、１３は上部電極、２０は２重周壁部、２０ａは
周壁、２０ｂは周壁、４０は不純物拡散層、４５は酸化
膜、４６はレジスト、４７はエッチバック膜、１００は
ＤＲＡＭ。 １０１はメモリセルアレイ部、１０２は周辺回路部であ
る。 なお、各図中、同一符号は同一、または相当部分を示す
。 第１図 ２０−・４１１１ｉｉ１＠ ＩＱＯ・−・ＤＲＡＭ １０１−・・メモリｔ１し了レイ部 １０２・・・間シＬ匣■各名ｐ

Claims (2)

【特許請求の範囲】
1. （１）少なくとも１つのメモリセルアレイ領域と周辺回
   路領域とを有する半導体基板上に形成される半導体記憶
   装置であって、 前記半導体基板の前記メモリセルアレイ領域に形成され
   、前記半導体基板の表面に形成された一対の不純物領域
   およびゲート電極を有するトランジスタと前記トランジ
   スタの一方の不純物領域に接続されるとともに垂直方向
   の伸びた側壁部を有する一方の電極および前記一方の電
   極に誘電膜を介して対向配置された他方の電極を有する
   キャパシタとを備えた複数のメモリセルと、 前記半導体基板の周辺回路領域に形成され、前記半導体
   基板の表面に形成された一対の不純物領域とゲート電極
   とを有する複数の周辺回路用トランジスタと、 前記半導体基板におけるメモリセルアレイ領域と周辺回
   路領域との間の境界領域に形成され、垂直方向に延在し
   、対向配置された一対の立壁を有し、該立壁の少なくと
   も一方の上端面が前記キャパシタの一方の電極の側壁の
   上端面とほぼ同一平面上に位置する導電体とを備えた半
   導体記憶装置。
2. （２）半導体基板の第１の素子形成領域上に絶縁膜を介
   して凸状に形成された第１の導電層と前記第１の素子形
   成領域に隣接する第２の素子形成領域上に絶縁膜を介し
   て前記第１の導電層の凸状部上面とほぼ同一平面上に形
   成された第２の導電層とを備え、前記第１の導電層およ
   び前記第２の導電層上にエッチバック膜を形成した後、
   前記第２の導電層を残余した状態で前記第１の導電層の
   凸状部上面を除去するための半導体記憶装置の製造方法
   であって、 前記第１の素子形成領域上に絶縁膜を介して凸状に前記
   第１の導電層を形成し、前記第２の素子形成領域上に前
   記第１の導電層の凸状部上面とほぼ同一平面上に前記第
   ２の導電層を形成し、前記第１の素子形成領域と前記第
   ２の素子形成領域との境界領域に沿って伸び前記第１の
   導電層の凸状部上面とほぼ同じ高さを有する所定の間隔
   を隔てて前記半導体基板の主表面上から鉛直方向に伸び
   た一対の立壁を形成するステップと、 前記第１の素子形成領域および前記第２の素子形成領域
   上の全面に形成され、膜厚の厚い部分と薄い部分を有す
   るとともに前記一対の立壁に挟まれた領域上に段差部を
   有し、かつ、前記第２の素子形成領域上に形成される部
   分が前記第１の素子形成領域上に形成される部分より高
   くなるようにエッチバック膜を形成するステップと、 前記エッチバック膜をエッチバックして前記第１の導電
   層の凸状部上面を露出させるステップと、前記第２の導
   電層を残余させた状態で前記第１の導電層の凸状部上面
   を除去するステップとを含む、半導体記憶装置の製造方
   法。