JPH0424868B2 - - Google Patents
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- JPH0424868B2 JPH0424868B2 JP60194695A JP19469585A JPH0424868B2 JP H0424868 B2 JPH0424868 B2 JP H0424868B2 JP 60194695 A JP60194695 A JP 60194695A JP 19469585 A JP19469585 A JP 19469585A JP H0424868 B2 JPH0424868 B2 JP H0424868B2
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係り、特にダイナミ
ツク・メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor memory device, and particularly to a dynamic memory.
従来、半導体記憶装置として、一個のMOSト
ランジスタと一個のMOSキャパシタによりメモ
リセルを構成するMOS型ダイナミツクRAM（以
下、DRAMと略称する）が知られている。この
DRAMでは、情報の記憶はMOSキヤパシタに電
荷が蓄積されているか否かにより行われ、情報の
読み出しはMOSキヤパシタの電荷をMOSトラン
ジスタを介してデータ線に放出してその電位変化
を検出することにより行なわれている。
2. Description of the Related Art Conventionally, as a semiconductor memory device, a MOS type dynamic RAM (hereinafter abbreviated as DRAM) is known, in which a memory cell is constituted by one MOS transistor and one MOS capacitor. this
In DRAM, information is stored depending on whether or not charge is accumulated in the MOS capacitor, and information is read by discharging the charge in the MOS capacitor to the data line via the MOS transistor and detecting the potential change. It is being done.
近年の半導体製造技術の進歩、特に微細加工技
術の進歩により、DRAMの大容量化は急速に進
んでいる。DRAMを更に大容量化する上で最も
大きい問題は、メモリセル面積を小さくしてしか
もMOSキヤパシタの容量を如何に大きく保つか
という点にある。DRAMの情報読み出しの際の
電位変化の大きさはMOSキヤパシタの蓄積電荷
量の大きさで決まり、動作余裕、α線入射等のノ
イズに対する余裕を考えると、最小限必要な電荷
量が決まる。そして蓄積電荷量はMOSキヤパシ
タの容量と印加電圧で決まり、印加電圧は電源電
圧で決まるので、MOSキヤパシタ容量を必要量
確保する必要があるのである。 Due to recent advances in semiconductor manufacturing technology, particularly advances in microfabrication technology, the capacity of DRAM is rapidly increasing. The biggest problem in increasing the capacity of DRAM is how to keep the capacity of the MOS capacitor large while reducing the memory cell area. The magnitude of potential change when reading information from DRAM is determined by the amount of charge stored in the MOS capacitor, and the minimum required amount of charge is determined by considering operating margin and margin against noise such as alpha ray incidence. The amount of accumulated charge is determined by the capacitance of the MOS capacitor and the applied voltage, and the applied voltage is determined by the power supply voltage, so it is necessary to ensure the required amount of MOS capacitor capacity.
このようなDRAMにおいて、メモリセルの占
有面積を大きくすることなくMOSキヤパシタの
容量を大きくする方法として、半導体基板上に溝
を形成し、半導体基板表面および溝の３側面を用
いてMOSキヤパシタを形成することが提案され
ている（例えばM.Wada et al.“Ａ Folded
Capacitor Cell（F.C.C）For Future Megabit
DRAMs”IEDM1984.）。このメモリセルはMOS
キヤパシタとして溝の側面を用いているため、溝
を深く形成することにより、必要なキヤパシタ容
量を確保することができると共に、キヤパシタの
占有面積を微細加工技術によつて決定される最小
面積まで小さくすることができる。 In such a DRAM, as a method to increase the capacity of the MOS capacitor without increasing the area occupied by the memory cell, a groove is formed on the semiconductor substrate, and the MOS capacitor is formed using the semiconductor substrate surface and three sides of the groove. (e.g. M. Wada et al. “A Folded
Capacitor Cell (FCC)For Future Megabit
DRAMs”IEDM1984.) This memory cell is a MOS
Since the side surface of the groove is used as the capacitor, by forming the groove deeply, the necessary capacitor capacity can be secured, and the area occupied by the capacitor can be reduced to the minimum area determined by microfabrication technology. be able to.
上記メモリセルをフオールデツド・ビツト・ラ
イン方式によりレイアウトしたDRAMの平面お
よびそのＡ−A′線断面図をそれぞれ第６図およ
び第７図に示す。例えばＰ型シリコン基板からな
る半導体基板１上にワード線WL1，WL2，…，
WL8が垂直ライン状に配列され、またデータ線
DL1，DL2，DL3，DL4が水平ライン状に配列さ
れている。これらのワード線WL1，WL2，…，
WL8とデータ線DL1，DL2，DL3，DL4との交点
に対応する位置には、それぞれMOSトランジス
タかあるいは点線で囲まれたキヤパシタ領域３に
形成されたMOSキヤパシタかが配置されている。
MOSトランジスタのソース領域はMOSキヤパシ
タに接続され、MOSトランジスタのドレイン領
域はコンタクト孔５を介してデータ線DL1，
DL2，DL3，DL4に接続されている。 A plan view and a cross-sectional view taken along the line A--A' of a DRAM in which the memory cells are laid out in accordance with the folded bit line method are shown in FIGS. 6 and 7, respectively. For example, word lines WL 1 , WL 2 ,..., are formed on a semiconductor substrate 1 made of a P-type silicon substrate.
WL 8 is arranged in a vertical line, and the data line
DL 1 , DL 2 , DL 3 , and DL 4 are arranged in a horizontal line. These word lines WL 1 , WL 2 ,...,
At the positions corresponding to the intersections of WL 8 and data lines DL 1 , DL 2 , DL 3 , and DL 4 , MOS transistors or MOS capacitors formed in the capacitor region 3 surrounded by dotted lines are arranged. There is.
The source region of the MOS transistor is connected to the MOS capacitor, and the drain region of the MOS transistor is connected to the data line DL 1 , through the contact hole 5.
Connected to DL 2 , DL 3 , and DL 4 .
また半導体基板１上にデータ線DL1，DL2，
DL3，DL4の隣り合う２列の間のメモリセル分離
領域に溝６６，６７，６８が形成されている。こ
れらの溝６６，６７，６８の底面にはP+不純物
領域７が形成されている。溝６６，６７，６８内
には酸化膜８が堆積されている。そしてこれらの
溝６６，６７，６８により、第６図の太線で囲ま
れたメモリセル領域２がこれらの溝６６，６７，
６８により、第６図の太線で囲まれたメモリセル
領域２が相対的に凸部となつている。キヤパシタ
領域３においては半導体基板１の凸部上面および
側面にn-不純物領域９が形成されている。この
凸部上面および側面に形成されたn-不純物領域
９上に酸化膜１０を介して多結晶シリコンからな
るキヤパシタ電極４が形成されていて、MOSキ
ヤパシタを構成している。 Further, data lines DL 1 , DL 2 ,
Grooves 66, 67, and 68 are formed in the memory cell isolation region between two adjacent columns of DL 3 and DL 4 . P + impurity regions 7 are formed at the bottoms of these grooves 66, 67, and 68. An oxide film 8 is deposited within the grooves 66, 67, and 68. These grooves 66, 67, 68 cause the memory cell region 2 surrounded by thick lines in FIG.
68, the memory cell region 2 surrounded by the thick line in FIG. 6 becomes a relatively convex portion. In the capacitor region 3, an n - impurity region 9 is formed on the upper surface and side surface of the convex portion of the semiconductor substrate 1. A capacitor electrode 4 made of polycrystalline silicon is formed on the n - impurity region 9 formed on the top and side surfaces of the convex portion with an oxide film 10 interposed therebetween, thereby forming a MOS capacitor.
次に上記DRAMの製造方法を第８図を用いて
説明する。抵抗約10Ω−cmのＰ型シリコン基板か
らなる半導体基板１に反応性イオンエツチング法
により溝６６，６７，６８を形成する。これらの
溝６６，６７，６８の底面にイオン注入法により
Ｂイオンを注入し、P+不純物領域７を形成する
（第８図ａ）。 Next, a method for manufacturing the above DRAM will be explained with reference to FIG. Grooves 66, 67, and 68 are formed in a semiconductor substrate 1 made of a P-type silicon substrate having a resistance of about 10 Ω-cm by reactive ion etching. B ions are implanted into the bottoms of these trenches 66, 67, and 68 by ion implantation to form P + impurity regions 7 (FIG. 8a).
次に全面に酸化膜８を堆積して、溝内を埋めつ
くす。その後酸化膜８のエツチングを行ない、溝
６６，６７，６８にはさまれた半導体基板１の凸
部の上面を露出する（第８図ｂ）。 Next, an oxide film 8 is deposited on the entire surface to completely fill the inside of the trench. Thereafter, the oxide film 8 is etched to expose the upper surface of the convex portion of the semiconductor substrate 1 sandwiched between the grooves 66, 67, and 68 (FIG. 8b).
次いでPEP（Photo Etching Process）により
キヤパシタ領域３のパターニングを行ない、反応
性イオンエツチング法によりエツチングを行な
う。このときシリコンと酸化膜とではエツチング
に選択性があるため、キヤパシタ領域３における
溝６６，６７，６８の酸化膜８のみがエツチング
除去される。こうしてキヤパシタ領域３における
半導体基板１の凸部の上面および側面が露出され
る。この露出された凸部の上面および側面にイオ
ン注入法によりAsイオンを注入し、n-不純物領
域９を形成する。このn-不純物領域９表面に熱
酸化により酸化膜１０を形成する。さらにこの酸
化膜１０上に多結晶シリコンからなるキヤパシタ
電極４を形成する。こうしてキヤパシタ領域３に
おいて、その一部分が溝内に埋め込まれたMOS
キヤパシタを形成する（第８図ｃ）。 Next, the capacitor region 3 is patterned by PEP (Photo Etching Process), and etched by reactive ion etching. At this time, since there is selectivity in etching between silicon and the oxide film, only the oxide film 8 in the trenches 66, 67, and 68 in the capacitor region 3 is etched away. In this way, the upper surface and side surfaces of the convex portion of semiconductor substrate 1 in capacitor region 3 are exposed. As ions are implanted into the top and side surfaces of the exposed convex portions by an ion implantation method to form n - impurity regions 9. An oxide film 10 is formed on the surface of this n - impurity region 9 by thermal oxidation. Furthermore, a capacitor electrode 4 made of polycrystalline silicon is formed on this oxide film 10. In this way, in the capacitor region 3, a portion of the MOS is buried in the groove.
A capacitor is formed (Fig. 8c).
さらにキヤパシタ電極４上に層間絶縁層１１を
形成する。またキヤパシタ領域３を除いたメモリ
セル領域２の凸部上にゲート酸化膜を形成する。
層間絶縁膜１１およびゲート酸化膜の上に多結晶
シリコンからなるワード線WL1，WL2，…，
WL8を形成する。そしてメモリセル領域２にイ
オン注入法によりソース、ドレイン領域を形成す
る。こうしてMOSトランジスタを形成する。さ
らに全面に層間絶縁層１２を形成し、所定の場所
にコンタクト孔５を開口した後、アルミニウムか
らなるデータ線DL1，DL2，DL3，DL4を形成す
る（第８図ｄ）。 Further, an interlayer insulating layer 11 is formed on the capacitor electrode 4. Further, a gate oxide film is formed on the convex portion of the memory cell region 2 excluding the capacitor region 3.
Word lines WL 1 , WL 2 ,..., made of polycrystalline silicon are formed on the interlayer insulating film 11 and the gate oxide film.
Form WL 8 . Source and drain regions are then formed in the memory cell region 2 by ion implantation. In this way, a MOS transistor is formed. Further, an interlayer insulating layer 12 is formed over the entire surface, contact holes 5 are opened at predetermined locations, and then data lines DL 1 , DL 2 , DL 3 , and DL 4 made of aluminum are formed (FIG. 8d).
次に第６図のDRAMの一部断面を含む斜視図
を第９図に示す。半導体基板１に形成した溝６９
の幅は、溝６９内に埋め込まれたキヤパシタ電極
４の厚みａと、溝６９内に堆積された酸化膜８上
にオーバーラツプした部分のキヤパシタ電極の長
さｂと、キヤパシタ電極とMOSトランジスタが
形成されているメモリセル領域２との間隔ｃとか
らなつている。いま0.8μｍルールを用いて
DRAMを製造する場合、
ａ＝0.4μｍ
ｂ＝0.3μｍ
ｃ＝0.3μｍ
がそれぞれ必要であり、溝６９の幅ａ＋ｂ＋ｃは
1.0μｍとなる。このとき溝６９内に埋め込まれた
キヤパシタ電極４とMOSトランジスタが形成さ
れているメモリセル領域２との間の酸化膜８の厚
さｂ＋ｃは0.6μｍとなる。 Next, FIG. 9 shows a perspective view including a partial cross section of the DRAM shown in FIG. 6. Groove 69 formed in semiconductor substrate 1
The width is determined by the thickness a of the capacitor electrode 4 buried in the groove 69, the length b of the capacitor electrode in the overlapped portion on the oxide film 8 deposited in the groove 69, and the width of the capacitor electrode and the MOS transistor formed. The distance c between the memory cell area 2 and the memory cell area 2 shown in FIG. Now using the 0.8μm rule
When manufacturing DRAM, a=0.4μm, b=0.3μm, and c=0.3μm are required, and the width of the groove 69 is a+b+c.
It becomes 1.0μm. At this time, the thickness b+c of the oxide film 8 between the capacitor electrode 4 buried in the trench 69 and the memory cell region 2 in which the MOS transistor is formed is 0.6 μm.
しかしながら0.6μｍ程度の酸化膜８の厚さで
は、キヤパシタ電極４の電位によりメモリセル領
域２の溝６９に接する側面部Ｂが反転する現象が
起こる。すなわち溝６９内のキヤパシタ電極４を
ゲート電極とし、溝６９内の酸化膜８をゲート酸
化膜とし、メモリセル領域２のMOSトランジス
タのソースおよびドレイン領域をそれぞれソース
およびドレイン領域とする寄生トランジスタが形
成される。そしてこの寄生トランジスタの導通に
より、MOSトランジスタのソース、ドレイン間
にリークが発生し、メモリセルのデータが破壊さ
れる。 However, when the thickness of the oxide film 8 is about 0.6 μm, a phenomenon occurs in which the side surface portion B in contact with the groove 69 of the memory cell region 2 is reversed due to the potential of the capacitor electrode 4. That is, a parasitic transistor is formed in which the capacitor electrode 4 in the trench 69 is used as a gate electrode, the oxide film 8 in the trench 69 is used as a gate oxide film, and the source and drain regions of the MOS transistor in the memory cell region 2 are respectively used as the source and drain regions. be done. The conduction of this parasitic transistor causes leakage between the source and drain of the MOS transistor, destroying data in the memory cell.
この寄生トランジスタによりリークの発生を防
ぐためには、ゲート酸化膜となる酸化膜８の厚さ
ｂ＋ｃを1.2μｍ以上にする必要がある。これによ
り溝６９の幅ａ＋ｂ＋ｃは1.6μ以上となり、少な
くとも0.6μｍの増加となる。いま2048個×2048個
のメモリセルを有する4kビツトDRAMを考える
と、全体のチツプ幅は約1.2mm（＝0.6μｍ×2048
個）の増加となる。 In order to prevent leakage from occurring due to this parasitic transistor, the thickness b+c of the oxide film 8 serving as the gate oxide film must be 1.2 μm or more. As a result, the width a+b+c of the groove 69 becomes 1.6 μm or more, which is an increase of at least 0.6 μm. Considering a current 4k-bit DRAM with 2048 x 2048 memory cells, the overall chip width is approximately 1.2 mm (= 0.6 μm x 2048
) will increase.
このように半導体基板に形成した溝内に記憶キ
ヤパシタの一部を埋め込んだDRAMにおいては、
寄生トランジスタによるリークの発生を防ぐため
に、チツプ面積が増大するという問題があつた。
しかもこのチツプ面積の増大はDRAMの集積度
に比例するため、集積度が高まるにつれ、深刻な
ものとなる。 In a DRAM in which a part of the storage capacitor is embedded in a groove formed in a semiconductor substrate,
There was a problem in that the chip area increased in order to prevent leakage caused by parasitic transistors.
Moreover, since this increase in chip area is proportional to the degree of integration of the DRAM, it becomes more serious as the degree of integration increases.
本発明は上記事情を考慮してなされたもので、
寄生トランジスタによるリークの発生を防ぐと共
にチツプサイズの増大を抑制した半導体記憶装置
を提供することを目的とする。
The present invention was made in consideration of the above circumstances, and
It is an object of the present invention to provide a semiconductor memory device that prevents leakage caused by parasitic transistors and suppresses increase in chip size.
上記目的を達成するため本発明は、半導体基板
と、この半導体基板上にマトリツクス状に配置さ
れ、記憶キヤパシタおよびトランジスタから構成
されるメモリセルと、前記半導体基板上にライン
状に配列され、前記メモリセルと電気的に接続さ
れたワード線と、前記半導体基板上に前記ワード
線に垂直なライン状に配列され、前記メモリセル
と電気的に接続されたデータ線と、これらデータ
線の２列を１対として、一方のデータ線の電位を
基準として、他方のデータ線に現われる前記メモ
リセルの記憶信号を読み取るセンスアンプとを備
えた半導体記憶装置において、前記半導体基板上
の前記データ線の隣り合う２列の間のメモリセル
分離領域に溝を形成し、この溝内の前記記憶キヤ
パシタの一部分を埋め込み、前記データ線の中の
順番に並んだ2n列を１組として、前記ワード線
中の一対のワード線の一方と、順番に並んだ第１
列から第ｎ列までの前記データ線とのそれぞれの
交点に対応する位置に前記記憶キヤパシタをを配
置し、前記一対のワード線の一方と順番に並んだ
第ｎ＋１列から第2n列までの前記データ線との
それぞれの交点に対応する位置に前記トランジス
タを配置し、前記一対のワード線の他方と、前記
第１列から第ｎ列までのデータ線とのそれぞれの
交点に対応する位置に前記トランジスタを配置
し、前記一対のワード線の他方と前記第ｎ＋１列
から第2n列までのデータ線とのそれぞれの交点
に対応する位置に前記記憶キヤパシタを配置する
ことを特徴とする。
To achieve the above object, the present invention provides a semiconductor substrate, a memory cell arranged in a matrix on the semiconductor substrate and composed of a storage capacitor and a transistor, and a memory cell arranged in a line on the semiconductor substrate and arranged in a matrix on the semiconductor substrate. A word line electrically connected to the cell, a data line arranged in a line perpendicular to the word line on the semiconductor substrate and electrically connected to the memory cell, and two columns of these data lines. In a semiconductor memory device comprising a sense amplifier that reads a storage signal of the memory cell appearing on the other data line with reference to the potential of one data line as a pair, the data lines adjacent to each other on the semiconductor substrate A trench is formed in a memory cell isolation region between two columns, a portion of the storage capacitor is buried in this trench, and 2n columns arranged in order among the data lines are set as one set, and one pair of the word lines are connected to each other. one of the word lines and the first word line in sequence.
The storage capacitors are arranged at positions corresponding to the respective intersections with the data lines from the column to the n-th column, and the storage capacitors from the n+1-th column to the 2n-th column are arranged in order with one of the pair of word lines. The transistors are arranged at positions corresponding to respective intersections with the data lines, and the transistors are arranged at positions corresponding to the respective intersections between the other of the pair of word lines and the data lines from the first column to the nth column. A transistor is arranged, and the storage capacitor is arranged at a position corresponding to each intersection of the other of the pair of word lines and the data lines from the (n+1)th column to the 2nth column.
データ線の第ｎ列と第ｎ＋１列との間のメモリ
セル分離領域には、データ線の他の隣り合う２列
の間のメモリセル分離領域に形成された溝より広
い幅を有する溝が形成されているかあるいは複数
列の溝が形成されていることが望ましい。 A groove having a width wider than the groove formed in the memory cell isolation region between two other adjacent columns of data lines is formed in the memory cell isolation region between the n-th column and the n+1-th column of data lines. It is preferable that grooves be formed in a plurality of rows or in a plurality of rows.
これにより、広い幅の溝あるいは複数列の溝が
形成されるデータ線の2n列からなる組の中の第
ｎ列と第ｎ＋１列との間および隣り合う組と組と
の間のメモリセル分離領域を除き、データ線の他
の隣り合う２列の間のメモリセル分離領域に形成
する溝の幅を狭くすることができ、寄生トランジ
スタによるリークを発生させることなくチツプサ
イズを小さくするようにしたものである。 As a result, a wide trench or multiple rows of trenches are formed to separate memory cells between the nth column and the n+1th column in a set of 2n columns of data lines and between adjacent sets. The width of the trench formed in the memory cell isolation region between two adjacent columns of data lines can be narrowed, and the chip size can be reduced without causing leakage due to parasitic transistors. It is.
本発明の一実施例による半導体記憶装置の平面
を第１図に、そのＡ−Ａ線断面を第２図に示す。
例えばＰ型シリコン基板からなる半導体基板１上
にワード線WL1，WL2、…，WL8が垂直ライン
状に配列され、またデータ線DL1，DL2，…，
DL8が水平ライン状に配列されている。ワード線
WL1，WL4，WL5，WL8とデータ線DL1，DL2，
DL3，DL4との交点およびワード線WL2，WL3，
WL6，WL7とデータ線DL5，DL6，DL7，DL8と
の交点に対応する位置には、太線で囲まれたメモ
リセル領域２に形成されMOSトランジスタがそ
れぞれ配置されている。またワード線WL2，
WL3，WL6，WL7とデータ線DL1，DL2，DL3，
DL4との交点およびワード線WL1，WL4，WL5，
WL8とデータ線DL5，DL6，DL7，DL8との交点
に対応する位置には、点線で囲まれたキヤパシタ
領域３に形成されたMOSキヤパシタがそれぞれ
配置されている。このキヤパシタ領域３は２点鎖
線で囲まれたキパヤシタ電極４によつて覆われて
いる。またMOSトランジスタのソース領域は
MOSキヤパシタに接続され、MOSトランジスタ
のドレイン領域はコンタクト孔５を介してデータ
線DL1，DL2，…，DL8に接続されている。また
半導体基板１には溝６１，６２，６３が形成され
ている。これらの溝６１，６２，６３の底面には
それれP+不純物領域７が形成されている。また
これらの溝６１，６２，６３内には酸化膜８が堆
積されている。これらの溝６１，６２，６３には
さまれた相対的な凸部は、第１図の太線で囲まれ
たメモリセル領域２となつている。このメモリセ
ル領域２の例えばワード線WL8とデータ線DL3，
DL4との交点に対応する位置の凸部上面にはそれ
ぞれデータ線DL3，DL4をゲート電極とする
MOSトランジスタ（図示せず）が形成されてい
る。またこのワード線WL8とデータ線DL5，DL6
との交点に対応する位置は、第１図の点線で囲ま
れたキヤパシタ領域３となつている。このキヤパ
シタ領域３内の凸部の上面および側面にはそれぞ
れMOSキヤパシタが形成されている。すなわち
半導体基板１の凸板上面および側面にn-不純物
領域９と、このn-不純物領域９上に酸化膜１０
と、この酸化膜１０上に多結晶シリコンからなる
キヤパシタ電極４とが形成されていて、MOSキ
ヤパシタが構成されている。このためキヤパシタ
領域３内の溝６３内には、キヤパシタ電極４とな
る多結晶シリコンが堆積されている。そしてキヤ
パシタ電極４とワード線WL1，WL2，…，WL8
との間およびワード線WL1，WL2，…，WL8と
データ線DL1，DL2，…，DL8との間には、それ
ぞれ層間絶縁層１１，１２が形成されている。
FIG. 1 is a plan view of a semiconductor memory device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line A--A.
For example, word lines WL 1 , WL 2 , ..., WL 8 are arranged in vertical lines on a semiconductor substrate 1 made of a P-type silicon substrate, and data lines DL 1 , DL 2 , ...,
DL 8s are arranged in a horizontal line. word line
WL 1 , WL 4 , WL 5 , WL 8 and data lines DL 1 , DL 2 ,
Intersection with DL 3 , DL 4 and word lines WL 2 , WL 3 ,
At positions corresponding to the intersections of WL 6 and WL 7 and data lines DL 5 , DL 6 , DL 7 , and DL 8 , MOS transistors are formed in the memory cell region 2 surrounded by thick lines, and are arranged. Also word line WL 2 ,
WL 3 , WL 6 , WL 7 and data lines DL 1 , DL 2 , DL 3 ,
Intersection with DL 4 and word lines WL 1 , WL 4 , WL 5 ,
MOS capacitors formed in the capacitor region 3 surrounded by dotted lines are arranged at positions corresponding to the intersections of WL 8 and data lines DL 5 , DL 6 , DL 7 , and DL 8 . This capacitor region 3 is covered by a capacitor electrode 4 surrounded by a two-dot chain line. Also, the source region of the MOS transistor is
The drain regions of the MOS transistors are connected to data lines DL 1 , DL 2 , . . . , DL 8 through contact holes 5 . Further, grooves 61, 62, and 63 are formed in the semiconductor substrate 1. P + impurity regions 7 are formed at the bottoms of these grooves 61, 62, and 63, respectively. Further, an oxide film 8 is deposited within these grooves 61, 62, and 63. The relative convex portions sandwiched between these grooves 61, 62, and 63 form the memory cell region 2 surrounded by thick lines in FIG. For example, word line WL 8 and data line DL 3 in this memory cell area 2,
The data lines DL 3 and DL 4 are used as gate electrodes on the upper surface of the convex portion at the position corresponding to the intersection with DL 4, respectively.
A MOS transistor (not shown) is formed. Also, this word line WL 8 and data lines DL 5 and DL 6
The position corresponding to the intersection with is the capacitor region 3 surrounded by the dotted line in FIG. MOS capacitors are formed on the upper and side surfaces of the convex portion in this capacitor region 3, respectively. That is, an n - impurity region 9 is formed on the top and side surfaces of the convex plate of the semiconductor substrate 1, and an oxide film 10 is formed on this n - impurity region 9.
A capacitor electrode 4 made of polycrystalline silicon is formed on this oxide film 10, forming a MOS capacitor. For this reason, polycrystalline silicon, which will become the capacitor electrode 4, is deposited in the groove 63 in the capacitor region 3. And capacitor electrode 4 and word lines WL 1 , WL 2 ,..., WL 8
Interlayer insulating layers 11 and 12 are formed between the word lines WL 1 , WL 2 , ..., WL 8 and the data lines DL 1 , DL 2 , ..., DL 8 , respectively.
また例えばデータ線DL4とDL5との間のメモリ
セル分離領域に形成された溝６２は、そのキヤパ
シタ領域３側の側面に、MOSキヤパシタの一部
としてのキヤパシタ電極４を有している。そして
このメモリセル分離領域の溝６２は、例えばデー
タ線DL3とDL4との間のメモリセル分離領域の溝
６１および例えばデータ線DL5とDL6との間のメ
モリセル分離領域の溝６３の幅がそれぞれ0.8μｍ
であるのに対し、1.6μｍと広い幅を有している。 Further, for example, the trench 62 formed in the memory cell isolation region between the data lines DL 4 and DL 5 has a capacitor electrode 4 as a part of a MOS capacitor on its side surface on the capacitor region 3 side. The memory cell isolation region trench 62 is, for example, the memory cell isolation region trench 61 between the data lines DL 3 and DL 4 and the memory cell isolation region trench 63 between the data lines DL 5 and DL 6 , for example. The width of each is 0.8μm
However, it has a wide width of 1.6 μm.
次にデータ線DL1，DL2，…，DL8とセンスア
ンプSA1、SA2、SA3、SA4との接続を第４図に
示す。第４図において○印はMOSトランジスタ
が配置された位置を示し、×印はMOSキヤパシタ
が配置された位置を示す。メモリセルの差動増幅
読み出し信号が現われるデータ線DL1，DL2，
…，DL8は順番に配列されている。そして、ワー
ド線WL1，WL4，WL5，WL8とデータ線DL1，
DL2，DL3，DL4との交点およびワード線WL2，
WL3，WL6，WL7とデータ線DL5，DL6，DL7，
DL8との交点において、MOSキヤパシタの電荷
を放出するMOSトランジスタとデータ線DL1，
DL2，…，DL8とが接続されている。いまワード
線WL4を選択すると、データ線DL1，DL2，
DL3，DL4にそれぞれ接続されたメモリセルの情
報が現われる。そして、データ線DL1とDL8，
DL2とDL7，DL3とDL6，DL4とDL5とをそれぞれ
対としてセンスアンプSA1，SA2，SA3，SA4に
入力され、その電位差が増幅される。 Next, FIG. 4 shows the connections between the data lines DL 1 , DL 2 , . . . , DL 8 and the sense amplifiers SA 1 , SA 2 , SA 3 , SA 4 . In FIG. 4, ○ marks indicate the positions where MOS transistors are placed, and x marks show positions where MOS capacitors are placed. Data lines DL 1 , DL 2 , where differential amplified read signals of memory cells appear
..., DL 8 are arranged in order. Then, word lines WL 1 , WL 4 , WL 5 , WL 8 and data lines DL 1 ,
Intersection with DL 2 , DL 3 , DL 4 and word line WL 2 ,
WL 3 , WL 6 , WL 7 and data lines DL 5 , DL 6 , DL 7 ,
At the intersection with DL 8 , the MOS transistor that discharges the charge of the MOS capacitor and the data line DL 1 ,
DL 2 , ..., DL 8 are connected. If word line WL 4 is selected now, data lines DL 1 , DL 2 ,
Information about the memory cells connected to DL 3 and DL 4 appears. And data lines DL 1 and DL 8 ,
DL 2 and DL 7 , DL 3 and DL 6 , and DL 4 and DL 5 are input into sense amplifiers SA 1 , SA 2 , SA 3 , and SA 4 as pairs, respectively, and their potential differences are amplified.
このように本実施例によれば、８列を１組とす
るデータ線DL1，DL2，…，DL8において、第１
列から第４列までのデータ線DL1，DL2，DL3，
DL4下に形成されたメモリセルの配置は同一であ
り、また第５列から第８列までのデータ線DL5，
DL6，DL7，DL8下のメモリセルの配置も同一で
ある。そして、第４列と第５列との間、すなわち
データ線DL4とDL5との間にメモリセルの配置の
ズレが生じる。このため隣り合うデータ線間のメ
モリセル分離領域に形成された溝のうちデータ線
DL4とDL5との間の溝６２だけが寄生トランジス
タによるリークが発生する危険がある。それ故、
寄生トランジスタによるリークの発生を防ぐため
には、データ線DL4とDL5との間の溝６２だけが
充分に広い幅を有するようにすればよい。そし
て、他のデータ線間の溝の幅は、パターニングに
おける限界まで狭くすることができる。すなわ
ち、いま0.8μｍルールを用いて半導体記憶装置を
製造する場合、データ線DL1，DL2，…，DL8の
隣り合う２列の間の溝の幅は、データ線DL4と
DL5との間の溝６２の幅1.6μｍを除いて全て0.8μ
ｍとなる。隣り合う組との間の溝の幅0.8μｍを考
慮に入れると、８列からなる１組のデータ線
DL1，DL2，…，DL8における溝の幅の総和は、
0.8μｍ×７＋1.6μｍ＝7.2μｍ
となる。これはメモリセル１個当りの平均の溝幅
が
7.2μｍ／８＝0.9μｍ
となり、従来の溝幅1.6μｍと比較すると、メモリ
セル１個当り0.7μｍ減少することを意味する。従
つていま2048個×2048個のメモリセルから構成さ
れる4kビツトのDRAMを考えると、
0.7μｍ×2048個≒1.4mm
だけチツプ幅を減少させることができる。こうし
てチツプサイズを増加させることなく集積度を向
上させることができる。 As described above, according to the present embodiment, in the data lines DL 1 , DL 2 , ..., DL 8 having 8 columns as one set, the first
Data lines DL 1 , DL 2 , DL 3 from column to fourth column,
The arrangement of the memory cells formed under DL 4 is the same, and the data lines DL 5 from the fifth column to the eighth column
The arrangement of memory cells under DL 6 , DL 7 , and DL 8 is also the same. Then, a deviation occurs in the arrangement of memory cells between the fourth column and the fifth column, that is, between the data lines DL 4 and DL 5 . For this reason, the data line in the groove formed in the memory cell isolation region between adjacent data lines
Only the groove 62 between DL 4 and DL 5 is at risk of leakage due to parasitic transistors. Therefore,
In order to prevent the occurrence of leakage due to parasitic transistors, only the groove 62 between the data lines DL 4 and DL 5 needs to have a sufficiently wide width. Then, the width of the groove between other data lines can be reduced to the limit of patterning. In other words, when manufacturing a semiconductor memory device using the 0.8 μm rule, the width of the groove between two adjacent rows of data lines DL 1 , DL 2 , ..., DL 8 is equal to that of data lines DL 4 and DL 8.
All widths are 0.8μ except for the width of groove 62 between DL 5 and 1.6μm.
m. Taking into account the width of the groove between adjacent pairs of 0.8 μm, one set of data lines consisting of 8 columns
The total width of the grooves in DL 1 , DL 2 , ..., DL 8 is 0.8 μm×7+1.6 μm=7.2 μm. This means that the average trench width per memory cell is 7.2 .mu.m/8=0.9 .mu.m, which is a decrease of 0.7 .mu.m per memory cell compared to the conventional trench width of 1.6 .mu.m. Therefore, if we consider a 4k-bit DRAM consisting of 2048 x 2048 memory cells, the chip width can be reduced by 0.7 μm x 2048 ≒ 1.4 mm. In this way, the degree of integration can be improved without increasing the chip size.
この効果は、１組に属するデータ線の列の数が
多くなる程大きくなり、またデータ線の総数が多
くなる程すなわちメモリセルの集積度が高くなる
程顕著になる。さらに溝を形成する微細加工精度
が進むにつれて、より一層の効果が現われる。 This effect becomes larger as the number of columns of data lines belonging to one set increases, and becomes more pronounced as the total number of data lines increases, that is, as the degree of integration of memory cells increases. Furthermore, as the precision of microfabrication for forming grooves improves, further effects will become apparent.
また本実施例によれば、キパヤシタ電極４上に
層間絶縁膜１１を形成した後、キヤパシタ領域３
を除いたメモリセル領域２の凸部上面を露出させ
るPEP工程において、パターニングのためのマ
スク合わせが簡単になると共に、マスク合わせ精
度の２倍の合わせ余裕を必要とする箇所が減少す
る。すなわち従来の半導体記憶装置においては、
全ての溝に対してマスク合わせが必要であるた
め、各溝ごとに合わせ余裕が必要とし、その分だ
けメモリセルの幅が広くなつていたが、この合わ
せ余裕を必要とする箇所は１組のデータ線におい
て１箇所だけで済む。このためチツプ全体でマス
ク合わせ余裕幅は８分の１に減少し、その分だけ
チツプ幅を減少させることができる。こうして、
チツプサイズを増加させることなく、集積度およ
び歩留りを向上させることができる。この効果
は、１組に属するデータ線の列の数が多くなる程
大きくなり、メモリセルの集積度が高くなる程顕
著になる。 Further, according to this embodiment, after forming the interlayer insulating film 11 on the capacitor electrode 4, the capacitor region 3
In the PEP process that exposes the upper surface of the convex portion of the memory cell region 2 except for the mask alignment for patterning, mask alignment for patterning becomes easier, and the number of locations that require an alignment margin twice the mask alignment accuracy is reduced. In other words, in a conventional semiconductor memory device,
Since mask alignment is required for all grooves, alignment margin is required for each groove, and the width of the memory cell increases by that amount. Only one location is required on the data line. For this reason, the mask alignment margin width for the entire chip is reduced to one-eighth, and the chip width can be reduced by that amount. thus,
Integration and yield can be improved without increasing chip size. This effect becomes larger as the number of columns of data lines belonging to one set increases, and becomes more pronounced as the degree of integration of memory cells increases.
さらに本実施例によれば、センスアンプSAの
レイアウトが容易になる。すなわち従来の半導体
記憶装置においても、対となるデータ線DL、
を一直線上に形成し、その中央部にセンスアンプ
SAを形成することによつて、本実施例と同様に
メモリセルの配置を行なうことは可能である。し
かしこの場合、センスアンプSAはメモリセルよ
りもはるかに大きな占有面積を有し、しかも複雑
な回路構成を必要とする。このためデータ線のピ
ツチを考慮すると、センスアンプSAを上述のよ
うにレイアウトすることは現実にはきわめて困難
であつた。本実施例においては、データ線のピツ
チ方向に対してほぼ２倍のレイアウト上の面積的
余裕が生じるため、容易にセンスアンプを設ける
ことができる。 Furthermore, according to this embodiment, the layout of the sense amplifier SA becomes easier. That is, even in conventional semiconductor memory devices, the paired data lines DL,
are formed in a straight line, and the sense amplifier is located in the center.
By forming the SA, it is possible to arrange the memory cells in the same manner as in this embodiment. However, in this case, the sense amplifier SA occupies a much larger area than the memory cell and requires a complicated circuit configuration. Therefore, considering the pitch of the data lines, it is actually extremely difficult to lay out the sense amplifier SA as described above. In this embodiment, since there is an area margin approximately twice as large in layout in the data line pitch direction, sense amplifiers can be easily provided.
なお上記実施例においては、第２図に示される
ように、寄生トランジスタによるリークの発生を
防ぐためデータ線DL4とDL5との間に1.6μｍの充
分に広い幅を有する溝６２が形成されているが、
第３図に示されるように、データ線DL4とDL5と
の間に複数列の溝６４，６５が形成されてもよ
い。このとき溝６４，６５は溝６２の幅のように
広い幅を有する必要はない。上記実施例における
溝６２は幅が広いため、溝６２内に堆積した酸化
膜８が充分溝６２内を埋めつくせないという問題
があつた。本実施例による複数列の溝６４，６５
はこの問題を解決することができる。 In the above embodiment, as shown in FIG. 2, a groove 62 having a sufficiently wide width of 1.6 μm is formed between the data lines DL 4 and DL 5 to prevent leakage caused by parasitic transistors. Although,
As shown in FIG. 3, multiple rows of grooves 64 and 65 may be formed between data lines DL 4 and DL 5 . At this time, the grooves 64 and 65 do not need to have a width as wide as the width of the groove 62. Since the groove 62 in the above embodiment is wide, there was a problem that the oxide film 8 deposited in the groove 62 could not fill the groove 62 sufficiently. Multiple rows of grooves 64, 65 according to this embodiment
can solve this problem.
また上記実施例においては、第４図に示される
ようなデータ線DL1，DL2，…，DL8とセンスア
ンプSA1，SA2，SA3，SA4との接続方法を示し
たが、こ接続方法に限定されるわけではなく、デ
ータ線DL1，DL2，DL3，DL4とデータ線DL5，
DL6，DL7，DL8とからそれぞれ１列ずつ選択し
てセンスアンプSA1，SA2，SA3，SA4に入力す
ればよい。例えば第５図に示されるように、デー
タ線DL1とDL5，DL2とDL6，DL3とDL7，DL4と
DL8とをそれぞれ対としてセンスアンプSA1，
SA2，SA3，SA4に入力してもよい。 Furthermore, in the above embodiment, the method of connecting the data lines DL 1 , DL 2 , ..., DL 8 and the sense amplifiers SA 1 , SA 2 , SA 3 , SA 4 as shown in FIG. 4 was shown. The connection method is not limited to this, and the data lines DL 1 , DL 2 , DL 3 , DL 4 and the data lines DL 5 ,
It is sufficient to select one column each from DL 6 , DL 7 , and DL 8 and input it to sense amplifiers SA 1 , SA 2 , SA 3 , and SA 4 . For example, as shown in FIG. 5, data lines DL 1 and DL 5 , DL 2 and DL 6 , DL 3 and DL 7 , DL 4 and
sense amplifier SA 1 as a pair with DL 8 ,
You may also enter it in SA 2 , SA 3 , and SA 4 .
さらにまた上記実施例においては、４対のデー
タ線DL1，DL2，…，DL8組を１組とした場合に
ついて述べたが、１組のデータ線の数は４対に限
定されるわけではなく、２対以上であればよい。
一般に、１組のデータ線の数が増加する程、本発
明の上記効果は大きくなる。 Furthermore, in the above embodiment, a case was described in which 8 sets of 4 pairs of data lines DL 1 , DL 2 , ..., DL were used as one set, but the number of data lines in one set is limited to 4 pairs. Instead, it is sufficient if there are two or more pairs.
Generally, the above effects of the present invention become greater as the number of data lines in one set increases.
以上の通り本発明によれば、寄生トランジスタ
によるリークの発生を防ぐと共に、チツプサイズ
の増大を抑制し、集積度および歩留りを向上させ
ることができる。
As described above, according to the present invention, it is possible to prevent leakage caused by parasitic transistors, suppress an increase in chip size, and improve the degree of integration and yield.
第１図は本発明の一実施例による半導体記憶装
置を示す平面図、第２図は本発明の同半導体記憶
装置のＡ−Ａ線断面図、第３図は本発明の他の実
施例による半導体記憶装置の断面図、第４図は本
発明の他の実施例による半導体記憶装置を示すブ
ロツク図、第５図は本発明のさらに他の実施例に
よる半導体記憶装置を示すブロツク図、第６図は
従来の半導体記憶装置を示す平面図、第７図は同
半導体記憶装置のＡ−Ａ線断面図、第８図は同半
導体記憶装置の製造方法を示す工程図、第９図は
同半導体記憶装置の動作を説明するための図であ
る。
１……半導体基板、２……メモリセル領域、３
……キヤパシタ領域、４……キヤパシタ電極、５
……コンタクト孔、６１，６２，…，６９……
溝、７……P+不純物領域、８，１０……酸化膜、
９……n-不純物領域、１１，１２……層間絶縁
膜、WL1，WL2，…，WL8……ワード線、DL1，
DL2，…，DL8……データ線、SA1，SA2，SA3，
SA4……センスアンプ。
FIG. 1 is a plan view showing a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a sectional view taken along line A-A of the same semiconductor memory device according to the present invention, and FIG. 3 is a plan view showing a semiconductor memory device according to another embodiment of the present invention. 4 is a block diagram showing a semiconductor memory device according to another embodiment of the present invention; FIG. 5 is a block diagram showing a semiconductor memory device according to still another embodiment of the present invention; FIG. The figure is a plan view showing a conventional semiconductor memory device, FIG. 7 is a sectional view taken along line A-A of the same semiconductor memory device, FIG. 8 is a process diagram showing a manufacturing method of the same semiconductor memory device, and FIG. FIG. 3 is a diagram for explaining the operation of a storage device. 1...Semiconductor substrate, 2...Memory cell area, 3
... Capacitor region, 4 ... Capacitor electrode, 5
...Contact hole, 61, 62,..., 69...
Groove, 7...P + impurity region, 8, 10... oxide film,
9...n - impurity region, 11, 12... interlayer insulating film, WL 1 , WL 2 ,..., WL 8 ... word line, DL 1 ,
DL 2 ,..., DL 8 ...data line, SA 1 , SA 2 , SA 3 ,
SA 4 ...Sense amplifier.
Claims (1)
クス状に配置され、記憶キヤパシタおよびトラン
ジスタから構成されるメモリセルと、前記半導体
基板上にライン状に配列され、前記メモリセルと
電気的に接続されたワード線と、前記半導体基板
上に前記ワード線に垂直なライン状に配列され、
前記メモリセルと電気的に接続されたデータ線
と、これらデータ線の２列を１対として、一方の
データ線の電位を基準として、他方のデータ線に
現われる前記メモリセルの記憶信号を読み取るセ
ンスアンプとを備えた半導体記憶装置において、
前記半導体基板上の前記データ線の隣り合う２列
の間のメモリセル分離領域に溝を形成し、この溝
内に前記記憶キヤパシタの一部分を埋め込み、 前記データ線の中の順番に並んだ2n列を１組
として、前記ワード線中の一対のワード線の一方
と、順番に並んだ第１列から第ｎ列までの前記デ
ータ線とのそれぞれの交点に対応する位置に前記
記憶キヤパシタをを配置し、前記一対のワード線
の一方と順番に並んだ第ｎ＋１列から第2n列ま
での前記データ線とのそれぞれの交点に対応する
位置に前記トランジスタを配置し、前記一対のワ
ード線の他方と、前記第１列から第ｎ列までのデ
ータ線とのそれぞれの交点に対応する位置に前記
トランジスタを配置し、前記一対のワード線の他
方と前記第ｎ＋１列から第2n列までのデータ線
とのそれぞれの交点に対応する位置に前記記憶キ
ヤパシタを配置することを特徴とする半導体記憶
装置。 ２ 特許請求の範囲第１項記載の装置において、 前記データ線の2n列からなる組の中の第ｎ列
と第ｎ＋１列との間の前記メモリセル分離領域に
形成された前記溝が、前記データ線の他の隣り合
う２列の間の前記メモリセル領域に形成された前
記溝より広い幅を有することを特徴とする半導体
記憶装置。 ３ 特許請求の範囲第１項記載の装置において、 前記データ線の2n列からなる組の中の第ｎ列
と第ｎ＋１列との間の前記メモリセル分離領域に
前記溝を複数列形成することを特徴とする半導体
記憶装置。 ４ 特許請求の範囲第１項記載の装置において、 前記データ線の2n列からなる組の中の第１列
と第ｎ＋１列、第2n列と第ｎ＋２列、……、第
ｎ列と第2n列とをそれぞれ対として、前記セン
スアンプに接続することを特徴とする半導体記憶
装置。 ５ 特許請求の範囲第１項記載の装置において、 前記データ線の2n列からなる組の中の第１列
と第2n列、第２列と第2n−１列、……，第ｎ列
と第ｎ＋１列とをそれぞれ対として、 前記センスアンプに接続することを特徴とする
半導体記憶装置。[Scope of Claims] 1. A semiconductor substrate, memory cells arranged in a matrix on the semiconductor substrate and composed of storage capacitors and transistors, and memory cells arranged in a line on the semiconductor substrate and electrically connected to the memory cells. word lines connected to each other, and arranged on the semiconductor substrate in a line perpendicular to the word lines,
A sense that reads a storage signal of the memory cell appearing on the other data line with the data line electrically connected to the memory cell and two columns of these data lines as a pair, with the potential of one data line as a reference. In a semiconductor storage device equipped with an amplifier,
forming a groove in a memory cell isolation region between two adjacent columns of the data lines on the semiconductor substrate, burying a portion of the storage capacitor in the groove, and forming 2n columns arranged in order among the data lines; are set as one set, and the storage capacitor is arranged at a position corresponding to each intersection of one of the pair of word lines in the word line and the data line from the first column to the nth column arranged in order. The transistors are arranged at positions corresponding to respective intersections with one of the pair of word lines and the data lines from the (n+1)th column to the 2nth column lined up in order, and , the transistors are arranged at positions corresponding to respective intersections with the data lines from the first column to the n-th column, and the other of the pair of word lines intersects with the data lines from the n+1-th column to the 2n-th column. A semiconductor memory device characterized in that the storage capacitors are arranged at positions corresponding to intersections of the two. 2. The device according to claim 1, wherein the groove formed in the memory cell isolation region between the n-th column and the (n+1)-th column of the set of 2n columns of the data lines A semiconductor memory device characterized in that the trench has a width wider than the trench formed in the memory cell region between two other adjacent columns of data lines. 3. In the device according to claim 1, a plurality of rows of the grooves are formed in the memory cell isolation region between the n-th column and the (n+1)-th column of the set of 2n columns of the data lines. A semiconductor memory device characterized by: 4. In the device according to claim 1, the first column and the n+1st column, the 2nth column and the n+2nd column, ..., the nth column and the 2nth column in the set of 2n columns of the data lines. A semiconductor memory device characterized in that each column is connected to the sense amplifier as a pair. 5. In the device according to claim 1, the first column and the 2nth column, the second column and the 2n-1st column, ..., the nth column, and the like in the set of 2n columns of data lines. A semiconductor memory device, wherein the n+1th column is connected to the sense amplifier as a pair.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194695A JPS6254461A (en) | 1985-09-03 | 1985-09-03 | Semiconductor memory device |
| US06/844,626 US4733374A (en) | 1985-03-30 | 1986-03-27 | Dynamic semiconductor memory device |
| KR1019860002358A KR900001226B1 (en) | 1985-03-30 | 1986-03-28 | Dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194695A JPS6254461A (en) | 1985-09-03 | 1985-09-03 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254461A JPS6254461A (en) | 1987-03-10 |
| JPH0424868B2 true JPH0424868B2 (en) | 1992-04-28 |
Family
ID=16328736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60194695A Granted JPS6254461A (en) | 1985-03-30 | 1985-09-03 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254461A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2607508B2 (en) * | 1987-03-31 | 1997-05-07 | 株式会社東芝 | Semiconductor storage device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110459A (en) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory |
-
1985
- 1985-09-03 JP JP60194695A patent/JPS6254461A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110459A (en) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254461A (en) | 1987-03-10 |
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