JPH04234162A - 高信頼性半導体装置 - Google Patents
高信頼性半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 230000003068 static effect Effects 0.000 claims description 11
- 230000015556 catabolic process Effects 0.000 claims description 10
- 230000005611 electricity Effects 0.000 claims description 9
- 238000002844 melting Methods 0.000 claims description 9
- 230000008018 melting Effects 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 2
- 239000003870 refractory metal Substances 0.000 claims description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 1
- 239000002131 composite material Substances 0.000 claims 1
- 229910052802 copper Inorganic materials 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 3
- 238000000034 method Methods 0.000 description 21
- 150000004767 nitrides Chemical class 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000012360 testing method Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000006378 damage Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- -1 3N4 nitride Chemical class 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高信頼性半導体装置に
関するもので、特に、静電気放電（Ｅｌｅｃｔｒｏ−Ｓ
ｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）に対する耐
性の強い高信頼性半導体装置に関するものである。
関するもので、特に、静電気放電（Ｅｌｅｃｔｒｏ−Ｓ
ｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）に対する耐
性の強い高信頼性半導体装置に関するものである。
【０００２】
【従来の技術】一般的にＣＭＯＳ集積回路は雑音に強く
消費電力も少ない長所を有する。したがって、ＤＲＡＭ
装置においては、高集積化及び微細化技術が進んで行く
につれて、ＮＭＯＳ回路方式からＣＭＯＳ回路方式に変
わりつつある。一方、ＣＭＯＳ集積回路は特有のラッチ
アップ問題及び静電気障害等による素子の特性低下から
装置を保護しようとする対策が研究されている。
消費電力も少ない長所を有する。したがって、ＤＲＡＭ
装置においては、高集積化及び微細化技術が進んで行く
につれて、ＮＭＯＳ回路方式からＣＭＯＳ回路方式に変
わりつつある。一方、ＣＭＯＳ集積回路は特有のラッチ
アップ問題及び静電気障害等による素子の特性低下から
装置を保護しようとする対策が研究されている。
【０００３】
【発明が解決しようとする課題】この対策において、特
に、静電気障害、すなわちＥＳＤはプラスチックなど物
質相互間の摩擦により生ずる静電気の放電、人体と衣類
の摩擦により生じる人体放電などでＣＭＯＳ集積回路が
破壊される場合が多くて信頼性を低下させる。静電気破
壊の第１の原因は入力端子に加わる静電気によるゲート
酸化膜のパンク現象として知られている。この様なゲー
ト酸化膜の破壊はゲート入力端に抵抗及びダイオード等
により構成される保護回路を内蔵することによって解決
している。その第２の原因は、出力端子に加わる静電気
による出力端子の接合破壊として知られている。
に、静電気障害、すなわちＥＳＤはプラスチックなど物
質相互間の摩擦により生ずる静電気の放電、人体と衣類
の摩擦により生じる人体放電などでＣＭＯＳ集積回路が
破壊される場合が多くて信頼性を低下させる。静電気破
壊の第１の原因は入力端子に加わる静電気によるゲート
酸化膜のパンク現象として知られている。この様なゲー
ト酸化膜の破壊はゲート入力端に抵抗及びダイオード等
により構成される保護回路を内蔵することによって解決
している。その第２の原因は、出力端子に加わる静電気
による出力端子の接合破壊として知られている。
【０００４】静電気による出力端子の接合破壊を図１を
参照して説明する。すなわち、図１で通常のＥＳＤ耐性
試験はチップ１の出力端子ＯＴと接地端子Ｖｓｓとの間
にＥＳＤ試験装置２を連結する。ＥＳＤ試験装置２はス
イッチＳＷ、抵抗ＲＴ及びキャパシターＣＴの等価直列
回路で表現できる。したがって、ＥＳＤ耐性試験はこの
キャパシターＣＴを数百から数千Ｖで充電させた後、ス
イッチＳＷをオンさせてキャパシターＣＴに充電された
静電荷がチップ１を通じて放電されながらチップ内部を
損なわせる程度をチェックする。ＥＳＤテスト時の放電
電流Ｉ０ は出力端プルダウントランジスタＭ２を通じ
て接地に流れる。
参照して説明する。すなわち、図１で通常のＥＳＤ耐性
試験はチップ１の出力端子ＯＴと接地端子Ｖｓｓとの間
にＥＳＤ試験装置２を連結する。ＥＳＤ試験装置２はス
イッチＳＷ、抵抗ＲＴ及びキャパシターＣＴの等価直列
回路で表現できる。したがって、ＥＳＤ耐性試験はこの
キャパシターＣＴを数百から数千Ｖで充電させた後、ス
イッチＳＷをオンさせてキャパシターＣＴに充電された
静電荷がチップ１を通じて放電されながらチップ内部を
損なわせる程度をチェックする。ＥＳＤテスト時の放電
電流Ｉ０ は出力端プルダウントランジスタＭ２を通じ
て接地に流れる。
【０００５】図２を参照すれば、キャパシターＣＴの充
電電圧がポジティブである場合、プルダウントランジス
タＭ２ のｎ＋ ｐドレイン接合部１５ａには逆バイア
スがかかり、ｎ＋ ｐソース接合部１５ｂには順バイア
スがかかるので、ドレイン金属配線層１６ｂに加わる高
電圧によりｎ＋ ｐドレイン接合部１５ａでブレイクダ
ウンが起こりながらドレイン接合部１５ａからソース接
合部１５ｂに向けて放電電流Ｉ０ が流れる。スイッチ
ＳＷがオフされた状態でキャパシターＣＴに充電される
電圧が２０００ｖ である場合、１００ｐＦ のキャパ
シターＣＴに貯蔵される静電気エネルギーＥは次式によ
って求められる。 Ｅ＝ＣＶ２ ／２ ＝（１００ｐＦ／２）×（２０００Ｖ）２ ＝０．２ｍ
Ｊすなわち、キャパシターＣＴで充電された０．２ｍＪ
の充電エネルギーがＳＥＤ試験装置２の抵抗ＲＴとチッ
プ１の出力端プルダウントランジスタＭ２を通じて消耗
されるが、この際の放電時定数τは出力端素子の抵抗値
が小さいとすれば、τはＲＴとＣＴとの積にほぼ等価で
あり、その値は、ＲＴ・ＣＴ＝１００ｐＦ ×１．５ｋ
Ω＝０．１５μｓｅｃとなる。ここで、抵抗ＲＴは１．
５ｋΩの場合である。したがって、平均電力消耗Ｗは、
Ｗ＝Ｅ／τ＝０．２ｍＪ ／０．１５μｓｅｃ ＝１．
３ＫＷに達する。
電電圧がポジティブである場合、プルダウントランジス
タＭ２ のｎ＋ ｐドレイン接合部１５ａには逆バイア
スがかかり、ｎ＋ ｐソース接合部１５ｂには順バイア
スがかかるので、ドレイン金属配線層１６ｂに加わる高
電圧によりｎ＋ ｐドレイン接合部１５ａでブレイクダ
ウンが起こりながらドレイン接合部１５ａからソース接
合部１５ｂに向けて放電電流Ｉ０ が流れる。スイッチ
ＳＷがオフされた状態でキャパシターＣＴに充電される
電圧が２０００ｖ である場合、１００ｐＦ のキャパ
シターＣＴに貯蔵される静電気エネルギーＥは次式によ
って求められる。 Ｅ＝ＣＶ２ ／２ ＝（１００ｐＦ／２）×（２０００Ｖ）２ ＝０．２ｍ
Ｊすなわち、キャパシターＣＴで充電された０．２ｍＪ
の充電エネルギーがＳＥＤ試験装置２の抵抗ＲＴとチッ
プ１の出力端プルダウントランジスタＭ２を通じて消耗
されるが、この際の放電時定数τは出力端素子の抵抗値
が小さいとすれば、τはＲＴとＣＴとの積にほぼ等価で
あり、その値は、ＲＴ・ＣＴ＝１００ｐＦ ×１．５ｋ
Ω＝０．１５μｓｅｃとなる。ここで、抵抗ＲＴは１．
５ｋΩの場合である。したがって、平均電力消耗Ｗは、
Ｗ＝Ｅ／τ＝０．２ｍＪ ／０．１５μｓｅｃ ＝１．
３ＫＷに達する。
【０００６】これは、０．２ｍＪ の総充電エネルギー
が約１．３ＫＷ の電力で約０．１５μｓｅｃ の間、
抵抗ＲＴとチップの出力端プルダウントランジスタＭ２
の逆バイアスされたｎ＋ ｐドレイン接合部１５ａを通
じて消耗されることを意味する。したがって、逆バイア
ス電圧（通常では１０〜３０Ｖ）に放電電流Ｉ０ をか
けた値に比例する熱が接合部で発生される。この熱によ
り融点の低いドレイン金属電極層１６ｂが溶けたり、そ
の接触部で金属及びシリコン間の反応を誘発させてドレ
イン金属電極層１６ｂと基板との間にショットを発生さ
せ、結局ｎ＋ ｐ接合部１５ｂの破壊による漏れ電流の
増加が表われる。それゆえ、素子の動作特性を大きく妨
げる。最近、ＣＭＯＳ集積回路が高集積化及び微細化さ
れて行くにつれ、ショットチャネル効果を減少させるた
めにｎ＋ 層１５ａ、１５ｂの深さが浅くなりつつあり
、およそ０．２ 〜０．７μｍ程度で金属配線層１６ｂ
とシリコン基板１０との接触面からシリコン基板１０内
に発生されるスパイク（ｓｐｉｋｅ）１８の深さがｎ＋
の層の深さを越えることになると、欠陥による漏れ電
流の増加及び接合降伏電圧の減少で素子の特性が劣るこ
とになるので信頼性が悪くなる。
が約１．３ＫＷ の電力で約０．１５μｓｅｃ の間、
抵抗ＲＴとチップの出力端プルダウントランジスタＭ２
の逆バイアスされたｎ＋ ｐドレイン接合部１５ａを通
じて消耗されることを意味する。したがって、逆バイア
ス電圧（通常では１０〜３０Ｖ）に放電電流Ｉ０ をか
けた値に比例する熱が接合部で発生される。この熱によ
り融点の低いドレイン金属電極層１６ｂが溶けたり、そ
の接触部で金属及びシリコン間の反応を誘発させてドレ
イン金属電極層１６ｂと基板との間にショットを発生さ
せ、結局ｎ＋ ｐ接合部１５ｂの破壊による漏れ電流の
増加が表われる。それゆえ、素子の動作特性を大きく妨
げる。最近、ＣＭＯＳ集積回路が高集積化及び微細化さ
れて行くにつれ、ショットチャネル効果を減少させるた
めにｎ＋ 層１５ａ、１５ｂの深さが浅くなりつつあり
、およそ０．２ 〜０．７μｍ程度で金属配線層１６ｂ
とシリコン基板１０との接触面からシリコン基板１０内
に発生されるスパイク（ｓｐｉｋｅ）１８の深さがｎ＋
の層の深さを越えることになると、欠陥による漏れ電
流の増加及び接合降伏電圧の減少で素子の特性が劣るこ
とになるので信頼性が悪くなる。
【０００７】したがって、従来ではプルダウントランジ
スタＭ２のドレイン端子と出力端子ＯＴとの間に抵抗を
挿入して放電時定数τを増加させることによってピーク
電流を減少させるか、この抵抗によるエネルギー消耗を
分散させる方法を取った。しかしながら、この方法は挿
入抵抗による出力電流の低下によって出力電圧が抑えら
れるので動作速度の低下を招く。このために、従来では
その抵抗値がおよそ１０Ω以下の低い値を有するｎ＋
接合層またはドープされた多結晶シリコンなどの低抵抗
配線層を使っていたが、前述したように動作速度低下な
どの制約条件があるので出力端ＥＳＤ 保護側面で大き
な効果が得られない実情であった。また、従来ではコン
タクト部位にＷ 、Ｍｏ、Ｔｉ、Ｔａ、及びＣｏなどの
高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ ｌａ
ｙｅｒ）を介してシリコン基板と金属層との間の溶融反
応を防止することによって、ＥＳＤ に対するコンタク
ト部位の耐性を向上させる方法が知られている。しかし
、この方法もやはり出力端トランジスタの接合部のＥＳ
Ｄ 耐性を直接に増加させることはできない情況である
。
スタＭ２のドレイン端子と出力端子ＯＴとの間に抵抗を
挿入して放電時定数τを増加させることによってピーク
電流を減少させるか、この抵抗によるエネルギー消耗を
分散させる方法を取った。しかしながら、この方法は挿
入抵抗による出力電流の低下によって出力電圧が抑えら
れるので動作速度の低下を招く。このために、従来では
その抵抗値がおよそ１０Ω以下の低い値を有するｎ＋
接合層またはドープされた多結晶シリコンなどの低抵抗
配線層を使っていたが、前述したように動作速度低下な
どの制約条件があるので出力端ＥＳＤ 保護側面で大き
な効果が得られない実情であった。また、従来ではコン
タクト部位にＷ 、Ｍｏ、Ｔｉ、Ｔａ、及びＣｏなどの
高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ ｌａ
ｙｅｒ）を介してシリコン基板と金属層との間の溶融反
応を防止することによって、ＥＳＤ に対するコンタク
ト部位の耐性を向上させる方法が知られている。しかし
、この方法もやはり出力端トランジスタの接合部のＥＳ
Ｄ 耐性を直接に増加させることはできない情況である
。
【０００８】本発明は、上記のような問題点に鑑みてな
されたものであり、その第１の目的は、ＥＳＤ 耐性の
強いコンタクト接合構造を有する高信頼性半導体装置の
提供にある。また第２の目的は、ＣＭＯＳ半導体装置の
信頼性を向上させ得る高信頼性半導体装置の提供にある
。
されたものであり、その第１の目的は、ＥＳＤ 耐性の
強いコンタクト接合構造を有する高信頼性半導体装置の
提供にある。また第２の目的は、ＣＭＯＳ半導体装置の
信頼性を向上させ得る高信頼性半導体装置の提供にある
。
【０００９】
【課題を解決するための手段】上記した目的を達成する
ために、本発明では、第１伝導型の半導体基板と、当該
半導体基板内に表面から一定深さを有して形成される第
２伝導型の浅い接合領域と、前記半導体基板上に絶縁層
を介して形成され、当該絶縁層に形成されたコンタクト
ホールを通じて前記浅い接合領域と接触され、出力端子
と連なる低抵抗配線層と、前記浅い接合領域内のコンタ
クト領域を含む領域を有し、前記出力端子に加わる静電
気により前記低抵抗配線層と前記浅い接合領域とのコン
タクト部位から前記半導体基板内に発生される接合破壊
部分を充分に取り巻ける程度の深さを有するように前記
半導体基板内に形成される第２伝導型の深い接合領域を
具備することを特徴とする。
ために、本発明では、第１伝導型の半導体基板と、当該
半導体基板内に表面から一定深さを有して形成される第
２伝導型の浅い接合領域と、前記半導体基板上に絶縁層
を介して形成され、当該絶縁層に形成されたコンタクト
ホールを通じて前記浅い接合領域と接触され、出力端子
と連なる低抵抗配線層と、前記浅い接合領域内のコンタ
クト領域を含む領域を有し、前記出力端子に加わる静電
気により前記低抵抗配線層と前記浅い接合領域とのコン
タクト部位から前記半導体基板内に発生される接合破壊
部分を充分に取り巻ける程度の深さを有するように前記
半導体基板内に形成される第２伝導型の深い接合領域を
具備することを特徴とする。
【００１０】ここで、浅い接合領域は出力端トランジス
タのドレインまたはソース領域である。この発明の装置
を含むＣＭＯＳ半導体装置は、第２伝導型の深い接合領
域を有するＭＯＳトランジスタと第２伝導型のウェル領
域内に形成される通常のＭＯＳトランジスタとの間に浅
い接合領域のみを有する通常のＭＯＳトランジスタを介
するのがラッチアップ問題などに対して効果的に対処で
きて望ましい。前述のこの発明の装置を含むＣＭＯＳ半
導体装置の製造方法は通常のＣＭＯＳ半導体装置の製造
方法において第２伝導型のウェル形成時に同時に深い接
合領域を形成することが望ましい。このようにすれば別
途の追加工程なしにレイアウト設計変更のみによって簡
単にこの発明の装置を製造できる。
タのドレインまたはソース領域である。この発明の装置
を含むＣＭＯＳ半導体装置は、第２伝導型の深い接合領
域を有するＭＯＳトランジスタと第２伝導型のウェル領
域内に形成される通常のＭＯＳトランジスタとの間に浅
い接合領域のみを有する通常のＭＯＳトランジスタを介
するのがラッチアップ問題などに対して効果的に対処で
きて望ましい。前述のこの発明の装置を含むＣＭＯＳ半
導体装置の製造方法は通常のＣＭＯＳ半導体装置の製造
方法において第２伝導型のウェル形成時に同時に深い接
合領域を形成することが望ましい。このようにすれば別
途の追加工程なしにレイアウト設計変更のみによって簡
単にこの発明の装置を製造できる。
【００１１】
【作用】このような本発明の装置にあっては、第１伝導
型の半導体基板と第２伝導型の浅い接合領域と半導体基
板内に絶縁層を介して形成され絶縁層に形成されたコン
タクトホールを通じて浅い接合領域と接触され出力端子
と連なる低抵抗層が具備されているから、ＥＳＤ耐性の
良好な半導体装置を得ることができる。
型の半導体基板と第２伝導型の浅い接合領域と半導体基
板内に絶縁層を介して形成され絶縁層に形成されたコン
タクトホールを通じて浅い接合領域と接触され出力端子
と連なる低抵抗層が具備されているから、ＥＳＤ耐性の
良好な半導体装置を得ることができる。
【００１２】
【実施例】以下、添付した図面を参照して本発明の好適
な実施例を説明する。図３に示したように、この発明に
よる高信頼性半導体素子は第１伝導型の半導体基板２０
内に０．２ 〜０．７ μｍの深さで形成される第２伝
導型の浅い接合領域２２ａ，２２ｂと前記半導体基板２
０上に形成される低抵抗配線層２４ａは絶縁層２８に形
成されるコンタクトホール２５ａ，２５ｂを通じて接触
される。 また、半導体素子は前記浅い接合領域２２ａ，２２ｂ内
でコンタクト部位を含み、半導体基板２０内に３〜６μ
ｍの深さで形成される第２伝導型の深い接合領域２６ａ
，２６ｂを有する。この深い接合領域２６ａ，２６ｂは
前記低抵抗配線層２４ａ，２４ｂと浅い接合領域２２ａ
，２２ｂのコンタクト部位から静電気放電により発生さ
れる接合破壊部分２９を充分に取り巻けるくらいの深さ
を有する。ここで、ＮＭＯＳトランジスタの場合、第１
伝導型がＰ型不純物であり第２伝導型はｎ型不純物であ
る。ＰＭＯＳトランジスタの場合には、第１伝導型がｎ
型不純物であり第２伝導型はｐ型不純物である。図面に
おける未説明符号２３はゲート電極層、２７はフィール
ド酸化膜である。すなわち、この様な高信頼性半導体素
子は接触部２５ｂで静電気によるスパイク（ｓｐｉｋｅ
）が発生されるとしても、深い接合領域２６ｂにより
スパイク２９、すなわち接合破壊部分が第１伝導型の半
導体基板２０まで達することを防止することができる。 この様なコンタクト領域下で深い接合領域を形成する方
法はコンタクトホール２５ａ，２５ｂを形成した後、コ
ンタクトホールのまわりの厚い絶縁層２８をマスクとし
てコンタクト領域にのみ燐（ｐｈｏｓｐｈｏｒｕｓ）ま
たは硼素（Ｂｏｒｏｎ ）をイオン注入してｎ＋ また
はｐ＋ の深い接合領域を浅い接合領域内に形成するこ
ともできる。しかし、この様な方法は追加でイオン注入
工程が要求され、この際ｎ＋ またはｐ＋を別途にイオ
ン注入するためには２回のフォトリソグラフィー工程が
要求される。また、コンタクト形成後には半導体素子に
高い温度の熱処理工程を使用しにくいのでコンタクト領
域に注入された燐（ｐ＋ ）及び硼素（Ｂ＋ ）イオン
の活性化が難しい。したがって、この発明では通常のＣ
ＭＯＳ半導体製造工程時に使われる第２伝導型ウェル形
成工程時、コンタクトの下に深い接合領域を同時に形成
させることにより、前述した製造方法の短所を補い、効
果的に出力端トランジスタのＥＳＤ 耐性を改善させ得
る高信頼性ＣＭＯＳ半導体装置の製造方法を図４（Ａ）
から図６（Ｃ）に示す。
な実施例を説明する。図３に示したように、この発明に
よる高信頼性半導体素子は第１伝導型の半導体基板２０
内に０．２ 〜０．７ μｍの深さで形成される第２伝
導型の浅い接合領域２２ａ，２２ｂと前記半導体基板２
０上に形成される低抵抗配線層２４ａは絶縁層２８に形
成されるコンタクトホール２５ａ，２５ｂを通じて接触
される。 また、半導体素子は前記浅い接合領域２２ａ，２２ｂ内
でコンタクト部位を含み、半導体基板２０内に３〜６μ
ｍの深さで形成される第２伝導型の深い接合領域２６ａ
，２６ｂを有する。この深い接合領域２６ａ，２６ｂは
前記低抵抗配線層２４ａ，２４ｂと浅い接合領域２２ａ
，２２ｂのコンタクト部位から静電気放電により発生さ
れる接合破壊部分２９を充分に取り巻けるくらいの深さ
を有する。ここで、ＮＭＯＳトランジスタの場合、第１
伝導型がＰ型不純物であり第２伝導型はｎ型不純物であ
る。ＰＭＯＳトランジスタの場合には、第１伝導型がｎ
型不純物であり第２伝導型はｐ型不純物である。図面に
おける未説明符号２３はゲート電極層、２７はフィール
ド酸化膜である。すなわち、この様な高信頼性半導体素
子は接触部２５ｂで静電気によるスパイク（ｓｐｉｋｅ
）が発生されるとしても、深い接合領域２６ｂにより
スパイク２９、すなわち接合破壊部分が第１伝導型の半
導体基板２０まで達することを防止することができる。 この様なコンタクト領域下で深い接合領域を形成する方
法はコンタクトホール２５ａ，２５ｂを形成した後、コ
ンタクトホールのまわりの厚い絶縁層２８をマスクとし
てコンタクト領域にのみ燐（ｐｈｏｓｐｈｏｒｕｓ）ま
たは硼素（Ｂｏｒｏｎ ）をイオン注入してｎ＋ また
はｐ＋ の深い接合領域を浅い接合領域内に形成するこ
ともできる。しかし、この様な方法は追加でイオン注入
工程が要求され、この際ｎ＋ またはｐ＋を別途にイオ
ン注入するためには２回のフォトリソグラフィー工程が
要求される。また、コンタクト形成後には半導体素子に
高い温度の熱処理工程を使用しにくいのでコンタクト領
域に注入された燐（ｐ＋ ）及び硼素（Ｂ＋ ）イオン
の活性化が難しい。したがって、この発明では通常のＣ
ＭＯＳ半導体製造工程時に使われる第２伝導型ウェル形
成工程時、コンタクトの下に深い接合領域を同時に形成
させることにより、前述した製造方法の短所を補い、効
果的に出力端トランジスタのＥＳＤ 耐性を改善させ得
る高信頼性ＣＭＯＳ半導体装置の製造方法を図４（Ａ）
から図６（Ｃ）に示す。
【００１３】図４（Ａ）から図６（Ｃ）までの工程はｐ
型基板にダブルウェルＣＭＯＳ工程を利用した場合であ
り、ｎ＋ ドープされた多結晶シリコンゲートを利用し
た場合である。 図４（Ａ）で示すように、約１０Ω−ｃｍの比抵抗を有
する１００結晶方向のｐ型シリコン基板１００に３００
オングストロームの厚さのパッド酸化膜１０１を１００
０度の酸素雰囲気下で熱的成長をさせる。このパッド酸
化膜１０１上にＣＶＤ 方法で約１０００オングストロ
ームの厚さのＳｉ３Ｎ４ の窒化膜１０２を沈積させる
。その後、通常の写真蝕刻法を利用して後述する図４（
Ｃ）に図示されたｎウェル１０４ａ，１０４ｂ，１０５
領域上の窒化膜１０２を除去してから残された窒化膜１
０２をマスクとして１００Ｋｅｖのエネルギーで１０１
３／ｃｍ２ のドス（ｄｏｓｅ）で燐（ｐ＋ ）をイオ
ン注入する。 図４（Ｂ）で示すように、前記残された窒化膜１０２を
マスクとして約４０００オングストロームの厚さの酸化
膜１０６を熱的に成長させて前記残された窒化膜１０２
を除去する。以後前記酸化膜１０６をマスクとして後述
する図４（Ｃ）に図示されたｐウェル１０８の形成のた
めに３０Ｋｅｖのエネルギーで３×１０１２／ｃｍ２
のドスで硼素（Ｂ＋ ）をイオン注入する。
型基板にダブルウェルＣＭＯＳ工程を利用した場合であ
り、ｎ＋ ドープされた多結晶シリコンゲートを利用し
た場合である。 図４（Ａ）で示すように、約１０Ω−ｃｍの比抵抗を有
する１００結晶方向のｐ型シリコン基板１００に３００
オングストロームの厚さのパッド酸化膜１０１を１００
０度の酸素雰囲気下で熱的成長をさせる。このパッド酸
化膜１０１上にＣＶＤ 方法で約１０００オングストロ
ームの厚さのＳｉ３Ｎ４ の窒化膜１０２を沈積させる
。その後、通常の写真蝕刻法を利用して後述する図４（
Ｃ）に図示されたｎウェル１０４ａ，１０４ｂ，１０５
領域上の窒化膜１０２を除去してから残された窒化膜１
０２をマスクとして１００Ｋｅｖのエネルギーで１０１
３／ｃｍ２ のドス（ｄｏｓｅ）で燐（ｐ＋ ）をイオ
ン注入する。 図４（Ｂ）で示すように、前記残された窒化膜１０２を
マスクとして約４０００オングストロームの厚さの酸化
膜１０６を熱的に成長させて前記残された窒化膜１０２
を除去する。以後前記酸化膜１０６をマスクとして後述
する図４（Ｃ）に図示されたｐウェル１０８の形成のた
めに３０Ｋｅｖのエネルギーで３×１０１２／ｃｍ２
のドスで硼素（Ｂ＋ ）をイオン注入する。
【００１４】図４（Ｃ）で示すように、前記燐（ｐ＋
）及び硼素（Ｂ＋）をイオン注入した後、約１１５０度
の温度で１２時間程度半導体基板１００をドライブイン
させれば、注入されたイオンが熱的に拡散されながら約
４μｍの深さのｎウェル１０４ａ，１０４ｂ，１０４ｃ
とｐウェル１０８が形成される。以後、基板上の酸化膜
１０１，１０６を除去して、再び熱酸化法により約２０
０オングストロームの厚さのＳｉＯ２膜１１０を成長さ
せる。 図４（Ｄ）で示すように、前記ＳｉＯ２膜１１０上にＣ
ＶＤ 方法で約１５００オングストロームの厚さのＳｉ
３Ｎ４ の窒化膜１１２を沈積させた後、写真蝕刻法に
より、トランジスタ形成のためのアクティブ領域Ｔ１，
Ｔ２，Ｔ３上の窒化膜１１２のみを残して、残りは除去
する。
）及び硼素（Ｂ＋）をイオン注入した後、約１１５０度
の温度で１２時間程度半導体基板１００をドライブイン
させれば、注入されたイオンが熱的に拡散されながら約
４μｍの深さのｎウェル１０４ａ，１０４ｂ，１０４ｃ
とｐウェル１０８が形成される。以後、基板上の酸化膜
１０１，１０６を除去して、再び熱酸化法により約２０
０オングストロームの厚さのＳｉＯ２膜１１０を成長さ
せる。 図４（Ｄ）で示すように、前記ＳｉＯ２膜１１０上にＣ
ＶＤ 方法で約１５００オングストロームの厚さのＳｉ
３Ｎ４ の窒化膜１１２を沈積させた後、写真蝕刻法に
より、トランジスタ形成のためのアクティブ領域Ｔ１，
Ｔ２，Ｔ３上の窒化膜１１２のみを残して、残りは除去
する。
【００１５】図５（Ａ）で示すように、後述する図５（
Ｃ）のｐ型チャネルストップ層１１４を形成するため、
ｎウェル１０５領域をフォトレジスト１１６でアクティ
ブ領域Ｔ１，Ｔ２ のまわりに覆い、約３０Ｋｅｖのエ
ネルギーで１０１３／ｃｍ２ のドスで硼素（Ｂ＋ ）
をイオン注入する。 図５（Ｂ）図で示すように、前記フォトレジスト１１６
を除去し、後述する図５（Ｃ）のストップ層１１８を形
成するため、ｎウェル１０５領域を除いた残りの領域を
フォトレジスト１２０で覆い、アクティブ領域Ｔ３のま
わりに約１００Ｋｅｖのエネルギーで１０１３／ｃｍ２
のドスで燐（ｐ＋ ）をイオン注入する。 図５（Ｃ）で示すように、前記フォトレジスト１２０を
除去して残された窒化膜１１２をマスクとして約１００
０度の酸素雰囲気下で約５０００オングストローム程度
のフィールド酸化膜１２２を熱的に成長させる。以後、
残された窒化膜１１２を湿式蝕刻法で除去する。 図５（Ｄ）で示すように、前記窒化膜１１２の除去後、
ＳｉＯ２膜１１０を除去して各トランジスタのゲート絶
縁膜１２４を９００度の酸素雰囲気下で約２００オング
ストロームの厚さで成長させて多結晶シリコンを沈積さ
せた後、通常の写真蝕刻法により多結晶シリコンをパタ
ーニングして、ゲート電極層１２６を形成する。ここで
ゲート電極層１２６の抵抗を減少させるため、前記多結
晶シリコンの沈積後９００度でＰＯＣＩ３ 拡散により
多結晶シリコンをｎ型不純物でドーピングさせ、その上
にＣＶＤ 方法により高融点金属膜及び金属シリサイド
膜を積層した後ゲートパターニング工程を行なうことも
できる。ここで、高融点金属はタングステン（Ｗ） 、
モリブデン（Ｍｏ）、チタンｂ（Ｔｉ）、タンタル（Ｔ
ａｎｔａｌｕｍ）、コバルト（Ｃｏ）などを使う。
Ｃ）のｐ型チャネルストップ層１１４を形成するため、
ｎウェル１０５領域をフォトレジスト１１６でアクティ
ブ領域Ｔ１，Ｔ２ のまわりに覆い、約３０Ｋｅｖのエ
ネルギーで１０１３／ｃｍ２ のドスで硼素（Ｂ＋ ）
をイオン注入する。 図５（Ｂ）図で示すように、前記フォトレジスト１１６
を除去し、後述する図５（Ｃ）のストップ層１１８を形
成するため、ｎウェル１０５領域を除いた残りの領域を
フォトレジスト１２０で覆い、アクティブ領域Ｔ３のま
わりに約１００Ｋｅｖのエネルギーで１０１３／ｃｍ２
のドスで燐（ｐ＋ ）をイオン注入する。 図５（Ｃ）で示すように、前記フォトレジスト１２０を
除去して残された窒化膜１１２をマスクとして約１００
０度の酸素雰囲気下で約５０００オングストローム程度
のフィールド酸化膜１２２を熱的に成長させる。以後、
残された窒化膜１１２を湿式蝕刻法で除去する。 図５（Ｄ）で示すように、前記窒化膜１１２の除去後、
ＳｉＯ２膜１１０を除去して各トランジスタのゲート絶
縁膜１２４を９００度の酸素雰囲気下で約２００オング
ストロームの厚さで成長させて多結晶シリコンを沈積さ
せた後、通常の写真蝕刻法により多結晶シリコンをパタ
ーニングして、ゲート電極層１２６を形成する。ここで
ゲート電極層１２６の抵抗を減少させるため、前記多結
晶シリコンの沈積後９００度でＰＯＣＩ３ 拡散により
多結晶シリコンをｎ型不純物でドーピングさせ、その上
にＣＶＤ 方法により高融点金属膜及び金属シリサイド
膜を積層した後ゲートパターニング工程を行なうことも
できる。ここで、高融点金属はタングステン（Ｗ） 、
モリブデン（Ｍｏ）、チタンｂ（Ｔｉ）、タンタル（Ｔ
ａｎｔａｌｕｍ）、コバルト（Ｃｏ）などを使う。
【００１６】図６（Ａ）で示すように、前記ゲート電極
層１２６を形成した後、ｎウェル１０５領域をフォトレ
ジスト１２８で覆い、アクティブ領域Ｔ１，Ｔ２ にＮ
チャネルトランジスタのドレインまたはソース層１３０
を形成するために５０Ｋｅｖのエネルギーで５×１０１
５／ｃｍ２ のドスで砒素（Ａｓ＋ ）をイオン注入す
る。 図６（Ｂ）で示すように、前記フォトレジスト１２８を
除去した後、ｎウェル１０５領域を除いた残り領域をフ
ォトレジスト１３２で覆い、アクティブ領域Ｔ３にＰチ
ャネルトランジスタスタのドレインまたはソース層１３
４を形成するために、５０Ｋｅｖのエネルギーで５×１
０１５／ｃｍ２ のドスでＢＦ２ ＋ をイオン注入す
る。 図６（Ｃ）で示すように、前述したドレイン、ソース層
のイオン注入工程を終えた後、フォトレジスト１３２を
除去してＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏｒｏ−Ｓ
ｉｌｉｃａｔｅ Ｇｌａｓｓ） 膜１３６を沈積し、コ
ンタクトホール１３８を形成した後、低抵抗配線層１４
０を沈積し、通常の写真蝕刻工程によりパターニングし
て素子を完成する。ここで、低抵抗配線層１４０はドー
ピングされた多結晶シリコンを沈積し、その上に金属配
線層を沈積して回路配線を形成する場合、前記金属配線
層は１％のＳｉ、０．５％のＣｕを含有するアルミニウ
ム（Ａｌ）を使える。特に高集積化されるにつれ、コン
タクト内でのＳｉ析出による断線などの問題を解決する
ために、コンタクト部位のアルミニウム層とシリコン基
板との間にチタン（Ｔｉ）、窒化チタン（ＴｉＮ） 、
タングステン（Ｗ） 、モリブデン（Ｍｏ）、タンタル
（Ｔａ）、コバルト（Ｃｏ）等の高融点金属層を付加す
ることもできる。このようにコンタクト部位に高融点金
属層を介することによってＥＳＤ 耐性をより向上させ
得る。
層１２６を形成した後、ｎウェル１０５領域をフォトレ
ジスト１２８で覆い、アクティブ領域Ｔ１，Ｔ２ にＮ
チャネルトランジスタのドレインまたはソース層１３０
を形成するために５０Ｋｅｖのエネルギーで５×１０１
５／ｃｍ２ のドスで砒素（Ａｓ＋ ）をイオン注入す
る。 図６（Ｂ）で示すように、前記フォトレジスト１２８を
除去した後、ｎウェル１０５領域を除いた残り領域をフ
ォトレジスト１３２で覆い、アクティブ領域Ｔ３にＰチ
ャネルトランジスタスタのドレインまたはソース層１３
４を形成するために、５０Ｋｅｖのエネルギーで５×１
０１５／ｃｍ２ のドスでＢＦ２ ＋ をイオン注入す
る。 図６（Ｃ）で示すように、前述したドレイン、ソース層
のイオン注入工程を終えた後、フォトレジスト１３２を
除去してＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏｒｏ−Ｓ
ｉｌｉｃａｔｅ Ｇｌａｓｓ） 膜１３６を沈積し、コ
ンタクトホール１３８を形成した後、低抵抗配線層１４
０を沈積し、通常の写真蝕刻工程によりパターニングし
て素子を完成する。ここで、低抵抗配線層１４０はドー
ピングされた多結晶シリコンを沈積し、その上に金属配
線層を沈積して回路配線を形成する場合、前記金属配線
層は１％のＳｉ、０．５％のＣｕを含有するアルミニウ
ム（Ａｌ）を使える。特に高集積化されるにつれ、コン
タクト内でのＳｉ析出による断線などの問題を解決する
ために、コンタクト部位のアルミニウム層とシリコン基
板との間にチタン（Ｔｉ）、窒化チタン（ＴｉＮ） 、
タングステン（Ｗ） 、モリブデン（Ｍｏ）、タンタル
（Ｔａ）、コバルト（Ｃｏ）等の高融点金属層を付加す
ることもできる。このようにコンタクト部位に高融点金
属層を介することによってＥＳＤ 耐性をより向上させ
得る。
【００１７】前述の実施例ではｐ型基板にｎ型の深い接
合領域を有する素子を例として説明したが、ｎ型基板に
ｐ型の深い接合領域も同一の方法で製造できることは言
うまでもない。また、図３ではトランジスタのソースと
ドレイン２２ａ，２２ｂの両側に深いｎウェル接合２６
ａ，２６ｂを形成したが、ＥＳＤ耐性の要求される接合
がトランジスタのソースまたはドレインの内１つのみ形
成させることもできる。
合領域を有する素子を例として説明したが、ｎ型基板に
ｐ型の深い接合領域も同一の方法で製造できることは言
うまでもない。また、図３ではトランジスタのソースと
ドレイン２２ａ，２２ｂの両側に深いｎウェル接合２６
ａ，２６ｂを形成したが、ＥＳＤ耐性の要求される接合
がトランジスタのソースまたはドレインの内１つのみ形
成させることもできる。
【００１８】
【発明の効果】以上述べたように本発明によれば、ＣＭ
ＯＳ工程中ウェル形成時、この発明による深い接合領域
を同時に形成する場合は、コンタクトホールを通じたイ
オン注入法に比べて工程の初期段階で深い接合領域の不
純物がドライブインされているので、深い接合領域の不
純物拡散工程の困難性を排除することができる。したが
って、より効率的で簡単にこの発明の高信頼性素子を形
成し得る。
ＯＳ工程中ウェル形成時、この発明による深い接合領域
を同時に形成する場合は、コンタクトホールを通じたイ
オン注入法に比べて工程の初期段階で深い接合領域の不
純物がドライブインされているので、深い接合領域の不
純物拡散工程の困難性を排除することができる。したが
って、より効率的で簡単にこの発明の高信頼性素子を形
成し得る。
【図１】一般的なＣＭＯＳ集積回路の出力端ＥＳＤ耐性
試験等等価回路図である。
試験等等価回路図である。
【図２】一般的なＣＭＯＳ集積回路の出力端素子の構造
を示した断面構造図である。
を示した断面構造図である。
【図３】本発明による高信頼性半導体装置の断面構造図
である。
である。
【図４】（Ａ）から（Ｄ）は本発明による高信頼性ＣＭ
ＯＳ半導体装置の製造工程順序図である。
ＯＳ半導体装置の製造工程順序図である。
【図５】（Ａ）から（Ｄ）は図４（Ｄ）に引き続いて行
われる高信頼性ＣＭＯＳ半導体装置の製造工程順序図で
ある。
われる高信頼性ＣＭＯＳ半導体装置の製造工程順序図で
ある。
【図６】（Ａ）から（Ｃ）は図５（Ｄ）に引き続いて行
われる高信頼性ＣＭＯＳ半導体装置の製造工程順序図で
ある。
われる高信頼性ＣＭＯＳ半導体装置の製造工程順序図で
ある。
１…ＣＭＯＳ集積回路チップ ２…ＥＳＤ試験装
置Ｍ１，Ｍ２…トランジスタ ＯＴ…出力端子Ｓ
Ｗ…スイッチ ＲＴ…抵抗
ＣＴ…キャパシター １０，２０…
半導体基板１１…ｎウェル
１２，２７…フィールド酸化膜 １３，２８…絶縁層 １４ａ，１４
ｂ，２３…ゲート電極層 １５ａ，１５ｂ…ドレイン及びソース層１６ａ，１６ｂ
，１６ｃ，２４ａ，２４ｂ…低抵抗配線層 １８，２９…スパイクまたは接合破壊部分２２ａ，２２
ｂ…浅い接合領域 ２５ａ，２５ｂ…コンタクトホール ２６ａ，２６ｂ…深い接合領域 １００…半導体基板 １０１…パッ
ド酸化膜１０２，１１２…窒化膜 １０４ａ
，１０４ｂ，１０５…ｎウェル １０６，１１０…酸化膜 １０８…Ｐウェル
１１４…Ｐ型チャネルストップ層 １１６，１２０，１２８，１３２…フォトレジスト１１
８…ｎ型チャネルストップ層 １２２…フィールド酸化膜 １２４…ゲート酸化
膜１２６…ゲート電極層 １３０…ｎチャネルトランジスタのドレイン及びソース
層 １３４…Ｐチャネルトランジスタのドレイン及びソース
層 １３６…ＢＰＳＧ膜 １３８…コン
タクトホール １４０…低抵抗配線層
置Ｍ１，Ｍ２…トランジスタ ＯＴ…出力端子Ｓ
Ｗ…スイッチ ＲＴ…抵抗
ＣＴ…キャパシター １０，２０…
半導体基板１１…ｎウェル
１２，２７…フィールド酸化膜 １３，２８…絶縁層 １４ａ，１４
ｂ，２３…ゲート電極層 １５ａ，１５ｂ…ドレイン及びソース層１６ａ，１６ｂ
，１６ｃ，２４ａ，２４ｂ…低抵抗配線層 １８，２９…スパイクまたは接合破壊部分２２ａ，２２
ｂ…浅い接合領域 ２５ａ，２５ｂ…コンタクトホール ２６ａ，２６ｂ…深い接合領域 １００…半導体基板 １０１…パッ
ド酸化膜１０２，１１２…窒化膜 １０４ａ
，１０４ｂ，１０５…ｎウェル １０６，１１０…酸化膜 １０８…Ｐウェル
１１４…Ｐ型チャネルストップ層 １１６，１２０，１２８，１３２…フォトレジスト１１
８…ｎ型チャネルストップ層 １２２…フィールド酸化膜 １２４…ゲート酸化
膜１２６…ゲート電極層 １３０…ｎチャネルトランジスタのドレイン及びソース
層 １３４…Ｐチャネルトランジスタのドレイン及びソース
層 １３６…ＢＰＳＧ膜 １３８…コン
タクトホール １４０…低抵抗配線層
Claims (16)
- 【請求項１】第１伝導型の半導体基板と、当該半導体基
板内に表面から一定深さを有して形成される第２伝導型
の浅い接合領域と、前記半導体基板上に絶縁層を介して
形成され、当該絶縁層に形成されたコンタクトホールを
通じて前記浅い接合領域と接触され、出力端子と連なる
低抵抗配線層と、前記浅い接合領域内のコンタクト領域
を含む領域を有し、前記出力端子に加わる静電気により
前記低抵抗配線層と前記浅い接合領域とのコンタクト部
位から前記半導体基板内に発生される接合破壊部分を充
分に取り巻ける程度の深さを有するように前記半導体基
板内に形成される第２伝導型の深い接合領域を具備する
ことを特徴とする高信頼性半導体装置。 - 【請求項２】前記浅い接合領域はＭＯＳ トランジスタ
のソースまたはドレイン層であることを特徴とする請求
項１記載の高信頼性半導体装置。 - 【請求項３】前記低抵抗配線層はアルミニウム（Ａｌ）
を基本材料としてシリコンを含むことを特徴とする請求
項１記載の高信頼性半導体装置。 - 【請求項４】前記低抵抗配線層はアルミニウム（Ａｌ）
を基本材料としてシリコン及び銅を含むことを特徴とす
る請求項１記載の高信頼性半導体装置。 - 【請求項５】前記低抵抗配線層は高濃度でドーピングさ
れた多結晶シリコンよりなることを特徴とする請求項１
記載の高信頼性半導体装置。 - 【請求項６】前記低抵抗配線層は高濃度でドーピングさ
れた多結晶シリコン層と高融点金属シリサイド層の複合
層より構成されることを特徴とする請求項１記載の高信
頼性半導体装置。 - 【請求項７】前記低抵抗配線層は高融点金属層または高
融点金属シリサイド層より構成されることを特徴とする
請求項１記載の高信頼性半導体装置。 - 【請求項８】高融点金属はタングステン（Ｗ） 、チタ
ン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）ま
たはコバルト（Ｃｏ）の内の１つであることを特徴とす
る請求項６または請求項７記載の高信頼性半導体装置。 - 【請求項９】前記深い接合領域はＣＭＯＳ半導体装置の
ウェル形成時に同時に形成されることを特徴とする請求
項１記載の高信頼性半導体装置。 - 【請求項１０】前記半導体基板はｐ型であり、前記深い
接合領域はｎ型であることを特徴とする請求項１記載の
高信頼性半導体装置。 - 【請求項１１】前記半導体基板はｎ型であり、前記深い
接合領域はｐ型であることを特徴とする請求項１記載の
高信頼性半導体装置。 - 【請求項１２】第１伝導型の半導体基板内に形成された
第２伝導型のウェル内に第１伝導型のチャネルを有する
第１ＭＯＳ トランジスタと、前記半導体基板上に形成
され、第２伝導型のチャネルを有する第２ＭＯＳ トラ
ンジスタと、前記第１ＭＯＳ トランジスタと前記第２
ＭＯＳ トランジスタとの間の前記半導体基板上に形成
され、第２伝導型のチャネルを有する第３ＭＯＳ トラ
ンジスタを具備し、前記第２ＭＯＳ トランジスタはソ
ース及びドレイン領域内にソース及びドレインコンタク
トを含み、前記ソースあるいはドレインコンタクト部位
から静電気により前記半導体基板内に発生される接合破
壊部分を充分に取り巻ける程度の深さを有する第２伝導
型の深い接合領域を具備することを特徴とする高信頼性
半導体装置。 - 【請求項１３】前記第２ＭＯＳ トランジスタの第２伝
導型の深い接合領域は前記第２伝導型のウェル形成時に
同時に形成されることを特徴とする請求項１２記載の高
信頼性半導体装置。 - 【請求項１４】前記第１伝導型はＰ型であり、第２伝導
型はｎ型であることを特徴とする請求項１３記載の高信
頼性半導体装置。 - 【請求項１５】前記第１伝導型はｎ型であり、第２伝導
型はｐ型であることを特徴とする請求項１３記載の高信
頼性半導体装置。 - 【請求項１６】前記第２ＭＯＳ トランジスタは半導体
装置の出力端子の出力トランジスタであることを特徴と
する請求項１２記載の高信頼性半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900014002A KR920007171A (ko) | 1990-09-05 | 1990-09-05 | 고신뢰성 반도체장치 |
| KR14002 | 1990-09-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04234162A true JPH04234162A (ja) | 1992-08-21 |
Family
ID=19303260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004039A Pending JPH04234162A (ja) | 1990-09-05 | 1991-01-17 | 高信頼性半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH04234162A (ja) |
| KR (1) | KR920007171A (ja) |
| DE (1) | DE4101274A1 (ja) |
| FR (1) | FR2666454A1 (ja) |
| GB (1) | GB2247779A (ja) |
| IT (1) | IT1245794B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985722A (en) * | 1996-08-26 | 1999-11-16 | Nec Corporation | Method of fabricating electrostatic discharge device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3456242B2 (ja) * | 1993-01-07 | 2003-10-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| EP0789399B1 (en) * | 1993-01-12 | 2001-11-07 | Sony Corporation | Output circuit device for charge transfer element |
| KR0166101B1 (ko) * | 1993-10-21 | 1999-01-15 | 김주용 | 정전방전 보호회로의 트랜지스터 및 그 제조방법 |
| FR2713398B1 (fr) * | 1993-11-30 | 1996-01-19 | Sgs Thomson Microelectronics | Fusible pour circuit intégré. |
| US5932917A (en) * | 1996-04-19 | 1999-08-03 | Nippon Steel Corporation | Input protective circuit having a diffusion resistance layer |
| DE19840239A1 (de) * | 1998-09-03 | 2000-03-09 | Siemens Ag | Leistungshalbleiter-Bauelement mit einer Anordnung zum Schutz vor Schäden durch elektrostatische Entladungen |
| DE102004012819B4 (de) | 2004-03-16 | 2006-02-23 | Infineon Technologies Ag | Leistungshalbleiterbauelement mit erhöhter Robustheit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1073560A (en) * | 1964-12-28 | 1967-06-28 | Gen Electric | Improvements in semiconductor devices |
| DE1803392A1 (de) * | 1968-10-16 | 1970-06-18 | Siemens Ag | Schutzvorrichtung fuer einen Feldeffekttransistor |
| JPS57211272A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Semiconductor device |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| JPS6134967A (ja) * | 1984-05-03 | 1986-02-19 | デイジタル イクイプメント コ−ポレ−シヨン | Ｖｌｓｉ集積回路装置用の入力保護構成体 |
| US4734752A (en) * | 1985-09-27 | 1988-03-29 | Advanced Micro Devices, Inc. | Electrostatic discharge protection device for CMOS integrated circuit outputs |
-
1990
- 1990-09-05 KR KR1019900014002A patent/KR920007171A/ko not_active Application Discontinuation
-
1991
- 1991-01-11 GB GB9100619A patent/GB2247779A/en not_active Withdrawn
- 1991-01-16 IT ITMI910091A patent/IT1245794B/it active IP Right Grant
- 1991-01-17 DE DE4101274A patent/DE4101274A1/de not_active Ceased
- 1991-01-17 JP JP3004039A patent/JPH04234162A/ja active Pending
- 1991-01-21 FR FR9100620A patent/FR2666454A1/fr not_active Withdrawn
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| US5985722A (en) * | 1996-08-26 | 1999-11-16 | Nec Corporation | Method of fabricating electrostatic discharge device |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2247779A (en) | 1992-03-11 |
| ITMI910091A1 (it) | 1992-07-16 |
| ITMI910091A0 (it) | 1991-01-16 |
| IT1245794B (it) | 1994-10-18 |
| KR920007171A (ko) | 1992-04-28 |
| FR2666454A1 (fr) | 1992-03-06 |
| GB9100619D0 (en) | 1991-02-27 |
| DE4101274A1 (de) | 1992-03-19 |
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