JPH11289056A - 入力保護回路及びその製造方法 - Google Patents
入力保護回路及びその製造方法Info
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- JPH11289056A JPH11289056A JP10104133A JP10413398A JPH11289056A JP H11289056 A JPH11289056 A JP H11289056A JP 10104133 A JP10104133 A JP 10104133A JP 10413398 A JP10413398 A JP 10413398A JP H11289056 A JPH11289056 A JP H11289056A
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Abstract
(57)【要約】
【課題】半導体装置の入力保護回路において、特に、プ
ラス（＋）ノイズ印加時、トリプルウェル構造に作り込
まれた縦型ｎｐｎバイポーラトランジスタのｎ+エミッ
タ−ｐ型ベース間の逆方向接合降伏電圧が低くなり過ぎ
ることを防止する。 【解決手段】エミッタが入出力パッド１に接続され、コ
レクタが接地されたｎｐｎトランジスタＢＮ1 のベース
を、キャパシタンスＣp を介して入出力パッド１に接続
する。
ラス（＋）ノイズ印加時、トリプルウェル構造に作り込
まれた縦型ｎｐｎバイポーラトランジスタのｎ+エミッ
タ−ｐ型ベース間の逆方向接合降伏電圧が低くなり過ぎ
ることを防止する。 【解決手段】エミッタが入出力パッド１に接続され、コ
レクタが接地されたｎｐｎトランジスタＢＮ1 のベース
を、キャパシタンスＣp を介して入出力パッド１に接続
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の入出
力端子からの入力サージ等により内部回路素子が静電破
壊されることを防止するための入力保護回路に関する。
力端子からの入力サージ等により内部回路素子が静電破
壊されることを防止するための入力保護回路に関する。
【０００２】
【従来の技術】半導体装置には、通常、例えば、帯電し
た人体や装置等が接触して、入出力端子に過渡的に高電
圧が印加された時に、内部回路素子が静電破壊されるこ
とを防止するため、入出力端子と内部回路素子との間に
入力保護回路が設けられる。
た人体や装置等が接触して、入出力端子に過渡的に高電
圧が印加された時に、内部回路素子が静電破壊されるこ
とを防止するため、入出力端子と内部回路素子との間に
入力保護回路が設けられる。
【０００３】このような入力保護回路では、その破壊強
度を向上させるために、入力保護回路に入る外部サージ
電圧のエネルギーを、素子破壊を伴わずに入力保護回路
の外部に逃がす必要が有る。
度を向上させるために、入力保護回路に入る外部サージ
電圧のエネルギーを、素子破壊を伴わずに入力保護回路
の外部に逃がす必要が有る。
【０００４】このような入力保護回路は、例えば、特公
平４−３３１３９号、特開平５−３０８１２４号、特開
平６−１８８４１６号、特開平７−３００６３号、特開
平７−２８３４０５号、及び、特開平７−２８８９２５
号の各公報に記載されている。
平４−３３１３９号、特開平５−３０８１２４号、特開
平６−１８８４１６号、特開平７−３００６３号、特開
平７−２８３４０５号、及び、特開平７−２８８９２５
号の各公報に記載されている。
【０００５】例えば、特公平４−３３１３９号公報に
は、入力保護回路の寄生ＭＯＳＦＥＴの電流破壊を阻止
しながら、外部サージ電圧のエネルギーを逃がす半導体
装置が記載されている。
は、入力保護回路の寄生ＭＯＳＦＥＴの電流破壊を阻止
しながら、外部サージ電圧のエネルギーを逃がす半導体
装置が記載されている。
【０００６】また、例えば、特開平７−２８３４０５号
公報では、保護回路形成領域と半導体基板との間に分離
領域を設けたトリプルウェル構造とし、その分離領域と
半導体基板とが逆バイアスとなるように、電源電位の分
離領域に対し保護回路形成領域と半導体基板を夫々バッ
クバイアスして、外部端子からの過剰電流によるキャリ
アを分離領域に吸収させ、これにより、キャリアの半導
体基板への流入を防止して、周辺回路やメモリセルの破
壊を防止している。
公報では、保護回路形成領域と半導体基板との間に分離
領域を設けたトリプルウェル構造とし、その分離領域と
半導体基板とが逆バイアスとなるように、電源電位の分
離領域に対し保護回路形成領域と半導体基板を夫々バッ
クバイアスして、外部端子からの過剰電流によるキャリ
アを分離領域に吸収させ、これにより、キャリアの半導
体基板への流入を防止して、周辺回路やメモリセルの破
壊を防止している。
【０００７】
【発明が解決しようとする課題】従来、最も一般的に用
いられる入力保護回路は、ＭＯＳ型のフィールドトラン
ジスタで構成されることが多く、そのスナップバック
（snap back)特性を利用して放電を行っている。この場
合、入出力パッドに接続される拡散層へ過渡的にストレ
スが印加されるが、入力保護回路をフィールドトランジ
スタで構成した場合には、このストレスが接合容量だけ
で決まらず、ゲート酸化膜絶縁耐圧にも律速され、この
結果、近年の拡散層のＬＤＤ（Lightly Doped Drain)構
造やサリサイド化に伴い、その耐圧低下が生じていた。
いられる入力保護回路は、ＭＯＳ型のフィールドトラン
ジスタで構成されることが多く、そのスナップバック
（snap back)特性を利用して放電を行っている。この場
合、入出力パッドに接続される拡散層へ過渡的にストレ
スが印加されるが、入力保護回路をフィールドトランジ
スタで構成した場合には、このストレスが接合容量だけ
で決まらず、ゲート酸化膜絶縁耐圧にも律速され、この
結果、近年の拡散層のＬＤＤ（Lightly Doped Drain)構
造やサリサイド化に伴い、その耐圧低下が生じていた。
【０００８】また、例えば、上述した特開平７−２８３
４０５号公報に記載されているような方式では、入力保
護回路を構成するｎｐｎトランジスタのｐ型ベースを基
板バイアス電位に引いているので、特に、プラス（＋）
ノイズの時、ｎ型エミッタとｐ型ベースとの間の逆方向
接合降伏電圧が低くなり過ぎて、装置の誤動作を引き起
こす虞が有った。
４０５号公報に記載されているような方式では、入力保
護回路を構成するｎｐｎトランジスタのｐ型ベースを基
板バイアス電位に引いているので、特に、プラス（＋）
ノイズの時、ｎ型エミッタとｐ型ベースとの間の逆方向
接合降伏電圧が低くなり過ぎて、装置の誤動作を引き起
こす虞が有った。
【０００９】そこで、本発明の目的は、例えば、トリプ
ルウェル構造を利用した縦型バイポーラトランジスタを
用いて、比較的高い逆方向接合降伏耐圧を有し、また、
実質的に酸化膜絶縁耐圧に影響されず、ＭＯＳ型トラン
ジスタを主とした構成よりも入力サージに対する放電応
答性が良く、更に、素子面積も縮小できる入力保護回路
を提供することである。
ルウェル構造を利用した縦型バイポーラトランジスタを
用いて、比較的高い逆方向接合降伏耐圧を有し、また、
実質的に酸化膜絶縁耐圧に影響されず、ＭＯＳ型トラン
ジスタを主とした構成よりも入力サージに対する放電応
答性が良く、更に、素子面積も縮小できる入力保護回路
を提供することである。
【００１０】
【課題を解決するための手段】上述した課題を解決する
本発明の入力保護回路は、入出力端子と内部回路との間
にバイポーラトランジスタが接続された入力保護回路に
おいて、前記バイポーラトランジスタのベースが、キャ
パシタンスを介して前記入出力端子に接続されている。
本発明の入力保護回路は、入出力端子と内部回路との間
にバイポーラトランジスタが接続された入力保護回路に
おいて、前記バイポーラトランジスタのベースが、キャ
パシタンスを介して前記入出力端子に接続されている。
【００１１】本発明の一態様では、前記バイポーラトラ
ンジスタがｎｐｎ型であって、そのエミッタが前記入出
力端子に接続され、コレクタが接地されている。
ンジスタがｎｐｎ型であって、そのエミッタが前記入出
力端子に接続され、コレクタが接地されている。
【００１２】本発明の一態様では、前記キャパシタンス
の容量をＣp 、前記バイポーラトランジスタのエミッタ
とベースの間の接合容量をＣeb、前記バイポーラトラン
ジスタのエミッタとベースの間の接合降伏電圧をａ、前
記バイポーラトランジスタの所望のオン電圧をｂとした
時、Ｃp ＝｛（ｂ−ａ）／ａ｝Ｃeb±５％の範囲内であ
る。
の容量をＣp 、前記バイポーラトランジスタのエミッタ
とベースの間の接合容量をＣeb、前記バイポーラトラン
ジスタのエミッタとベースの間の接合降伏電圧をａ、前
記バイポーラトランジスタの所望のオン電圧をｂとした
時、Ｃp ＝｛（ｂ−ａ）／ａ｝Ｃeb±５％の範囲内であ
る。
【００１３】本発明の一態様では、前記バイポーラトラ
ンジスタがｐｎｐ型であって、そのエミッタが前記入出
力端子に接続され、コレクタが電源電圧に接続されてい
る。
ンジスタがｐｎｐ型であって、そのエミッタが前記入出
力端子に接続され、コレクタが電源電圧に接続されてい
る。
【００１４】本発明の一態様では、前記バイポーラトラ
ンジスタが、半導体基板に形成された縦型バイポーラト
ランジスタである。
ンジスタが、半導体基板に形成された縦型バイポーラト
ランジスタである。
【００１５】本発明の一態様では、前記縦型バイポーラ
トランジスタが、前記半導体基板内のトリプルウェル構
造により形成されている。
トランジスタが、前記半導体基板内のトリプルウェル構
造により形成されている。
【００１６】本発明の一態様では、前記キャパシタンス
が、前記入出力端子又はその延長部分と、層間絶縁膜を
介してそれに対向する前記バイポーラトランジスタのベ
ース引出し配線とにより形成されている。
が、前記入出力端子又はその延長部分と、層間絶縁膜を
介してそれに対向する前記バイポーラトランジスタのベ
ース引出し配線とにより形成されている。
【００１７】本発明の一態様では、前記ベース引出し配
線が、高融点金属シリサイド層で構成されている。
線が、高融点金属シリサイド層で構成されている。
【００１８】本発明の一態様では、前記入出力端子と前
記内部回路との間において、前記バイポーラトランジス
タの接続部と前記内部回路との間に抵抗素子が直列に設
けられている。
記内部回路との間において、前記バイポーラトランジス
タの接続部と前記内部回路との間に抵抗素子が直列に設
けられている。
【００１９】本発明の一態様では、前記抵抗素子と前記
内部回路との間に、ゲート及びソースが夫々接地された
ＭＯＳ型トランジスタのドレインが接続されている。
内部回路との間に、ゲート及びソースが夫々接地された
ＭＯＳ型トランジスタのドレインが接続されている。
【００２０】また、本発明の入力保護回路の製造方法
は、第１導電型の半導体基板の表面領域に選択的に絶縁
膜を形成する工程と、前記半導体基板の上に第１のレジ
ストマスクを所定パターンに形成する工程と、前記第１
のレジストマスクを貫通しない条件で全面に第２導電型
の第１の不純物をイオン注入し、前記第１のレジストマ
スクで覆われていない部分の前記半導体基板の所定深さ
位置に前記第１の不純物を導入する工程と、前記第１の
レジストマスクを除去した後、前記半導体基板の上に第
２のレジストマスクを、前記第１の不純物を導入した領
域上の一部が開口したパターンに形成する工程と、前記
第２のレジストマスクを貫通しない条件で全面に第２導
電型の第２の不純物をイオン注入する工程と、前記第２
のレジストマスクを除去した後、前記半導体基板の上に
第３のレジストマスクを、前記第１の不純物を導入した
領域上で且つ前記第２の不純物をイオン注入した領域に
より囲まれた領域上が開口したパターンに形成する工程
と、前記第３のレジストマスクを貫通しない条件で全面
に第１導電型の第３の不純物をイオン注入する工程と、
前記第３のレジストマスクを除去した後、熱処理を施し
て、前記第１の不純物を活性化させた第２導電型の第１
の拡散領域を形成するとともに、その第１の拡散領域上
に接した状態で、前記第２の不純物を活性化させた第２
導電型の第２の拡散領域、及び、前記第３の不純物を活
性化させた第１導電型の第３の拡散領域を夫々形成する
工程と、前記第１〜第３の拡散領域内に縦型バイポーラ
トランジスタを形成する工程とを有する。
は、第１導電型の半導体基板の表面領域に選択的に絶縁
膜を形成する工程と、前記半導体基板の上に第１のレジ
ストマスクを所定パターンに形成する工程と、前記第１
のレジストマスクを貫通しない条件で全面に第２導電型
の第１の不純物をイオン注入し、前記第１のレジストマ
スクで覆われていない部分の前記半導体基板の所定深さ
位置に前記第１の不純物を導入する工程と、前記第１の
レジストマスクを除去した後、前記半導体基板の上に第
２のレジストマスクを、前記第１の不純物を導入した領
域上の一部が開口したパターンに形成する工程と、前記
第２のレジストマスクを貫通しない条件で全面に第２導
電型の第２の不純物をイオン注入する工程と、前記第２
のレジストマスクを除去した後、前記半導体基板の上に
第３のレジストマスクを、前記第１の不純物を導入した
領域上で且つ前記第２の不純物をイオン注入した領域に
より囲まれた領域上が開口したパターンに形成する工程
と、前記第３のレジストマスクを貫通しない条件で全面
に第１導電型の第３の不純物をイオン注入する工程と、
前記第３のレジストマスクを除去した後、熱処理を施し
て、前記第１の不純物を活性化させた第２導電型の第１
の拡散領域を形成するとともに、その第１の拡散領域上
に接した状態で、前記第２の不純物を活性化させた第２
導電型の第２の拡散領域、及び、前記第３の不純物を活
性化させた第１導電型の第３の拡散領域を夫々形成する
工程と、前記第１〜第３の拡散領域内に縦型バイポーラ
トランジスタを形成する工程とを有する。
【００２１】また、本発明の別の態様による入力保護回
路の製造方法は、第１導電型の半導体基板の表面領域に
選択的に絶縁膜を形成する工程と、前記半導体基板の上
に第１のレジストマスクを所定パターンに形成する工程
と、前記第１のレジストマスクを貫通しない条件で全面
に第２導電型の第１の不純物をイオン注入し、前記第１
のレジストマスクで覆われていない部分の前記半導体基
板の所定深さ位置に前記第１の不純物を導入する工程
と、前記第１のレジストマスクを除去した後、前記半導
体基板の上に第２のレジストマスクを、前記第１の不純
物を導入した領域上の一部が開口したパターンに形成す
る工程と、前記第２のレジストマスクを貫通しない条件
で全面に第１導電型の第２の不純物をイオン注入する工
程と、前記第２のレジストマスクを除去した後、前記半
導体基板の上に第３のレジストマスクを、前記第１の不
純物を導入した領域上で且つ前記第２の不純物をイオン
注入した領域を囲む領域上が開口したパターンに形成す
る工程と、前記第３のレジストマスクを貫通しない条件
で全面に第２導電型の第３の不純物をイオン注入する工
程と、前記第３のレジストマスクを除去した後、熱処理
を施して、前記第１の不純物を活性化させた第２導電型
の第１の拡散領域を形成するとともに、その第１の拡散
領域上に接した状態で、前記第３の不純物を活性化させ
た第２導電型の第２の拡散領域、及び、前記第２の不純
物を活性化させた第１導電型の第３の拡散領域を夫々形
成する工程と、前記第１〜第３の拡散領域内に縦型バイ
ポーラトランジスタを形成する工程とを有する。
路の製造方法は、第１導電型の半導体基板の表面領域に
選択的に絶縁膜を形成する工程と、前記半導体基板の上
に第１のレジストマスクを所定パターンに形成する工程
と、前記第１のレジストマスクを貫通しない条件で全面
に第２導電型の第１の不純物をイオン注入し、前記第１
のレジストマスクで覆われていない部分の前記半導体基
板の所定深さ位置に前記第１の不純物を導入する工程
と、前記第１のレジストマスクを除去した後、前記半導
体基板の上に第２のレジストマスクを、前記第１の不純
物を導入した領域上の一部が開口したパターンに形成す
る工程と、前記第２のレジストマスクを貫通しない条件
で全面に第１導電型の第２の不純物をイオン注入する工
程と、前記第２のレジストマスクを除去した後、前記半
導体基板の上に第３のレジストマスクを、前記第１の不
純物を導入した領域上で且つ前記第２の不純物をイオン
注入した領域を囲む領域上が開口したパターンに形成す
る工程と、前記第３のレジストマスクを貫通しない条件
で全面に第２導電型の第３の不純物をイオン注入する工
程と、前記第３のレジストマスクを除去した後、熱処理
を施して、前記第１の不純物を活性化させた第２導電型
の第１の拡散領域を形成するとともに、その第１の拡散
領域上に接した状態で、前記第３の不純物を活性化させ
た第２導電型の第２の拡散領域、及び、前記第２の不純
物を活性化させた第１導電型の第３の拡散領域を夫々形
成する工程と、前記第１〜第３の拡散領域内に縦型バイ
ポーラトランジスタを形成する工程とを有する。
【００２２】本発明の一態様では、前記半導体基板の表
面領域に選択的に凹部を形成し、それらの凹部を埋め込
むように前記絶縁膜を形成する。
面領域に選択的に凹部を形成し、それらの凹部を埋め込
むように前記絶縁膜を形成する。
【００２３】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００２４】図１に、本発明の一実施の形態によるｎｐ
ｎバイポーラトランジスタを用いた入力保護回路の等価
回路図を、図２に、その概略断面構成図を夫々示す。
ｎバイポーラトランジスタを用いた入力保護回路の等価
回路図を、図２に、その概略断面構成図を夫々示す。
【００２５】図１及び図２に示すように、入出力パッド
１と内部回路２との間に入力保護回路が設けられる。
１と内部回路２との間に入力保護回路が設けられる。
【００２６】図２に示すように、入力保護回路は、ｐ型
シリコン半導体基板１０の基板部、その基板部に設けら
れたｎウェル１１、及び、そのｎウェル１１内に設けら
れたｐウェル１２による所謂トリプルウェル構造により
形成された縦型ｎｐｎバイポーラトランジスタＢＮ
1 （図１参照）を有している。即ち、縦型ｎｐｎトラン
ジスタＢＮ1 は、ｐウェル１２の表面領域に形成された
ｎ+ 拡散層１３をエミッタ、ｐウェル１２をベース、ｎ
ウェル１１をコレクタとして構成されている。１４は、
ベース引き出し用のｐ+ 拡散層、１５は、コレクタ引き
出し用のｎ+ 拡散層である。
シリコン半導体基板１０の基板部、その基板部に設けら
れたｎウェル１１、及び、そのｎウェル１１内に設けら
れたｐウェル１２による所謂トリプルウェル構造により
形成された縦型ｎｐｎバイポーラトランジスタＢＮ
1 （図１参照）を有している。即ち、縦型ｎｐｎトラン
ジスタＢＮ1 は、ｐウェル１２の表面領域に形成された
ｎ+ 拡散層１３をエミッタ、ｐウェル１２をベース、ｎ
ウェル１１をコレクタとして構成されている。１４は、
ベース引き出し用のｐ+ 拡散層、１５は、コレクタ引き
出し用のｎ+ 拡散層である。
【００２７】図１に示すように、ｎｐｎトランジスタＢ
Ｎ1 のエミッタが入出力パッド１に接続され、コレクタ
が接地されている。また、ｎｐｎトランジスタＢＮ1 の
ベースは、ｎウェル１１のウェル抵抗Ｒn を介してコレ
クタに接続されるとともに、キャパシタンスＣp を介し
て入出力パッド１に接続されている。
Ｎ1 のエミッタが入出力パッド１に接続され、コレクタ
が接地されている。また、ｎｐｎトランジスタＢＮ1 の
ベースは、ｎウェル１１のウェル抵抗Ｒn を介してコレ
クタに接続されるとともに、キャパシタンスＣp を介し
て入出力パッド１に接続されている。
【００２８】このｎｐｎトランジスタＢＮ1 の接続部と
内部回路２との間には、ＥＳＤ（Electro-Static Disch
arge) 保護抵抗Ｒs が直列に設けられ、そのＥＳＤ保護
抵抗Ｒs と内部回路２との間にｎチャネルＭＯＳトラン
ジスタＮ1 が接続されている。図２に示すように、ｎチ
ャネルＭＯＳトランジスタＮ1 は、シリコン半導体基板
１０のｐ型基板部の表面領域に形成された一対のｎ+ 拡
散層１６、１７とポリシリコンゲート１８とにより構成
され、そのドレイン１７が、内部回路２の入力段に接続
されるとともに、ソース１６及びゲート１８が共に接地
されている。
内部回路２との間には、ＥＳＤ（Electro-Static Disch
arge) 保護抵抗Ｒs が直列に設けられ、そのＥＳＤ保護
抵抗Ｒs と内部回路２との間にｎチャネルＭＯＳトラン
ジスタＮ1 が接続されている。図２に示すように、ｎチ
ャネルＭＯＳトランジスタＮ1 は、シリコン半導体基板
１０のｐ型基板部の表面領域に形成された一対のｎ+ 拡
散層１６、１７とポリシリコンゲート１８とにより構成
され、そのドレイン１７が、内部回路２の入力段に接続
されるとともに、ソース１６及びゲート１８が共に接地
されている。
【００２９】今、入出力パッド１の電位をＶ、ｎ+ 拡散
層１３（エミッタ）とｐウェル１２（ベース）との間の
接合容量をＣeb、ベース引き出し配線部１４と入出力パ
ッド１との間の寄生容量（即ち、キャパシタンスＣp の
容量）をＣp 、ＥＳＤ保護抵抗Ｒs の抵抗値をＲs 、保
護抵抗Ｒs と内部回路２との間のノードにおける電位を
ｖとする。
層１３（エミッタ）とｐウェル１２（ベース）との間の
接合容量をＣeb、ベース引き出し配線部１４と入出力パ
ッド１との間の寄生容量（即ち、キャパシタンスＣp の
容量）をＣp 、ＥＳＤ保護抵抗Ｒs の抵抗値をＲs 、保
護抵抗Ｒs と内部回路２との間のノードにおける電位を
ｖとする。
【００３０】ＭＯＳトランジスタＮ1 におけるゲート酸
化膜破壊耐圧をＢＶox、ドレインでの降伏電圧をＢ
Ｖds、ｎｐｎトランジスタＢＮ1 における耐圧（又は、
オン時の電圧）をＢＶnpn とすると、入力ノイズＶ* に
対し、以下の式が成り立たなければならない。 （１）ＭＯＳトランジスタＮ1 の保護のため ｖ2 ＝Ｖ* −ｉ・Ｒs ＜ＢＶds＜ＢＶox …（１） （２）ｎｐｎトランジスタＢＮ1 の保護のため ｖ1 ＝ＢＶds＋ｉ・Ｒs ≧ＢＶnpn …（２） （３）ｎｐｎトランジスタＢＮ1 のオン条件 ｖ1 ＝（Ｃp ／Ｃt ）・Ｖ* ＞ＢＶnpn …（３） 但し、Ｃt ＝Ｃeb＋Ｃp 、また、ｉは、保護抵抗Ｒs を
流れる電流である。
化膜破壊耐圧をＢＶox、ドレインでの降伏電圧をＢ
Ｖds、ｎｐｎトランジスタＢＮ1 における耐圧（又は、
オン時の電圧）をＢＶnpn とすると、入力ノイズＶ* に
対し、以下の式が成り立たなければならない。 （１）ＭＯＳトランジスタＮ1 の保護のため ｖ2 ＝Ｖ* −ｉ・Ｒs ＜ＢＶds＜ＢＶox …（１） （２）ｎｐｎトランジスタＢＮ1 の保護のため ｖ1 ＝ＢＶds＋ｉ・Ｒs ≧ＢＶnpn …（２） （３）ｎｐｎトランジスタＢＮ1 のオン条件 ｖ1 ＝（Ｃp ／Ｃt ）・Ｖ* ＞ＢＶnpn …（３） 但し、Ｃt ＝Ｃeb＋Ｃp 、また、ｉは、保護抵抗Ｒs を
流れる電流である。
【００３１】既述した特開平７−２８３４０５号公報の
構成では、通常、ベースに相当するｐウェルの電位が基
板バイアス電位Ｖbbに引かれている。このため、ノイズ
印加の際、実際には、マイナス（−）ノイズの時には、
エミッタであるｎ+ 拡散層とベースであるｐウェルとの
間の順方向オン電圧が、プラス（＋）ノイズの時には、
エミッタであるｎ+ 拡散層とベースであるｐウェルとの
間の逆方向接合降伏電圧が夫々しきい値となって、次段
のＭＯＳトランジスタにかかる電圧をクランプする。し
かるに、この構成では、例えば、かなり高い電圧（例え
ば、７Ｖ程度）を電源電圧として、若しくは、ストレス
試験にて使用する場合、特に、プラス（＋）ノイズ時
に、エミッタであるｎ+ 拡散層とベースであるｐウェル
との間の逆方向接合降伏電圧が低くなり過ぎるという欠
点が有った。
構成では、通常、ベースに相当するｐウェルの電位が基
板バイアス電位Ｖbbに引かれている。このため、ノイズ
印加の際、実際には、マイナス（−）ノイズの時には、
エミッタであるｎ+ 拡散層とベースであるｐウェルとの
間の順方向オン電圧が、プラス（＋）ノイズの時には、
エミッタであるｎ+ 拡散層とベースであるｐウェルとの
間の逆方向接合降伏電圧が夫々しきい値となって、次段
のＭＯＳトランジスタにかかる電圧をクランプする。し
かるに、この構成では、例えば、かなり高い電圧（例え
ば、７Ｖ程度）を電源電圧として、若しくは、ストレス
試験にて使用する場合、特に、プラス（＋）ノイズ時
に、エミッタであるｎ+ 拡散層とベースであるｐウェル
との間の逆方向接合降伏電圧が低くなり過ぎるという欠
点が有った。
【００３２】この点を考慮して、図１及び図２に示す実
施の形態では、入出力パッド１に接続されているｎ+ 拡
散層１３（エミッタ）に対してベースとなるｐウェル１
２を、キャパシタンスＣp を介して入出力パッド１に接
続することで、エミッタであるｎ+ 拡散層１３とベース
であるｐウェル１２との間の逆方向接合降伏電圧を意図
的に高くしている。この場合、逆に、マイナス（−）ノ
イズ時には、エミッタであるｎ+ 拡散層１３とベースで
あるｐウェル１２との間の順方向オン電圧が上昇する
が、このマイナス（−）ノイズ時には、次段のＭＯＳト
ランジスタＮ1 でのドレイン接合部が順方向接合とな
り、プラス（＋）ノイズ時よりも大きなマージンが有っ
て、特に問題は生じない。
施の形態では、入出力パッド１に接続されているｎ+ 拡
散層１３（エミッタ）に対してベースとなるｐウェル１
２を、キャパシタンスＣp を介して入出力パッド１に接
続することで、エミッタであるｎ+ 拡散層１３とベース
であるｐウェル１２との間の逆方向接合降伏電圧を意図
的に高くしている。この場合、逆に、マイナス（−）ノ
イズ時には、エミッタであるｎ+ 拡散層１３とベースで
あるｐウェル１２との間の順方向オン電圧が上昇する
が、このマイナス（−）ノイズ時には、次段のＭＯＳト
ランジスタＮ1 でのドレイン接合部が順方向接合とな
り、プラス（＋）ノイズ時よりも大きなマージンが有っ
て、特に問題は生じない。
【００３３】図３に、上述した実施の形態の構成を実際
のＤＲＡＭに適用した概略断面図を、図４に、その入出
力部の平面配置図を夫々示す。
のＤＲＡＭに適用した概略断面図を、図４に、その入出
力部の平面配置図を夫々示す。
【００３４】図３に示すように、このＤＲＡＭでは、ｐ
型シリコン半導体基板１０の表面領域に選択的に形成さ
れた埋め込みＳｉＯ2 膜２１により素子間及び素子内に
おける絶縁分離が夫々なされている。
型シリコン半導体基板１０の表面領域に選択的に形成さ
れた埋め込みＳｉＯ2 膜２１により素子間及び素子内に
おける絶縁分離が夫々なされている。
【００３５】ＤＲＡＭの周辺回路部には、例えば、ｐ型
シリコン半導体基板１０の表面近傍に形成された一対の
ｎ+ 拡散層２２及びポリシリコンゲート２３からなるｎ
チャネルＭＯＳトランジスタと、ｐ型シリコン半導体基
板１０内にメモリセルアレイ部にまで跨がって設けられ
たｎウェル２６の表面近傍に形成された一対のｐ+ 拡散
層２４及びポリシリコンゲート２５からなるｎチャネル
ＭＯＳトランジスタとによりＣＭＯＳインバータが形成
されている。
シリコン半導体基板１０の表面近傍に形成された一対の
ｎ+ 拡散層２２及びポリシリコンゲート２３からなるｎ
チャネルＭＯＳトランジスタと、ｐ型シリコン半導体基
板１０内にメモリセルアレイ部にまで跨がって設けられ
たｎウェル２６の表面近傍に形成された一対のｐ+ 拡散
層２４及びポリシリコンゲート２５からなるｎチャネル
ＭＯＳトランジスタとによりＣＭＯＳインバータが形成
されている。
【００３６】また、ＤＲＡＭのメモリセルアレイ部に
は、ｎウェル２６内に設けられたｐウェル２７の表面領
域に、一対のｎ+ 拡散層２８及びポリシリコンゲート２
９により、各メモリセルのトランスファーゲートである
ｎチャネルＭＯＳトランジスタが形成され、このｎチャ
ネルＭＯＳトランジスタの一方のｎ+ 拡散層２８に接続
してスタック型のメモリセルキャパシタ３０が形成され
ている。そして、ｎチャネルＭＯＳトランジスタの他方
のｎ+ 拡散層２８には、高融点金属シリサイド層からな
るビット線３１が接続されている。なお、ｐウェル２７
には、ｐ+ 拡散層３２を介して、層間絶縁膜３４上のア
ルミニウム配線３３からバックバイアス電位Ｖbbが与え
られている。
は、ｎウェル２６内に設けられたｐウェル２７の表面領
域に、一対のｎ+ 拡散層２８及びポリシリコンゲート２
９により、各メモリセルのトランスファーゲートである
ｎチャネルＭＯＳトランジスタが形成され、このｎチャ
ネルＭＯＳトランジスタの一方のｎ+ 拡散層２８に接続
してスタック型のメモリセルキャパシタ３０が形成され
ている。そして、ｎチャネルＭＯＳトランジスタの他方
のｎ+ 拡散層２８には、高融点金属シリサイド層からな
るビット線３１が接続されている。なお、ｐウェル２７
には、ｐ+ 拡散層３２を介して、層間絶縁膜３４上のア
ルミニウム配線３３からバックバイアス電位Ｖbbが与え
られている。
【００３７】このＤＲＡＭの入出力部には、上述した実
施の形態による入力保護回路が設けられている。
施の形態による入力保護回路が設けられている。
【００３８】即ち、ｐ型シリコン半導体基板１０の表面
領域にｎウェル１１が設けられ、そのｎウェル１１内に
ｐウェル１２が設けられて、トリプルウェル構造が形成
されている。そして、このトリプルウェル構造に、縦型
ｎｐｎトランジスタ（既述した縦型ｎｐｎトランジスタ
ＢＮ1 ）が形成されている。
領域にｎウェル１１が設けられ、そのｎウェル１１内に
ｐウェル１２が設けられて、トリプルウェル構造が形成
されている。そして、このトリプルウェル構造に、縦型
ｎｐｎトランジスタ（既述した縦型ｎｐｎトランジスタ
ＢＮ1 ）が形成されている。
【００３９】ｎウェル１１の表面部には、コレクタ引き
出し用のｎ+ 拡散層１５が形成され、このｎ+ 拡散層１
５が、基準電位のアルミニウム配線３５に接続されて接
地されている。
出し用のｎ+ 拡散層１５が形成され、このｎ+ 拡散層１
５が、基準電位のアルミニウム配線３５に接続されて接
地されている。
【００４０】ｐウェル１２の表面部には、エミッタであ
るｎ+ 拡散層１３が形成され、このｎ+ 拡散層１３が、
他のアルミニウム配線と同時に形成された入出力パッド
１に接続されている。
るｎ+ 拡散層１３が形成され、このｎ+ 拡散層１３が、
他のアルミニウム配線と同時に形成された入出力パッド
１に接続されている。
【００４１】ｐウェル１２の表面部には、また、ベース
引き出し用のｐ+ 拡散層１４が形成され、このｐ+ 拡散
層１４に、高融点金属シリサイド層からなるベース引き
出し配線３６が接続されている。そして、このベース引
き出し配線３６が、層間絶縁膜３４を介して入出力パッ
ド１に対向し、これにより、既述したキャパシタンスＣ
p が構成されている。
引き出し用のｐ+ 拡散層１４が形成され、このｐ+ 拡散
層１４に、高融点金属シリサイド層からなるベース引き
出し配線３６が接続されている。そして、このベース引
き出し配線３６が、層間絶縁膜３４を介して入出力パッ
ド１に対向し、これにより、既述したキャパシタンスＣ
p が構成されている。
【００４２】この時、入出力パッド１自体ではなく、入
出力パッド１の延長部分にベース引き出し配線３６を対
向させても良い。
出力パッド１の延長部分にベース引き出し配線３６を対
向させても良い。
【００４３】エミッタであるｎ+ 拡散層１３は、また、
高融点金属シリサイド層で構成された抵抗素子３７に接
続されている。この抵抗素子３７は、既述したＥＳＤ保
護抵抗Ｒs を構成するものである。
高融点金属シリサイド層で構成された抵抗素子３７に接
続されている。この抵抗素子３７は、既述したＥＳＤ保
護抵抗Ｒs を構成するものである。
【００４４】なお、ベース引き出し配線３６及び抵抗素
子３７は、いずれも、上述したメモリセルアレイ部のビ
ット線３１と同時に形成される。
子３７は、いずれも、上述したメモリセルアレイ部のビ
ット線３１と同時に形成される。
【００４５】抵抗素子３７の他端部は、ｐ型シリコン半
導体基板１０の表面領域に設けられた一対のｎ+ 拡散層
１６、１７及びポリシリコンゲート１８からなるＭＯＳ
トランジスタ（既述したＭＯＳトランジスタＮ1 ）の一
方のｎ+ 拡散層１７に接続されるとともに、アルミニウ
ム配線３８を介して、内部回路である周辺回路部のＣＭ
ＯＳインバータを構成する各トランジスタのゲート２
３、２５に夫々接続されている。
導体基板１０の表面領域に設けられた一対のｎ+ 拡散層
１６、１７及びポリシリコンゲート１８からなるＭＯＳ
トランジスタ（既述したＭＯＳトランジスタＮ1 ）の一
方のｎ+ 拡散層１７に接続されるとともに、アルミニウ
ム配線３８を介して、内部回路である周辺回路部のＣＭ
ＯＳインバータを構成する各トランジスタのゲート２
３、２５に夫々接続されている。
【００４６】なお、図３には示していないが、ＭＯＳト
ランジスタ（Ｎ1 ）のポリシリコンゲート１８及び他方
のｎ+ 拡散層１６は、高融点金属シリサイド層で構成さ
れた接地配線３９（図４参照）に夫々接続されている。
ランジスタ（Ｎ1 ）のポリシリコンゲート１８及び他方
のｎ+ 拡散層１６は、高融点金属シリサイド層で構成さ
れた接地配線３９（図４参照）に夫々接続されている。
【００４７】このＤＲＡＭにおいて、キャパシタンスＣ
p の具体的な構成例を説明する。
p の具体的な構成例を説明する。
【００４８】入出力部のトリプルウェル構造において、
例えば、濃度ピークが１０18／ｃｍ3 オーダーのｐウェ
ル１２と１０20〜１０21／ｃｍ3 オーダーのｎ+ 拡散層
１３の間の接合降伏電圧ＢＶnpn は約７Ｖ程度となる。
例えば、濃度ピークが１０18／ｃｍ3 オーダーのｐウェ
ル１２と１０20〜１０21／ｃｍ3 オーダーのｎ+ 拡散層
１３の間の接合降伏電圧ＢＶnpn は約７Ｖ程度となる。
【００４９】今、７Ｖ動作を可能とする目的で、この接
合降伏電圧ＢＶnpn を１．０Ｖ程度高く設定したい、即
ち、Ｖ* ≧８〔Ｖ〕以上で接合降伏を起こさせたい場合
について述べる。
合降伏電圧ＢＶnpn を１．０Ｖ程度高く設定したい、即
ち、Ｖ* ≧８〔Ｖ〕以上で接合降伏を起こさせたい場合
について述べる。
【００５０】まず、ｐウェル１２の形成面積を制御して
ｐウェル１２とｎウェル１１間の接合容量を決め、次
に、図３に示すように、キャパシタンスＣp を、高融点
金属シリサイド層からなるベース引き出し配線３６と入
出力パッド１の間の層間容量で制御する。
ｐウェル１２とｎウェル１１間の接合容量を決め、次
に、図３に示すように、キャパシタンスＣp を、高融点
金属シリサイド層からなるベース引き出し配線３６と入
出力パッド１の間の層間容量で制御する。
【００５１】 今、 Ｖ* −ｖ1 ＝７．０ …（４） であるから、（３）式を使うと、 Ｖ* ｛１−（Ｃp ／Ｃt ）｝＝７ …（５） 従って、 １−Ｃp ／Ｃt ＝７／Ｖ* ＝７／８ …（６） とすれば良く、これより、 Ｃp ＝（１／７）Ｃeb …（７） となる。
【００５２】今、高融点金属シリサイド層からなるベー
ス引き出し配線３６とアルミニウムからなる入出力パッ
ド１の間の層間絶縁膜３４（ＳｉＯ2 ：誘電率約３．
８）の膜厚を５００ｎｍとすると、その単位容量は約
６．７×１０-17 〔Ｆ／μｍ2 〕と見積もられる。一
方、Ｃebとしては、上述した濃度ピークが１０18／ｃｍ
3 オーダーのｐウェル１２と１０20〜１０21／ｃｍ3 オ
ーダーのｎ+ 拡散層１３の間の接合容量は、面成分が約
４．５×１０-16 〔Ｆ／μｍ2 〕、線成分が約３．４×
１０-16 〔Ｆ／μｍ〕と夫々なる。即ち、縦型ｎｐｎト
ランジスタＢＮ1 のエミッタ領域（ｎ+ 拡散層１３）
を、例えば、１μｍ2 （周囲長：４μｍ）とすれば、ト
ータルのＣebは、約１８．１×１０-16 〔Ｆ〕となる。
ス引き出し配線３６とアルミニウムからなる入出力パッ
ド１の間の層間絶縁膜３４（ＳｉＯ2 ：誘電率約３．
８）の膜厚を５００ｎｍとすると、その単位容量は約
６．７×１０-17 〔Ｆ／μｍ2 〕と見積もられる。一
方、Ｃebとしては、上述した濃度ピークが１０18／ｃｍ
3 オーダーのｐウェル１２と１０20〜１０21／ｃｍ3 オ
ーダーのｎ+ 拡散層１３の間の接合容量は、面成分が約
４．５×１０-16 〔Ｆ／μｍ2 〕、線成分が約３．４×
１０-16 〔Ｆ／μｍ〕と夫々なる。即ち、縦型ｎｐｎト
ランジスタＢＮ1 のエミッタ領域（ｎ+ 拡散層１３）
を、例えば、１μｍ2 （周囲長：４μｍ）とすれば、ト
ータルのＣebは、約１８．１×１０-16 〔Ｆ〕となる。
【００５３】そこで、（７）式の比率を満たすために
は、ベース引き出し配線３６と入出力パッド１との対向
面積で決まるキャパシタンスＣp の平面積を、 １８．１×１０-16 ／７／６．７×１０-17 ≒３．８８
〔μｍ2 〕 とすれば良いことになる。
は、ベース引き出し配線３６と入出力パッド１との対向
面積で決まるキャパシタンスＣp の平面積を、 １８．１×１０-16 ／７／６．７×１０-17 ≒３．８８
〔μｍ2 〕 とすれば良いことになる。
【００５４】実際、上述したｐウェル１２とｎウェル１
１間の接合容量やベース引き出し配線３６と入出力パッ
ド１間の層間膜容量は、いずれもプロセス上安定に作る
ことができ、その精度は±５％以内に制御することがで
きる。
１間の接合容量やベース引き出し配線３６と入出力パッ
ド１間の層間膜容量は、いずれもプロセス上安定に作る
ことができ、その精度は±５％以内に制御することがで
きる。
【００５５】上述したキャパシタンスＣp の条件をより
一般化して説明すると、ｎｐｎトランジスタのエミッタ
−ベース間の接合降伏電圧ａに対し、ｎｐｎトランジス
タのオン電圧をｂに設定したい場合、 Ｃp ＝｛（ｂ−ａ）／ａ｝Ｃeb …（８） に設定すれば良い。精度は±５％以内で良い。
一般化して説明すると、ｎｐｎトランジスタのエミッタ
−ベース間の接合降伏電圧ａに対し、ｎｐｎトランジス
タのオン電圧をｂに設定したい場合、 Ｃp ＝｛（ｂ−ａ）／ａ｝Ｃeb …（８） に設定すれば良い。精度は±５％以内で良い。
【００５６】次に、図５及び図６を参照して、図３の構
造の製造方法を説明する。
造の製造方法を説明する。
【００５７】以下に説明する方法では、浅トレンチ分離
（Shallow Trench Isolation) 法を素子分離法として、
トリプルウェルと組み合わせている。
（Shallow Trench Isolation) 法を素子分離法として、
トリプルウェルと組み合わせている。
【００５８】まず、図５（ａ）に示すように、ｐ型単結
晶シリコン半導体基板１０の主面表面に厚さ２０ｎｍ程
度のＳｉＯ2 膜４０を熱酸化法で形成し、次いで、その
上に、減圧ＣＶＤ法により、厚さ１５０〜２００ｎｍ程
度の窒化シリコン膜４１を形成する。次に、この窒化シ
リコン膜４１上にフォトレジスト（不図示）を形成し、
そのフォトレジストをフォトリソグラフィーによりパタ
ーニングして、素子間分離及び素子内における絶縁分離
を行う領域が開口したパターンにフォトレジストを加工
する。しかる後、そのフォトレジストをエッチングマス
クとして用いて、窒化シリコン膜４１及びＳｉＯ2 膜４
０を順次エッチングし、更に、シリコン半導体基板１０
の表面も一部エッチングして、図示の如く、シリコン半
導体基板１０表面に深さ０．３〜０．４μｍ程度の凹部
４２を形成する。
晶シリコン半導体基板１０の主面表面に厚さ２０ｎｍ程
度のＳｉＯ2 膜４０を熱酸化法で形成し、次いで、その
上に、減圧ＣＶＤ法により、厚さ１５０〜２００ｎｍ程
度の窒化シリコン膜４１を形成する。次に、この窒化シ
リコン膜４１上にフォトレジスト（不図示）を形成し、
そのフォトレジストをフォトリソグラフィーによりパタ
ーニングして、素子間分離及び素子内における絶縁分離
を行う領域が開口したパターンにフォトレジストを加工
する。しかる後、そのフォトレジストをエッチングマス
クとして用いて、窒化シリコン膜４１及びＳｉＯ2 膜４
０を順次エッチングし、更に、シリコン半導体基板１０
の表面も一部エッチングして、図示の如く、シリコン半
導体基板１０表面に深さ０．３〜０．４μｍ程度の凹部
４２を形成する。
【００５９】次に、図５（ｂ）に示すように、フォトレ
ジストを除去した後、主として凹部４２内にトータル膜
厚７００〜８００ｎｍ程度の埋め込みＳｉＯ2 膜２１を
減圧ＣＶＤ法により堆積させ、ＣＭＰ（Chemical Mecha
nical Polishing : 化学機械研磨）法により、凹部４２
外のＳｉＯ2 膜２１を除去する。しかる後、窒化シリコ
ン膜４１を熱リン酸で除去する。
ジストを除去した後、主として凹部４２内にトータル膜
厚７００〜８００ｎｍ程度の埋め込みＳｉＯ2 膜２１を
減圧ＣＶＤ法により堆積させ、ＣＭＰ（Chemical Mecha
nical Polishing : 化学機械研磨）法により、凹部４２
外のＳｉＯ2 膜２１を除去する。しかる後、窒化シリコ
ン膜４１を熱リン酸で除去する。
【００６０】次に、図５（ｃ）に示すように、全面にフ
ォトレジスト４３を形成した後、このフォトレジスト４
３をフォトリソグラフィーによりパターニングして、図
示の如く、図３のｎウェル１１、２６を形成すべき領域
のみを開口する。しかる後、全面に、ｎ型不純物４４と
してリン（Ｐ）を、フォトレジスト４３を貫通しない条
件、例えば、２．５〜３ＭｅＶ程度の加速電圧、１×１
０13〜２×１０13／ｃｍ2 程度のドーズ量でイオン注入
し、シリコン半導体基板１０の所定深さ位置にｎ型不純
物打ち込み領域１１ａ、２６ａを夫々形成する。
ォトレジスト４３を形成した後、このフォトレジスト４
３をフォトリソグラフィーによりパターニングして、図
示の如く、図３のｎウェル１１、２６を形成すべき領域
のみを開口する。しかる後、全面に、ｎ型不純物４４と
してリン（Ｐ）を、フォトレジスト４３を貫通しない条
件、例えば、２．５〜３ＭｅＶ程度の加速電圧、１×１
０13〜２×１０13／ｃｍ2 程度のドーズ量でイオン注入
し、シリコン半導体基板１０の所定深さ位置にｎ型不純
物打ち込み領域１１ａ、２６ａを夫々形成する。
【００６１】次に、図６（ａ）に示すように、フォトレ
ジスト４３を除去した後、全面にフォトレジスト４５を
形成し、このフォトレジスト４５をフォトリソグラフィ
ーによりパターニングして、図示の如く、ｎ型不純物打
ち込み領域１１ａ、２６ａ上で、且つ、図３のｐウェル
１２、２７を形成すべき領域を夫々取り囲む領域のみを
開口する。しかる後、全面に、ｎ型不純物４６としてリ
ン（Ｐ）を、フォトレジスト４５を貫通しない条件、例
えば、９００ＫｅＶ程度の加速電圧、１×１０13〜２×
１０13／ｃｍ2 程度のドーズ量でイオン注入し、ｎ型不
純物打ち込み領域１１ａ、２６ａ上の浅い位置にｎ型不
純物打ち込み領域１１ｂ、２６ｂを夫々形成する。
ジスト４３を除去した後、全面にフォトレジスト４５を
形成し、このフォトレジスト４５をフォトリソグラフィ
ーによりパターニングして、図示の如く、ｎ型不純物打
ち込み領域１１ａ、２６ａ上で、且つ、図３のｐウェル
１２、２７を形成すべき領域を夫々取り囲む領域のみを
開口する。しかる後、全面に、ｎ型不純物４６としてリ
ン（Ｐ）を、フォトレジスト４５を貫通しない条件、例
えば、９００ＫｅＶ程度の加速電圧、１×１０13〜２×
１０13／ｃｍ2 程度のドーズ量でイオン注入し、ｎ型不
純物打ち込み領域１１ａ、２６ａ上の浅い位置にｎ型不
純物打ち込み領域１１ｂ、２６ｂを夫々形成する。
【００６２】次に、図６（ｂ）に示すように、フォトレ
ジスト４５を除去した後、全面にフォトレジスト４７を
形成し、このフォトレジスト４７をフォトリソグラフィ
ーによりパターニングして、図示の如く、図３のｐウェ
ル１２、２７を形成すべき領域のみを開口する。しかる
後、全面に、ｐ型不純物４８としてホウ素（Ｂ）を、フ
ォトレジスト４７を貫通しない条件、例えば、６０Ｋｅ
Ｖ程度の加速電圧、５×１０12〜６×１０12／ｃｍ2 程
度のドーズ量でイオン注入し、ｎ型不純物打ち込み領域
１１ａ、２６ａ上の浅い位置にｐ型不純物打ち込み領域
１２ａ、２７ａを夫々形成する。
ジスト４５を除去した後、全面にフォトレジスト４７を
形成し、このフォトレジスト４７をフォトリソグラフィ
ーによりパターニングして、図示の如く、図３のｐウェ
ル１２、２７を形成すべき領域のみを開口する。しかる
後、全面に、ｐ型不純物４８としてホウ素（Ｂ）を、フ
ォトレジスト４７を貫通しない条件、例えば、６０Ｋｅ
Ｖ程度の加速電圧、５×１０12〜６×１０12／ｃｍ2 程
度のドーズ量でイオン注入し、ｎ型不純物打ち込み領域
１１ａ、２６ａ上の浅い位置にｐ型不純物打ち込み領域
１２ａ、２７ａを夫々形成する。
【００６３】この後、１０００〜１１００℃程度の熱処
理を施して、夫々の領域に導入した不純物を活性化さ
せ、図３に示すように、ｎ型不純物打ち込み領域１１
ａ、２６ａと１１ｂ、２６ｂとによりｎウェル１１、２
６を、ｐ型不純物打ち込み領域１２ａ、２７ａによりｐ
ウェル１２、２７を夫々形成する。
理を施して、夫々の領域に導入した不純物を活性化さ
せ、図３に示すように、ｎ型不純物打ち込み領域１１
ａ、２６ａと１１ｂ、２６ｂとによりｎウェル１１、２
６を、ｐ型不純物打ち込み領域１２ａ、２７ａによりｐ
ウェル１２、２７を夫々形成する。
【００６４】なお、上述した方法で、ｎ型不純物４６と
ｐ型不純物４８のイオン注入の順序は逆でも良い。
ｐ型不純物４８のイオン注入の順序は逆でも良い。
【００６５】例えば、図７（ａ）に示すように、先にフ
ォトレジスト４７のマスクパターンを形成してｐ型不純
物４８のイオン注入を行った後、図７（ｂ）に示すよう
に、フォトレジスト４５のマスクパターンを形成してｎ
型不純物４６のイオン注入を行っても良い。
ォトレジスト４７のマスクパターンを形成してｐ型不純
物４８のイオン注入を行った後、図７（ｂ）に示すよう
に、フォトレジスト４５のマスクパターンを形成してｎ
型不純物４６のイオン注入を行っても良い。
【００６６】このように、トリプルウェル構造を完成さ
せた後、図８（ａ）に示すように、埋め込みＳｉＯ2 膜
２１で分離された各表面領域に熱酸化を施した後、低圧
ＣＶＤ法により全面に多結晶シリコン膜を形成する。そ
して、フォトリソグラフィ及びこれに続くドライエッチ
ングにより、ゲート酸化膜５０，５１，５２，５３及び
ゲート電極１８，２３，２５，２９を形成する。
せた後、図８（ａ）に示すように、埋め込みＳｉＯ2 膜
２１で分離された各表面領域に熱酸化を施した後、低圧
ＣＶＤ法により全面に多結晶シリコン膜を形成する。そ
して、フォトリソグラフィ及びこれに続くドライエッチ
ングにより、ゲート酸化膜５０，５１，５２，５３及び
ゲート電極１８，２３，２５，２９を形成する。
【００６７】そして、所定形状のレジストマスクを形成
し、ｎ型不純物、ここでは砒素（Ａｓ）をイオン注入し
てアニールを施すことにより、埋め込みＳｉＯ2 膜２１
で分離された各表面領域に所定のｎ型の不純物拡散層１
３，１５，１６，１７，２２，２８を形成する。
し、ｎ型不純物、ここでは砒素（Ａｓ）をイオン注入し
てアニールを施すことにより、埋め込みＳｉＯ2 膜２１
で分離された各表面領域に所定のｎ型の不純物拡散層１
３，１５，１６，１７，２２，２８を形成する。
【００６８】その後、ｎ型の不純物拡散層１３，１５，
１６，１７，２２，２８を覆うレジストマスクを形成
し、ホウ素（Ｂ）をイオン注入してアニールを施すこと
により、埋め込みＳｉＯ2 膜２１で分離された各表面領
域に所定のｐ型の不純物拡散層１４，２４，３２を形成
する。
１６，１７，２２，２８を覆うレジストマスクを形成
し、ホウ素（Ｂ）をイオン注入してアニールを施すこと
により、埋め込みＳｉＯ2 膜２１で分離された各表面領
域に所定のｐ型の不純物拡散層１４，２４，３２を形成
する。
【００６９】次に、図８（ｂ）に示すように、全面に第
１の層間絶縁膜となるシリコン酸化膜３４を形成する。
そして、フォトリソグラフィ及びこれに続くドライエッ
チングによりシリコン酸化膜３４を選択的に除去して、
ｎ型の不純物拡散層１３，１７，２８及びｐ型の不純物
拡散層１４を露出させるコンタクトホールを開孔する。
１の層間絶縁膜となるシリコン酸化膜３４を形成する。
そして、フォトリソグラフィ及びこれに続くドライエッ
チングによりシリコン酸化膜３４を選択的に除去して、
ｎ型の不純物拡散層１３，１７，２８及びｐ型の不純物
拡散層１４を露出させるコンタクトホールを開孔する。
【００７０】そして、全面に高融点金属シリサイド層を
形成して、これらのコンタクトホールを充填し、ｎ型の
不純物拡散層２８の一方と接続されるメモリセルキャパ
シタ３０を形成する。その後、フォトリソグラフィ及び
これに続くドライエッチングにより高融点金属シリサイ
ド層をパターニングして、ベース引き出し配線３６、抵
抗素子３７及びｎ型の不純物拡散層２８の他方と接続さ
れるビット線３１を同時に形成する。
形成して、これらのコンタクトホールを充填し、ｎ型の
不純物拡散層２８の一方と接続されるメモリセルキャパ
シタ３０を形成する。その後、フォトリソグラフィ及び
これに続くドライエッチングにより高融点金属シリサイ
ド層をパターニングして、ベース引き出し配線３６、抵
抗素子３７及びｎ型の不純物拡散層２８の他方と接続さ
れるビット線３１を同時に形成する。
【００７１】その後、第２の層間絶縁膜としてのシリコ
ン酸化膜３４を再び形成する。そして、ベース引き出し
配線３６、抵抗素子３７、各ゲート電極１８，２３，２
５、ｎ型の不純物拡散層１５及びｐ型の不純物拡散層３
２を露出させる開孔を形成する。その後、スパッタ法に
より全面にアルミニウム膜を形成し、パターニングする
ことにより入出力パッド１及びアルミニウム配線３３，
３５，３８を形成して図３に示す構造を得る。
ン酸化膜３４を再び形成する。そして、ベース引き出し
配線３６、抵抗素子３７、各ゲート電極１８，２３，２
５、ｎ型の不純物拡散層１５及びｐ型の不純物拡散層３
２を露出させる開孔を形成する。その後、スパッタ法に
より全面にアルミニウム膜を形成し、パターニングする
ことにより入出力パッド１及びアルミニウム配線３３，
３５，３８を形成して図３に示す構造を得る。
【００７２】以上に説明した例は、入力保護回路にｎｐ
ｎトランジスタを用いた例であるが、図９に、ｐｎｐト
ランジスタを入力保護回路に用いた例を示す。
ｎトランジスタを用いた例であるが、図９に、ｐｎｐト
ランジスタを入力保護回路に用いた例を示す。
【００７３】この例では、図示の如く、ｐｎｐトランジ
スタＢＰ1 のエミッタが入出力パッド１に接続され、コ
レクタが電源電位Ｖccに接続されている。また、ベース
は、ウェル抵抗Ｒn を介してコレクタに接続されるとと
もに、キャパシタンスＣp を介して入出力パッド１に接
続されている。この他の構成は、図１で説明したものと
同様である。
スタＢＰ1 のエミッタが入出力パッド１に接続され、コ
レクタが電源電位Ｖccに接続されている。また、ベース
は、ウェル抵抗Ｒn を介してコレクタに接続されるとと
もに、キャパシタンスＣp を介して入出力パッド１に接
続されている。この他の構成は、図１で説明したものと
同様である。
【００７４】
【発明の効果】本発明によれば、寄生ＭＯＳトランジス
タの酸化膜絶縁耐圧に実質的に影響されず、また、ＭＯ
Ｓトランジスタを主体とした入力保護回路よりも入力サ
ージに対する放電応答性が速く且つ小面積で済む入力保
護回路を提供することができる。
タの酸化膜絶縁耐圧に実質的に影響されず、また、ＭＯ
Ｓトランジスタを主体とした入力保護回路よりも入力サ
ージに対する放電応答性が速く且つ小面積で済む入力保
護回路を提供することができる。
【００７５】また、縦型バイポーラトランジスタにおけ
るエミッタ−ベース間の逆方向接合降伏電圧が低くなり
過ぎることがなく、誤動作を防止することができる。
るエミッタ−ベース間の逆方向接合降伏電圧が低くなり
過ぎることがなく、誤動作を防止することができる。
【図１】本発明の一実施の形態による入力保護回路の等
価回路図である。
価回路図である。
【図２】本発明の一実施の形態による入力保護回路の概
略断面図である。
略断面図である。
【図３】図２の入力保護回路を備えたＤＲＡＭの概略断
面図である。
面図である。
【図４】図３のＤＲＡＭの入出力部の平面配置図であ
る。
る。
【図５】図３のＤＲＡＭの製造方法を工程順に示す概略
断面図である。
断面図である。
【図６】図３のＤＲＡＭの製造方法を工程順に示す概略
断面図である。
断面図である。
【図７】図３のＤＲＡＭの別の製造方法を工程順に示す
概略断面図である。
概略断面図である。
【図８】図３のＤＲＡＭの製造方法を工程順に示す概略
断面図である。
断面図である。
【図９】本発明の別の実施の形態による入力保護回路の
等価回路図である。
等価回路図である。
１ 入出力パッド ２ 内部回路 １０ ｐ型シリコン半導体基板 １１ ｎウェル（コレクタ） １２ ｐウェル（ベース） １３ ｎ+ 拡散層（エミッタ） １４ ｐ+ ベース引き出し拡散層 １５ ｎ+ コレクタ引き出し拡散層 １６、１７ ｎ+ 拡散層（ソース／ドレイン） １８ ポリシリコンゲート ２１ 埋め込みＳｉＯ2 膜 ２６ ｎウェル ２７ ｐウェル ３０ メモリセルキャパシタ ３１ ビット線 ３３、３５、３８ アルミニウム配線 ３４ 層間絶縁膜（ＳｉＯ2 ） ３６ ベース引き出し配線 ３７ 抵抗素子（Ｒs ） ＢＮ1 ｎｐｎトランジスタ Ｃp キャパシタンス Ｒn ウェル抵抗 ＲS ＥＳＤ保護抵抗 Ｎ1 ＭＯＳトランジスタ ＢＰ1 ｐｎｐトランジスタ Ｖcc 電源電位
Claims (13)
- 【請求項１】 入出力端子と内部回路との間にバイポー
ラトランジスタが接続された入力保護回路において、 前記バイポーラトランジスタのベースが、キャパシタン
スを介して前記入出力端子に接続されていることを特徴
とする入力保護回路。 - 【請求項２】 前記バイポーラトランジスタがｎｐｎ型
であって、そのエミッタが前記入出力端子に接続され、
コレクタが接地されていることを特徴とする請求項１に
記載の入力保護回路。 - 【請求項３】 前記キャパシタンスの容量をＣp 、前記
バイポーラトランジスタのエミッタとベースの間の接合
容量をＣeb、前記バイポーラトランジスタのエミッタと
ベースの間の接合降伏電圧をａ、前記バイポーラトラン
ジスタの所望のオン電圧をｂとした時、 Ｃp ＝｛（ｂ−ａ）／ａ｝Ｃeb±５％ の範囲内であることを特徴とする請求項２に記載の入力
保護回路。 - 【請求項４】 前記バイポーラトランジスタがｐｎｐ型
であって、そのエミッタが前記入出力端子に接続され、
コレクタが電源電圧に接続されていることを特徴とする
請求項１に記載の入力保護回路。 - 【請求項５】 前記バイポーラトランジスタが、半導体
基板に形成された縦型バイポーラトランジスタであるこ
とを特徴とする請求項１〜４のいずれか１項に記載の入
力保護回路。 - 【請求項６】 前記縦型バイポーラトランジスタが、前
記半導体基板内のトリプルウェル構造により形成されて
いることを特徴とする請求項５に記載の入力保護回路。 - 【請求項７】 前記キャパシタンスが、前記入出力端子
又はその延長部分と、層間絶縁膜を介してそれに対向す
る前記バイポーラトランジスタのベース引出し配線とに
より形成されていることを特徴とする請求項５又は６に
記載の入力保護回路。 - 【請求項８】 前記ベース引出し配線が、高融点金属シ
リサイド層で構成されていることを特徴とする請求項７
に記載の入力保護回路。 - 【請求項９】 前記入出力端子と前記内部回路との間に
おいて、前記バイポーラトランジスタの接続部と前記内
部回路との間に抵抗素子が直列に設けられていることを
特徴とする請求項１〜８のいずれか１項に記載の入力保
護回路。 - 【請求項１０】 前記抵抗素子と前記内部回路との間
に、ゲート及びソースが夫々接地されたＭＯＳ型トラン
ジスタのドレインが接続されていることを特徴とする請
求項９に記載の入力保護回路。 - 【請求項１１】 第１導電型の半導体基板の表面領域に
選択的に絶縁膜を形成する工程と、 前記半導体基板の上に第１のレジストマスクを所定パタ
ーンに形成する工程と、 前記第１のレジストマスクを貫通しない条件で全面に第
２導電型の第１の不純物をイオン注入し、前記第１のレ
ジストマスクで覆われていない部分の前記半導体基板の
所定深さ位置に前記第１の不純物を導入する工程と、 前記第１のレジストマスクを除去した後、前記半導体基
板の上に第２のレジストマスクを、前記第１の不純物を
導入した領域上の一部が開口したパターンに形成する工
程と、 前記第２のレジストマスクを貫通しない条件で全面に第
２導電型の第２の不純物をイオン注入する工程と、 前記第２のレジストマスクを除去した後、前記半導体基
板の上に第３のレジストマスクを、前記第１の不純物を
導入した領域上で且つ前記第２の不純物をイオン注入し
た領域により囲まれた領域上が開口したパターンに形成
する工程と、 前記第３のレジストマスクを貫通しない条件で全面に第
１導電型の第３の不純物をイオン注入する工程と、 前記第３のレジストマスクを除去した後、熱処理を施し
て、前記第１の不純物を活性化させた第２導電型の第１
の拡散領域を形成するとともに、その第１の拡散領域上
に接した状態で、前記第２の不純物を活性化させた第２
導電型の第２の拡散領域、及び、前記第３の不純物を活
性化させた第１導電型の第３の拡散領域を夫々形成する
工程と、 前記第１〜第３の拡散領域内に縦型バイポーラトランジ
スタを形成する工程とを有することを特徴とする入力保
護回路の製造方法。 - 【請求項１２】 第１導電型の半導体基板の表面領域に
選択的に絶縁膜を形成する工程と、 前記半導体基板の上に第１のレジストマスクを所定パタ
ーンに形成する工程と、 前記第１のレジストマスクを貫通しない条件で全面に第
２導電型の第１の不純物をイオン注入し、前記第１のレ
ジストマスクで覆われていない部分の前記半導体基板の
所定深さ位置に前記第１の不純物を導入する工程と、 前記第１のレジストマスクを除去した後、前記半導体基
板の上に第２のレジストマスクを、前記第１の不純物を
導入した領域上の一部が開口したパターンに形成する工
程と、 前記第２のレジストマスクを貫通しない条件で全面に第
１導電型の第２の不純物をイオン注入する工程と、 前記第２のレジストマスクを除去した後、前記半導体基
板の上に第３のレジストマスクを、前記第１の不純物を
導入した領域上で且つ前記第２の不純物をイオン注入し
た領域を囲む領域上が開口したパターンに形成する工程
と、 前記第３のレジストマスクを貫通しない条件で全面に第
２導電型の第３の不純物をイオン注入する工程と、 前記第３のレジストマスクを除去した後、熱処理を施し
て、前記第１の不純物を活性化させた第２導電型の第１
の拡散領域を形成するとともに、その第１の拡散領域上
に接した状態で、前記第３の不純物を活性化させた第２
導電型の第２の拡散領域、及び、前記第２の不純物を活
性化させた第１導電型の第３の拡散領域を夫々形成する
工程と、 前記第１〜第３の拡散領域内に縦型バイポーラトランジ
スタを形成する工程とを有することを特徴とする入力保
護回路の製造方法。 - 【請求項１３】 前記半導体基板の表面領域に選択的に
凹部を形成し、それらの凹部を埋め込むように前記絶縁
膜を形成することを特徴とする請求項１１又は１２に記
載の入力保護回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10104133A JPH11289056A (ja) | 1998-03-31 | 1998-03-31 | 入力保護回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10104133A JPH11289056A (ja) | 1998-03-31 | 1998-03-31 | 入力保護回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289056A true JPH11289056A (ja) | 1999-10-19 |
Family
ID=14372617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10104133A Withdrawn JPH11289056A (ja) | 1998-03-31 | 1998-03-31 | 入力保護回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11289056A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323453B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 정전기방전 보호회로 |
| US7459754B2 (en) | 2005-01-27 | 2008-12-02 | Samsung Electronics Co., Ltd. | Semiconductor device having ESD protection circuit with time delay |
| JP2016054201A (ja) * | 2014-09-03 | 2016-04-14 | 株式会社デンソー | 磁気検出装置 |
| CN107359606A (zh) * | 2017-08-31 | 2017-11-17 | 广东欧珀移动通信有限公司 | 静电防护装置、射频电路及电子设备 |
| CN107425876A (zh) * | 2017-08-31 | 2017-12-01 | 广东欧珀移动通信有限公司 | 静电防护装置、射频电路及电子设备 |
-
1998
- 1998-03-31 JP JP10104133A patent/JPH11289056A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323453B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 정전기방전 보호회로 |
| US7459754B2 (en) | 2005-01-27 | 2008-12-02 | Samsung Electronics Co., Ltd. | Semiconductor device having ESD protection circuit with time delay |
| JP2016054201A (ja) * | 2014-09-03 | 2016-04-14 | 株式会社デンソー | 磁気検出装置 |
| CN107359606A (zh) * | 2017-08-31 | 2017-11-17 | 广东欧珀移动通信有限公司 | 静电防护装置、射频电路及电子设备 |
| CN107425876A (zh) * | 2017-08-31 | 2017-12-01 | 广东欧珀移动通信有限公司 | 静电防护装置、射频电路及电子设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |