JPH1070266A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1070266A JPH1070266A JP8223766A JP22376696A JPH1070266A JP H1070266 A JPH1070266 A JP H1070266A JP 8223766 A JP8223766 A JP 8223766A JP 22376696 A JP22376696 A JP 22376696A JP H1070266 A JPH1070266 A JP H1070266A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】半導体装置の出力トランジスタにおいて、高E
SD耐性,高速性および高集積度を兼ね備えたトランジ
スタを実現する。 【解決手段】出力トランジスタを構成する、PMOSお
よびNMOSトランジスタのソース領域表面には全面に
シリサイド層を設け、これらのドレイン領域表面全体に
はシリサイド層を設けず、サイドウォール絶縁膜より離
れた場所からフィールド絶縁膜までの表面にシリサイド
層を設ける。
SD耐性,高速性および高集積度を兼ね備えたトランジ
スタを実現する。 【解決手段】出力トランジスタを構成する、PMOSお
よびNMOSトランジスタのソース領域表面には全面に
シリサイド層を設け、これらのドレイン領域表面全体に
はシリサイド層を設けず、サイドウォール絶縁膜より離
れた場所からフィールド絶縁膜までの表面にシリサイド
層を設ける。
Description
【発明の属する技術分野】本発明は、ESD(Elec
tro Static Discharge)耐性を備
えた出力トランジスタに関する。
tro Static Discharge)耐性を備
えた出力トランジスタに関する。
【0001】
【従来の技術】CMOSあるいはBiCMOSデバイス
では、高速化および高集積化の手段として拡散層抵抗お
よびゲート抵抗の低抵抗化を図る金属シリサイド技術が
一般的に用いられている。例えば拡散層の層抵抗は、シ
リサイドにより200〜300Ω/□が5〜10Ω/□
へと約1/30に低減される。したがって、通常の場
合、速度(集積密度)はシリサイド無しに比べて約20
%の改善効果を示すが、特殊なレイアウトを用いる場合
にはその改善効果は60%程度に達することもあり、高
速化には極めて有効な技術である。
では、高速化および高集積化の手段として拡散層抵抗お
よびゲート抵抗の低抵抗化を図る金属シリサイド技術が
一般的に用いられている。例えば拡散層の層抵抗は、シ
リサイドにより200〜300Ω/□が5〜10Ω/□
へと約1/30に低減される。したがって、通常の場
合、速度(集積密度)はシリサイド無しに比べて約20
%の改善効果を示すが、特殊なレイアウトを用いる場合
にはその改善効果は60%程度に達することもあり、高
速化には極めて有効な技術である。
【0002】また先端のMOSデバイスでは、微細化に
有効であるLDD(LightlyDoped Dra
in)構造をとることが必須となってきている。これ
は、ソースおよびドレイン領域拡散層の、ゲート電極の
近傍に不純物濃度が低い拡散層を設けるものであり、通
常の拡散層に比べ、不純物の濃度を数分の一から数十分
の一程度にする。これによりチャネル長の微細化に伴う
ホットキャリアの影響を低減する。したがって最近のM
OSトランジスタでは、金属シリサイド技術とLDD構
造を併せて採用し、MOSトランジスタの高速化および
高集積化を図っている。
有効であるLDD(LightlyDoped Dra
in)構造をとることが必須となってきている。これ
は、ソースおよびドレイン領域拡散層の、ゲート電極の
近傍に不純物濃度が低い拡散層を設けるものであり、通
常の拡散層に比べ、不純物の濃度を数分の一から数十分
の一程度にする。これによりチャネル長の微細化に伴う
ホットキャリアの影響を低減する。したがって最近のM
OSトランジスタでは、金属シリサイド技術とLDD構
造を併せて採用し、MOSトランジスタの高速化および
高集積化を図っている。
【0003】次に図8および図9を用いて、ESD現象
を説明する。図8は出力保護回路を兼ねる出力トランジ
スタ、図9はそのデバイス構造の断面図である。図9は
シリサイドとLDDを用いたCMOSトランジスタであ
り、同図において、PMOSトランジスタはp+拡散層
6A,7Aおよびp−拡散層6B,7Bで構成されるp
型不純物領域とNウェル3で構成される素子領域に形成
され、NMOSトランジスタはn+拡散層8A,9Aお
よびn−拡散層8B,9Bで構成されるn型不純物領域
とP型シリコン基板1で構成される素子領域に形成され
ている。このうち、6B,7B,8B,9BはLDD層
であり、p+拡散層6A,7Aおよびn+拡散層8A,
9Aの表面全体にシリサイド層13が形成されている。
また、電源ラインVddには電極15Cを介してPMO
Sトランジスタのソース7Aが接続され、同様にグラン
ドラインGNDには電極15Aを介してNMOSトラン
ジスタのソース8Aが、出力端子OUTには電極15B
を介してPMOSおよびNMOSトランジスタそれぞれ
のドレイン6A,9Aが接続されている。
を説明する。図8は出力保護回路を兼ねる出力トランジ
スタ、図9はそのデバイス構造の断面図である。図9は
シリサイドとLDDを用いたCMOSトランジスタであ
り、同図において、PMOSトランジスタはp+拡散層
6A,7Aおよびp−拡散層6B,7Bで構成されるp
型不純物領域とNウェル3で構成される素子領域に形成
され、NMOSトランジスタはn+拡散層8A,9Aお
よびn−拡散層8B,9Bで構成されるn型不純物領域
とP型シリコン基板1で構成される素子領域に形成され
ている。このうち、6B,7B,8B,9BはLDD層
であり、p+拡散層6A,7Aおよびn+拡散層8A,
9Aの表面全体にシリサイド層13が形成されている。
また、電源ラインVddには電極15Cを介してPMO
Sトランジスタのソース7Aが接続され、同様にグラン
ドラインGNDには電極15Aを介してNMOSトラン
ジスタのソース8Aが、出力端子OUTには電極15B
を介してPMOSおよびNMOSトランジスタそれぞれ
のドレイン6A,9Aが接続されている。
【0004】ESD評価は出力端子OUTにESD試験
装置を接続し、Vdd(GND)の電圧に対して+およ
び−の静電気をOUTに印加し、計4種類の素子破壊強
度をテストするものである。また、通常はゲート電極5
A,5Bには電圧が印加されない。
装置を接続し、Vdd(GND)の電圧に対して+およ
び−の静電気をOUTに印加し、計4種類の素子破壊強
度をテストするものである。また、通常はゲート電極5
A,5Bには電圧が印加されない。
【0005】図9を参照し、静電気を印加したときの電
流の流れを説明する。例えばGNDに対して+の静電気
をOUTに印加すると、NMOSのドレイン9A−p型
基板1−ソース8Aで形成されるNPN型の寄生バイポ
ーラトランジスタ(以下寄生Bipと略す)がオンす
る。すなわち、コレクタであるドレイン9Aに+の電圧
が印加されるので、トランジスタとしては逆バイアスが
かかる。このとき、静電気は数百〜数千ボルトにも達す
るため、pn接合面で降伏現象がおこり、電流が流れ
る。この電流により、ベース電位が上昇し、寄生Bip
がオンするのである。したがって、ソース8AからGN
Dへ電流を流す。また、GNDに対して−の静電気をO
UTに印加すると、ドレイン9Aと基板1とで形成され
るダイオードに対して順方向バイアスがかかるため、ダ
イオードがオンして、基板1からドレイン9Aを通って
OUTへ電流が流れる。
流の流れを説明する。例えばGNDに対して+の静電気
をOUTに印加すると、NMOSのドレイン9A−p型
基板1−ソース8Aで形成されるNPN型の寄生バイポ
ーラトランジスタ(以下寄生Bipと略す)がオンす
る。すなわち、コレクタであるドレイン9Aに+の電圧
が印加されるので、トランジスタとしては逆バイアスが
かかる。このとき、静電気は数百〜数千ボルトにも達す
るため、pn接合面で降伏現象がおこり、電流が流れ
る。この電流により、ベース電位が上昇し、寄生Bip
がオンするのである。したがって、ソース8AからGN
Dへ電流を流す。また、GNDに対して−の静電気をO
UTに印加すると、ドレイン9Aと基板1とで形成され
るダイオードに対して順方向バイアスがかかるため、ダ
イオードがオンして、基板1からドレイン9Aを通って
OUTへ電流が流れる。
【0006】Vddに対してOUTに静電気を印加した
場合のPMOSで起こる現象は、npnをpnp型の寄
生Bipに置き換えて考えればよいので説明を省略す
る。
場合のPMOSで起こる現象は、npnをpnp型の寄
生Bipに置き換えて考えればよいので説明を省略す
る。
【0007】ここで、寄生Bipがラテラル構造で形成
されていることに注意する必要がある。つまり、電圧が
印加された直後は拡散層全体がコレクタとして働かず、
局所的にオンが始まり、電流が増加するにつれてオン状
態が拡散層全体に広がる。したがって、寄生Bipは図
9に示したようにベース幅の異なる複数のラテラルトラ
ンジスタTr1〜Trxの集合体と見なす必要がある。
ESD耐性は、電圧が印加されたときに拡散層において
どのようにオン状態を分散させるかで決定され、すなわ
ち、ある一つのラテラルトランジスタに電流が集中する
と絶縁破壊を生じる。したがって、一つのラテラルトラ
ンジスタがオンしたらすぐにオン状態を他のラテラルト
ランジスタに対し全体的に伝搬させ、局所的な電流集中
を避ければESD耐性が確保できることになる。
されていることに注意する必要がある。つまり、電圧が
印加された直後は拡散層全体がコレクタとして働かず、
局所的にオンが始まり、電流が増加するにつれてオン状
態が拡散層全体に広がる。したがって、寄生Bipは図
9に示したようにベース幅の異なる複数のラテラルトラ
ンジスタTr1〜Trxの集合体と見なす必要がある。
ESD耐性は、電圧が印加されたときに拡散層において
どのようにオン状態を分散させるかで決定され、すなわ
ち、ある一つのラテラルトランジスタに電流が集中する
と絶縁破壊を生じる。したがって、一つのラテラルトラ
ンジスタがオンしたらすぐにオン状態を他のラテラルト
ランジスタに対し全体的に伝搬させ、局所的な電流集中
を避ければESD耐性が確保できることになる。
【0008】上述したような、LDDとシリサイドを併
せもつMOSトランジスタを出力トランジスタとして用
いた場合、シリサイドがESD耐性を低下させる原因と
なる。すなわち、図9のNMOSにおいて例えばシリサ
イド層13がないと仮定した場合、OUTに+の静電気
が印加されても拡散層の層抵抗が高いため電流の集中は
起きず、ESD耐性は高い。しかしシリサイド層13が
あると、出力端子OUTに印加された電圧は、電圧低下
なしに瞬時にLDD層9Bまで伝達する。このLDD層
9Bでは不純物濃度が低いため、拡散層全体の中で最初
に寄生BipTr1がオン状態になり電流が流れるが、
コレクタ抵抗が極めてに高く、この部分での発熱量が非
常に多いので、次の寄生BipTr2〜Trxがオン状
態になる前に破壊されることとなる。
せもつMOSトランジスタを出力トランジスタとして用
いた場合、シリサイドがESD耐性を低下させる原因と
なる。すなわち、図9のNMOSにおいて例えばシリサ
イド層13がないと仮定した場合、OUTに+の静電気
が印加されても拡散層の層抵抗が高いため電流の集中は
起きず、ESD耐性は高い。しかしシリサイド層13が
あると、出力端子OUTに印加された電圧は、電圧低下
なしに瞬時にLDD層9Bまで伝達する。このLDD層
9Bでは不純物濃度が低いため、拡散層全体の中で最初
に寄生BipTr1がオン状態になり電流が流れるが、
コレクタ抵抗が極めてに高く、この部分での発熱量が非
常に多いので、次の寄生BipTr2〜Trxがオン状
態になる前に破壊されることとなる。
【0009】以下にシリサイドの有無に関するESD評
価の結果を示す。実験は100pFのコンデンサに1.
5KΩの抵抗を介して電荷を充電してOUTに接続し、
放電前後の出力トランジスタの特性劣化を測定した。こ
の結果、ダイオード動作においてはシリサイドの有無に
関わらず−4000V程度のESD耐性を保っている。
しかし、寄生Bip動作においてはシリサイド無しで+
4000V程度まで耐性を保っていた回路が、シリサイ
ドを設けることで+1000V程度で破壊されてしまう
こととなった。すなわち、出力トランジスタのESD耐
性は、寄生Bipの動作に大きく関わるといえる。
価の結果を示す。実験は100pFのコンデンサに1.
5KΩの抵抗を介して電荷を充電してOUTに接続し、
放電前後の出力トランジスタの特性劣化を測定した。こ
の結果、ダイオード動作においてはシリサイドの有無に
関わらず−4000V程度のESD耐性を保っている。
しかし、寄生Bip動作においてはシリサイド無しで+
4000V程度まで耐性を保っていた回路が、シリサイ
ドを設けることで+1000V程度で破壊されてしまう
こととなった。すなわち、出力トランジスタのESD耐
性は、寄生Bipの動作に大きく関わるといえる。
【0010】この点を改善するために、従来の半導体装
置では、その内部回路に対しては集積度等を考慮してL
DDおよびシリサイドを設けたMOSトランジスタを形
成するが、出力トランジスタにはシリサイドを設けない
MOSトランジスタを形成し、ESD耐性を確保してい
た。
置では、その内部回路に対しては集積度等を考慮してL
DDおよびシリサイドを設けたMOSトランジスタを形
成するが、出力トランジスタにはシリサイドを設けない
MOSトランジスタを形成し、ESD耐性を確保してい
た。
【0011】
【発明が解決しようとする課題】図9に示したような、
LDDおよびシリサイドを設けているMOSトランジス
タを出力トランジスタとして用いた場合、ESD耐性が
低く、静電気により素子が破壊されやすいという欠点が
あった。
LDDおよびシリサイドを設けているMOSトランジス
タを出力トランジスタとして用いた場合、ESD耐性が
低く、静電気により素子が破壊されやすいという欠点が
あった。
【0012】これを改善するために、従来の半導体装置
では、出力トランジスタにはシリサイドを設けないこと
でESD耐性を確保していたが、出力トランジスタはそ
れ自体が外部回路を駆動する素子であるため、ESD耐
性だけではなく駆動能力も求められる。上述したよう
に、MOSトランジスタはシリサイドの有無によって約
20%程度の駆動能力の差があるため、ある要求された
駆動能力を満足するためには、シリサイドを設けたもの
に対しシリサイドを設けないものは素子サイズを20%
以上大きくせざるを得ない。したがってチップサイズの
増大に伴うコストアップが生じることとなる。
では、出力トランジスタにはシリサイドを設けないこと
でESD耐性を確保していたが、出力トランジスタはそ
れ自体が外部回路を駆動する素子であるため、ESD耐
性だけではなく駆動能力も求められる。上述したよう
に、MOSトランジスタはシリサイドの有無によって約
20%程度の駆動能力の差があるため、ある要求された
駆動能力を満足するためには、シリサイドを設けたもの
に対しシリサイドを設けないものは素子サイズを20%
以上大きくせざるを得ない。したがってチップサイズの
増大に伴うコストアップが生じることとなる。
【0013】さらに、従来より半導体装置の出力トラン
ジスタのみをシリサイドなしのトランジスタとするため
の種々の製造方法が考案されているが、その製造工程に
おいてはどれも余分な工程が含まれており、製品の歩留
まりが悪化していた。詳述すると、内部回路に用いるト
ランジスタと出力トランジスタとを別々に形成するため
に、内部トランジスタにマスクをかけて出力トランジス
タのソース・ドレイン拡散層を形成する工程と、製法に
よっては出力トランジスタの拡散層上のシリサイドを除
去する工程とが必要になる。
ジスタのみをシリサイドなしのトランジスタとするため
の種々の製造方法が考案されているが、その製造工程に
おいてはどれも余分な工程が含まれており、製品の歩留
まりが悪化していた。詳述すると、内部回路に用いるト
ランジスタと出力トランジスタとを別々に形成するため
に、内部トランジスタにマスクをかけて出力トランジス
タのソース・ドレイン拡散層を形成する工程と、製法に
よっては出力トランジスタの拡散層上のシリサイドを除
去する工程とが必要になる。
【0014】また単純なESD対策としては、シリサイ
ドを設けたまま素子サイズを大きくして、LDD層に寄
生するBipの破壊耐性を向上する手段も考えられる
が、実験では所定のESD耐性を得るためにはゲート幅
を2倍以上にする必要があることが確認されており、こ
れも素子サイズに影響を与えることとなる。
ドを設けたまま素子サイズを大きくして、LDD層に寄
生するBipの破壊耐性を向上する手段も考えられる
が、実験では所定のESD耐性を得るためにはゲート幅
を2倍以上にする必要があることが確認されており、こ
れも素子サイズに影響を与えることとなる。
【0015】
【課題を解決するための手段】本発明による絶縁ゲート
型トランジスタ(MOSトランジスタ)は、ソースおよ
びドレイン領域の表面にはシリサイド層がそれぞれ形成
されていて、このシリサイド層にソースおよびドレイン
電極端子が接続されている。また、ソースおよびドレイ
ン領域の一方のシリサイド層の端部とゲート電極の対向
する端部との間隔は、ソースおよびドレイン領域の他方
のシリサイド層の端部とゲート電極の対向する端部との
間隔よりも大きく形成される。
型トランジスタ(MOSトランジスタ)は、ソースおよ
びドレイン領域の表面にはシリサイド層がそれぞれ形成
されていて、このシリサイド層にソースおよびドレイン
電極端子が接続されている。また、ソースおよびドレイ
ン領域の一方のシリサイド層の端部とゲート電極の対向
する端部との間隔は、ソースおよびドレイン領域の他方
のシリサイド層の端部とゲート電極の対向する端部との
間隔よりも大きく形成される。
【0016】好ましくは、ソース電極端子が電源ライン
に接続され、ドレイン電極端子が出力端子に接続されて
構成された出力トランジスタとして用いられ、さらに好
ましくは、ドレイン領域が、低濃度の不純物拡散層と、
高濃度の不純物拡散層とで形成されたLDD構造である
ことを特徴とする。
に接続され、ドレイン電極端子が出力端子に接続されて
構成された出力トランジスタとして用いられ、さらに好
ましくは、ドレイン領域が、低濃度の不純物拡散層と、
高濃度の不純物拡散層とで形成されたLDD構造である
ことを特徴とする。
【0017】本発明による絶縁ゲート型トランジスタの
製造方法は、半導体基板にLDD構造の絶縁ゲート型の
トランジスタを形成する第1の工程と、このトランジス
タのゲート電極の少なくとも側壁からソースおよびドレ
イン領域の一方の一部にかけて絶縁膜を形成する第2の
工程と、このソースおよびドレイン領域の一方の残りの
表面部分およびソースおよびドレイン領域の他方の表面
部分にシリサイド層を形成する第3の工程とを含むこと
を特徴とする。
製造方法は、半導体基板にLDD構造の絶縁ゲート型の
トランジスタを形成する第1の工程と、このトランジス
タのゲート電極の少なくとも側壁からソースおよびドレ
イン領域の一方の一部にかけて絶縁膜を形成する第2の
工程と、このソースおよびドレイン領域の一方の残りの
表面部分およびソースおよびドレイン領域の他方の表面
部分にシリサイド層を形成する第3の工程とを含むこと
を特徴とする。
【0018】さらに本発明によれば、半導体基板の内部
トランジスタおよび入力または出力トランジスタの素子
領域のそれぞれにLDD構造の絶縁ゲート型のトランジ
スタを同時形成する第1の工程と、入力または出力トラ
ンジスタのゲート電極の少なくとも側壁から当該トラン
ジスタのソースおよびドレイン領域の一方の一部にかけ
て絶縁膜を形成する第2の工程と、内部トランジスタの
ソースおよびドレイン領域の表面部分と入力または出力
トランジスタの前述のソースおよびドレイン領域の一方
の残りの表面部分および当該入力または出力トランジス
タのソースおよびドレイン領域の他方の表面部分にシリ
サイド層を同時形成する第3の工程とを含むので、内部
トランジスタと、入力または出力トランジスタとを有す
る半導体装置において、これらの内部,入力および出力
トランジスタが同時に形成できる。
トランジスタおよび入力または出力トランジスタの素子
領域のそれぞれにLDD構造の絶縁ゲート型のトランジ
スタを同時形成する第1の工程と、入力または出力トラ
ンジスタのゲート電極の少なくとも側壁から当該トラン
ジスタのソースおよびドレイン領域の一方の一部にかけ
て絶縁膜を形成する第2の工程と、内部トランジスタの
ソースおよびドレイン領域の表面部分と入力または出力
トランジスタの前述のソースおよびドレイン領域の一方
の残りの表面部分および当該入力または出力トランジス
タのソースおよびドレイン領域の他方の表面部分にシリ
サイド層を同時形成する第3の工程とを含むので、内部
トランジスタと、入力または出力トランジスタとを有す
る半導体装置において、これらの内部,入力および出力
トランジスタが同時に形成できる。
【0019】
【発明の実施の形態】以下に、本発明による出力トラン
ジスタおよびその製造方法の実施の形態を説明する。
ジスタおよびその製造方法の実施の形態を説明する。
【0020】図1および図2を参照して、本発明による
出力トランジスタを説明する。図1は本実施の形態の出
力トランジスタの断面図、図2はその平面図であり、図
9と対応する部分には同符号をつけている。
出力トランジスタを説明する。図1は本実施の形態の出
力トランジスタの断面図、図2はその平面図であり、図
9と対応する部分には同符号をつけている。
【0021】本実施の形態の特徴は、PMOSおよびN
MOSトランジスタのソース領域7A,8Aの表面には
ゲート電極5A,5Bの側面に設けられたサイドウォー
ル絶縁膜10からフィールド絶縁膜2までの全体に対し
てシリサイド層13Aが設けられているが、ドレイン領
域である6A,9Aに対しては表面全体にシリサイド層
を形成せず、サイドウォール絶縁膜10より離れた場所
からフィールド絶縁膜2まで、具体的には電極15Bと
のコンタクト部である14B,14Cが開口されている
拡散層の表面領域近傍にシリサイド層13Bを形成する
ことにある(以下これを部分シリサイド層と呼ぶ)。し
たがって、拡散層の表面の一部、特にLDD層6B,9
Bの表面近傍にはシリサイド層が存在しないため、拡散
層の層抵抗が確保できる。
MOSトランジスタのソース領域7A,8Aの表面には
ゲート電極5A,5Bの側面に設けられたサイドウォー
ル絶縁膜10からフィールド絶縁膜2までの全体に対し
てシリサイド層13Aが設けられているが、ドレイン領
域である6A,9Aに対しては表面全体にシリサイド層
を形成せず、サイドウォール絶縁膜10より離れた場所
からフィールド絶縁膜2まで、具体的には電極15Bと
のコンタクト部である14B,14Cが開口されている
拡散層の表面領域近傍にシリサイド層13Bを形成する
ことにある(以下これを部分シリサイド層と呼ぶ)。し
たがって、拡散層の表面の一部、特にLDD層6B,9
Bの表面近傍にはシリサイド層が存在しないため、拡散
層の層抵抗が確保できる。
【0022】この場合、静電気が電極15Bから印加さ
れたとすると、電圧がコンタクト部14B,14Cから
LDD層6B,9Bに伝達するまでに拡散層において電
圧降下を生じて拡散層の電位が上昇する。したがってL
DD層6B,9Bの寄生Bipがオン状態になるとすぐ
に続いて寄生BipTr2〜Trxがオン状態になるた
めLDD層6B,9Bの部分に電流が集中することはな
く、LDD部分の素子破壊を防ぎ、ESD耐性が高くな
る。
れたとすると、電圧がコンタクト部14B,14Cから
LDD層6B,9Bに伝達するまでに拡散層において電
圧降下を生じて拡散層の電位が上昇する。したがってL
DD層6B,9Bの寄生Bipがオン状態になるとすぐ
に続いて寄生BipTr2〜Trxがオン状態になるた
めLDD層6B,9Bの部分に電流が集中することはな
く、LDD部分の素子破壊を防ぎ、ESD耐性が高くな
る。
【0023】また、拡散層の表面全体のシリサイド層を
無くすのではなく、部分シリサイド層13Bを形成する
ことにより、電極15Bと拡散層6A,9Aとの接触抵
抗を減少させて駆動能力の低下を最小限に抑えている。
本実施の形態においては、部分シリサイド層13Bはフ
ィールド絶縁膜2まで延在して形成されているが、本発
明の効果が得られる範囲において、少なくともコンタク
ト部14B,14Cと拡散層6A,9Aとの間を埋める
様に存在すればよい。
無くすのではなく、部分シリサイド層13Bを形成する
ことにより、電極15Bと拡散層6A,9Aとの接触抵
抗を減少させて駆動能力の低下を最小限に抑えている。
本実施の形態においては、部分シリサイド層13Bはフ
ィールド絶縁膜2まで延在して形成されているが、本発
明の効果が得られる範囲において、少なくともコンタク
ト部14B,14Cと拡散層6A,9Aとの間を埋める
様に存在すればよい。
【0024】このPMOSおよびNMOSトランジスタ
のドレイン領域に対し、ソース領域である7A,8Aの
表面全体にシリサイド層13Aを形成するのは、層抵抗
の低下を抑え、素子の全体的な駆動能力の低下を最小限
にするためである。
のドレイン領域に対し、ソース領域である7A,8Aの
表面全体にシリサイド層13Aを形成するのは、層抵抗
の低下を抑え、素子の全体的な駆動能力の低下を最小限
にするためである。
【0025】次に、図2の平面図を参照して本実施の形
態の好適な素子サイズについて説明する。同図は、図1
の出力トランジスタを上方より見た平面図であり図1の
各部に対応する符号を付けている。ここでa〜eはNM
OSトランジスタの各部のサイズを示しており、以下に
示すサイズとなっている。a,cはソースおよびドレイ
ン領域で両者とも3μm、bはゲート電極(ゲート幅)
で0.6μm、dは部分シリサイド層で1μm、そして
eはコンタクト部で0.5μmである。したがって拡散
層の3分の1程度が部分シリサイド層13Bで覆われて
いることになる。また、PMOSトランジスタの各部の
サイズに関しては、基本的にNMOSトランジスタと同
様であるが、厳密にNMOSトランジスタとの駆動能力
の差を考えた場合に、各部のサイズを若干変更する場合
もある。
態の好適な素子サイズについて説明する。同図は、図1
の出力トランジスタを上方より見た平面図であり図1の
各部に対応する符号を付けている。ここでa〜eはNM
OSトランジスタの各部のサイズを示しており、以下に
示すサイズとなっている。a,cはソースおよびドレイ
ン領域で両者とも3μm、bはゲート電極(ゲート幅)
で0.6μm、dは部分シリサイド層で1μm、そして
eはコンタクト部で0.5μmである。したがって拡散
層の3分の1程度が部分シリサイド層13Bで覆われて
いることになる。また、PMOSトランジスタの各部の
サイズに関しては、基本的にNMOSトランジスタと同
様であるが、厳密にNMOSトランジスタとの駆動能力
の差を考えた場合に、各部のサイズを若干変更する場合
もある。
【0026】以下に、本実施の形態と従来の出力トラン
ジスタとの、ESD耐性評価結果による、駆動能力と素
子サイズの関係を説明する。この評価は、図2に示した
素子サイズで:拡散層全体にシリサイド層を設けたM
OSトランジスタ(図9),:拡散層全体にシリサイ
ド層を設けないMOSトランジスタ(従来技術),:
本発明のMOSトランジスタを構成し、ESD耐性と駆
動能力を評価した。このうち、,,は所定のESD
耐性(±4000V)が確認されたが、については上
述したように、+1000V,−4000VのESD耐
性しか得られなかった。
ジスタとの、ESD耐性評価結果による、駆動能力と素
子サイズの関係を説明する。この評価は、図2に示した
素子サイズで:拡散層全体にシリサイド層を設けたM
OSトランジスタ(図9),:拡散層全体にシリサイ
ド層を設けないMOSトランジスタ(従来技術),:
本発明のMOSトランジスタを構成し、ESD耐性と駆
動能力を評価した。このうち、,,は所定のESD
耐性(±4000V)が確認されたが、については上
述したように、+1000V,−4000VのESD耐
性しか得られなかった。
【0027】各MOSトランジスタの駆動能力と素子サ
イズの比較を以下に説明する。いま仮にが出力トラン
ジスタとして要求される駆動能力を有しており、この駆
動能力を1と仮定すると、評価の結果、はに対し駆
動能力が約20%程度減少したので0.8となる。ま
た、はに対し駆動能力が約5%程度減少したので
0.95となる。
イズの比較を以下に説明する。いま仮にが出力トラン
ジスタとして要求される駆動能力を有しており、この駆
動能力を1と仮定すると、評価の結果、はに対し駆
動能力が約20%程度減少したので0.8となる。ま
た、はに対し駆動能力が約5%程度減少したので
0.95となる。
【0028】したがって、各トランジスタに同様の駆動
能力をもたせるとすると、各素子サイズはを基準とし
て以下の通りになる。 :ゲート長を400μmとすると、6.6×400=2640μm2 :2640×(1/0.8)=3300μm2(に対し25%増) :2640×(1/0.95)≒2780μm2(に対し5%増) 以上の結果から明らかなように、同じ駆動能力の出力ト
ランジスタを形成する場合に、従来のシリサイド層を設
けないもの()に対して本実施の形態である部分シリ
サイド層を設けたもの()は素子サイズで約16%小
さくなる。さらに、ESD耐性を高めるために部分シリ
サイド層を小さく形成した場合、に比較して駆動能力
が約10%程度低下するが、それでもに対しては素子
サイズが約11%小さくなる。したがって、結果的に、
本実施の形態は約10%以上の面積削減効果を有する。
能力をもたせるとすると、各素子サイズはを基準とし
て以下の通りになる。 :ゲート長を400μmとすると、6.6×400=2640μm2 :2640×(1/0.8)=3300μm2(に対し25%増) :2640×(1/0.95)≒2780μm2(に対し5%増) 以上の結果から明らかなように、同じ駆動能力の出力ト
ランジスタを形成する場合に、従来のシリサイド層を設
けないもの()に対して本実施の形態である部分シリ
サイド層を設けたもの()は素子サイズで約16%小
さくなる。さらに、ESD耐性を高めるために部分シリ
サイド層を小さく形成した場合、に比較して駆動能力
が約10%程度低下するが、それでもに対しては素子
サイズが約11%小さくなる。したがって、結果的に、
本実施の形態は約10%以上の面積削減効果を有する。
【0029】次に、図3〜図7を参照して本実施の形態
による出力トランジスタの製造方法を説明する。以下に
示す本実施の形態の製造方法によれば、出力トランジス
タの部分を、半導体装置の内部回路と同一の工程で形成
することができる。
による出力トランジスタの製造方法を説明する。以下に
示す本実施の形態の製造方法によれば、出力トランジス
タの部分を、半導体装置の内部回路と同一の工程で形成
することができる。
【0030】はじめに、P型シリコン基板1にフィール
ド絶縁膜2,Nウェル3,ゲート酸化膜4およびゲート
電極5A,5Bを形成する(図3)。
ド絶縁膜2,Nウェル3,ゲート酸化膜4およびゲート
電極5A,5Bを形成する(図3)。
【0031】次にLDD拡散層を形成するためにレジス
トマスクを形成し、PMOS部分にはボロン原子を、N
MOS部分にはリン原子をイオン注入してp−拡散層6
B,7Bおよびn−拡散層8B,9Bを形成し、その後
サイドウォール絶縁膜10を形成する(図4)。
トマスクを形成し、PMOS部分にはボロン原子を、N
MOS部分にはリン原子をイオン注入してp−拡散層6
B,7Bおよびn−拡散層8B,9Bを形成し、その後
サイドウォール絶縁膜10を形成する(図4)。
【0032】次にレジストマスクを用いてPMOS部分
に高濃度のボロン原子を、NMOS部分に高濃度のヒ素
原子を注入した後、熱処理を行い活性化させ、p+拡散
層6A,7Aおよびn+拡散層8A,9Aを形成する。
そして、全面にCVD(Chemical Vapor
Deposition)法により、SiO2膜やSi
3N4膜等の絶縁膜12を500オングストロ−ム程度
成長させ、その後シリサイド層を形成したくない部分に
選択的にレジスト膜11を形成する(図5)。
に高濃度のボロン原子を、NMOS部分に高濃度のヒ素
原子を注入した後、熱処理を行い活性化させ、p+拡散
層6A,7Aおよびn+拡散層8A,9Aを形成する。
そして、全面にCVD(Chemical Vapor
Deposition)法により、SiO2膜やSi
3N4膜等の絶縁膜12を500オングストロ−ム程度
成長させ、その後シリサイド層を形成したくない部分に
選択的にレジスト膜11を形成する(図5)。
【0033】次にRIE(Reactive Ion
Eching)法によりエッチバックを行い、レジスト
膜11で覆われた部分以外の絶縁膜12をエッチング
し、レジスト膜を除去する。そして、TiやCoをスパ
ッタ法により被着し、熱処理を施すことによってシリサ
イド反応を生じさせる。その後H2O2とH2SO4の
混合溶液を用いて選択エッチングを行い、拡散層表面に
のみシリサイド層13A,13Bを形成する(図6)。
このとき、ゲート電極5A,5Bにポリシリコンを使用
する場合などは、レジスト膜11の範囲を変更し、該電
極に対して同時にシリサイド層を設けてもよい。
Eching)法によりエッチバックを行い、レジスト
膜11で覆われた部分以外の絶縁膜12をエッチング
し、レジスト膜を除去する。そして、TiやCoをスパ
ッタ法により被着し、熱処理を施すことによってシリサ
イド反応を生じさせる。その後H2O2とH2SO4の
混合溶液を用いて選択エッチングを行い、拡散層表面に
のみシリサイド層13A,13Bを形成する(図6)。
このとき、ゲート電極5A,5Bにポリシリコンを使用
する場合などは、レジスト膜11の範囲を変更し、該電
極に対して同時にシリサイド層を設けてもよい。
【0034】最後に、絶縁膜16,コンタクト部14A
〜14Dおよび電極15A〜15Cを形成して、完成さ
れる(図7)。
〜14Dおよび電極15A〜15Cを形成して、完成さ
れる(図7)。
【0035】
【発明の効果】本発明によれば、MOSトランジスタの
ドレイン領域表面のコンタクト部の近傍においてのみシ
リサイド層を設けるので、LDDを用いたデバイス構造
で出力トランジスタを構成することができるため、高E
SD耐性,高速性(高駆動能力)および高集積度を兼ね
備えた出力トランジスタが得られる。特に、同駆動能力
のシリサイド層を設けない従来の出力トランジスタに比
較すると、少なくとも10%以上は素子サイズを削減す
ることができ、チップサイズの増大に伴うコストアップ
を抑えることができる。
ドレイン領域表面のコンタクト部の近傍においてのみシ
リサイド層を設けるので、LDDを用いたデバイス構造
で出力トランジスタを構成することができるため、高E
SD耐性,高速性(高駆動能力)および高集積度を兼ね
備えた出力トランジスタが得られる。特に、同駆動能力
のシリサイド層を設けない従来の出力トランジスタに比
較すると、少なくとも10%以上は素子サイズを削減す
ることができ、チップサイズの増大に伴うコストアップ
を抑えることができる。
【0036】さらに、本発明の製造工程においては、出
力トランジスタのドレイン領域の一部をマスクするため
の絶縁膜を形成する工程以外は、出力トランジスタを内
部回路のトランジスタと同時に形成することができる。
その結果、従来の内部回路と出力トランジスタを別々に
形成するという工数のかかる工程を排除できるので、歩
留まりのよい半導体装置が得られる。
力トランジスタのドレイン領域の一部をマスクするため
の絶縁膜を形成する工程以外は、出力トランジスタを内
部回路のトランジスタと同時に形成することができる。
その結果、従来の内部回路と出力トランジスタを別々に
形成するという工数のかかる工程を排除できるので、歩
留まりのよい半導体装置が得られる。
【図1】本発明によるMOSトランジスタの断面図
【図2】本発明によるMOSトランジスタの平面図
【図3】本発明によるMOSトランジスタの製造方法を
示す工程図
示す工程図
【図4】本発明によるMOSトランジスタの製造方法を
示す工程図
示す工程図
【図5】本発明によるMOSトランジスタの製造方法を
示す工程図
示す工程図
【図6】本発明によるMOSトランジスタの製造方法を
示す工程図
示す工程図
【図7】本発明によるMOSトランジスタの製造方法を
示す工程図
示す工程図
【図8】出力トランジスタの接続図
【図9】拡散層全体にシリサイド層を設けたMOSトラ
ンジスタの断面図
ンジスタの断面図
1……P型シリコン基板 2……フィールド絶縁膜 3……Nウェル 4……ゲート酸化膜 5A,5B……ゲート電極 6A,7A……p+拡散層 6B,7B……p−拡散層 8A,9A……n+拡散層 8B,9B……n−拡散層 10……サイドウォール絶縁膜 11……レジスト膜 12,16……絶縁膜 13,13A,13B……シリサイド層 14A,14B,14C,14D……コンタクト 15A,15B,15C……電極
Claims (5)
- 【請求項1】ソースおよびドレイン領域を有する絶縁ゲ
ート型のトランジスタを備えた半導体装置において、前
記ソースおよびドレイン領域の表面にはシリサイド層が
それぞれ形成されていて、このシリサイド層にソースお
よびドレイン電極端子が接続され、かつ前記ソースおよ
びドレイン領域の一方の前記シリサイド層の端部とゲー
ト電極の対向する端部との間隔は、前記ソースおよびド
レイン領域の他方の前記シリサイド層の端部と前記ゲー
ト電極の対向する端部との間隔よりも大きいことを特徴
とする半導体装置。 - 【請求項2】前記トランジスタは、前記ソース電極端子
が電源ラインに接続され、前記ドレイン電極端子が出力
端子に接続されて構成された出力トランジスタであるこ
とを特徴とする請求項1記載の半導体装置。 - 【請求項3】前記トランジスタは、そのドレイン領域
が、低濃度の不純物拡散層と、高濃度の不純物拡散層と
で形成されたLDD構造であることを特徴とする請求項
1または2記載の半導体装置。 - 【請求項4】半導体基板にLDD構造の絶縁ゲート型の
トランジスタを形成する第1の工程と、前記トランジス
タのゲート電極の少なくとも側壁からソースおよびドレ
イン領域の一方の一部にかけて絶縁膜を形成する第2の
工程と、前記ソースおよびドレイン領域の前記一方の残
りの表面部分および前記ソースおよびドレイン領域の他
方の表面部分にシリサイド層を形成する第3の工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項5】内部トランジスタと、入力または出力トラ
ンジスタとを有する半導体装置の製造方法において、半
導体基板の前記内部トランジスタおよび前記入力または
出力トランジスタの素子領域のそれぞれにLDD構造の
絶縁ゲート型のトランジスタを同時形成する第1の工程
と、前記入力または出力トランジスタのゲート電極の少
なくとも側壁から当該トランジスタのソースおよびドレ
イン領域の一方の一部にかけて絶縁膜を形成する第2の
工程と、前記内部トランジスタのソースおよびドレイン
領域の表面部分と前記入力または出力トランジスタの前
記ソースおよびドレイン領域の前記一方の残りの表面部
分および当該入力または出力トランジスタの前記ソース
およびドレイン領域の他方の表面部分にシリサイド層を
同時形成する第3の工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8223766A JPH1070266A (ja) | 1996-08-26 | 1996-08-26 | 半導体装置およびその製造方法 |
US08/910,247 US5985722A (en) | 1996-08-26 | 1997-08-13 | Method of fabricating electrostatic discharge device |
EP97113984A EP0827202A3 (en) | 1996-08-26 | 1997-08-13 | Semiconductor device including protection means and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8223766A JPH1070266A (ja) | 1996-08-26 | 1996-08-26 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1070266A true JPH1070266A (ja) | 1998-03-10 |
Family
ID=16803379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8223766A Pending JPH1070266A (ja) | 1996-08-26 | 1996-08-26 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5985722A (ja) |
EP (1) | EP0827202A3 (ja) |
JP (1) | JPH1070266A (ja) |
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JP2007194656A (ja) * | 2007-03-16 | 2007-08-02 | Seiko Epson Corp | Mosトランジスタの製造方法およびmosトランジスタ |
CN109950204A (zh) * | 2019-04-10 | 2019-06-28 | 山东沂光集成电路有限公司 | 一种运行稳定的大电流mos管 |
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US6507074B2 (en) | 1995-11-30 | 2003-01-14 | Micron Technology, Inc. | Structure for ESD protection in semiconductor chips |
WO1997020348A1 (en) * | 1995-11-30 | 1997-06-05 | Micron Technology, Inc. | Structure for esd protection in semiconductor chips |
WO2000021134A1 (en) * | 1998-10-05 | 2000-04-13 | Sarnoff Corporation | Esd protection circuit with pad capacitance-coupled parasitic transistor clamp |
US6046087A (en) * | 1999-02-10 | 2000-04-04 | Vanguard International Semiconductor Corporation | Fabrication of ESD protection device using a gate as a silicide blocking mask for a drain region |
JP3450244B2 (ja) * | 1999-12-03 | 2003-09-22 | Necエレクトロニクス株式会社 | 半導体保護装置 |
US6392860B1 (en) * | 1999-12-30 | 2002-05-21 | Vanguard International Semiconductor Corp. | Electrostatic discharge protection circuit with gate-modulated field-oxide device |
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KR100361533B1 (en) * | 2001-03-29 | 2002-11-23 | Hynix Semiconductor Inc | Method for fabricating semiconductor device |
KR100401507B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 캐패시턴스의 미세조정 회로및 그 제조방법 |
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US7683433B2 (en) * | 2004-07-07 | 2010-03-23 | Semi Solution, Llc | Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors |
US8247840B2 (en) * | 2004-07-07 | 2012-08-21 | Semi Solutions, Llc | Apparatus and method for improved leakage current of silicon on insulator transistors using a forward biased diode |
US7863689B2 (en) * | 2006-09-19 | 2011-01-04 | Semi Solutions, Llc. | Apparatus for using a well current source to effect a dynamic threshold voltage of a MOS transistor |
JP2010147282A (ja) * | 2008-12-19 | 2010-07-01 | Renesas Technology Corp | 半導体集積回路装置 |
KR20210128544A (ko) * | 2020-04-16 | 2021-10-27 | 삼성디스플레이 주식회사 | 표시 장치 |
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