JP2001044438A - Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 - Google Patents
Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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Abstract
(57)【要約】
【課題】 ゲート電圧が比較的高い条件下で使用される
場合であっても、低消費電力にすることが可能なＤＴＭ
ＯＳを提供することである。 【解決手段】 第１のコンタクト部４２とゲート電極２
４とは、抵抗部５２を介して電気的に接続されている。
配線部５６の一部分の幅を、配線部５６の他の部分の幅
より小さくすることにより、配線部５６の一部分を抵抗
部５２としている。ゲート電極２４に比較的高電圧が印
加されても、ボディ領域とソース領域とで構成されるｐ
ｎ接合に流れる順方向電流は抵抗部５２によって制限さ
れる。よって、ボディ領域とソース領域との間の電流を
低く抑えることができる。この結果、ゲート電圧が比較
的高い条件下でＭＯＳ電界効果トランジスタを使用して
も、消費電力を低くすることができる。
場合であっても、低消費電力にすることが可能なＤＴＭ
ＯＳを提供することである。 【解決手段】 第１のコンタクト部４２とゲート電極２
４とは、抵抗部５２を介して電気的に接続されている。
配線部５６の一部分の幅を、配線部５６の他の部分の幅
より小さくすることにより、配線部５６の一部分を抵抗
部５２としている。ゲート電極２４に比較的高電圧が印
加されても、ボディ領域とソース領域とで構成されるｐ
ｎ接合に流れる順方向電流は抵抗部５２によって制限さ
れる。よって、ボディ領域とソース領域との間の電流を
低く抑えることができる。この結果、ゲート電圧が比較
的高い条件下でＭＯＳ電界効果トランジスタを使用して
も、消費電力を低くすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳ電界
効果トランジスタ及びその製造方法に関する。
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳ電界
効果トランジスタ及びその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】ＳＯＩ構
造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界
効果トランジスタに比べ、低消費電力で、かつ高速で駆
動させることができる。
造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界
効果トランジスタに比べ、低消費電力で、かつ高速で駆
動させることができる。
【０００３】図５０は、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの一例の模式図である。シリコン基板１００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが互
いに間を設けて形成されている。埋め込み酸化膜１１０
０上であって、かつソース領域１２００とドレイン領域
１３００との間には、ボディ領域１４００が形成されて
いる。ボディ領域１４００上には、ゲート絶縁膜を介し
てゲート電極１５００が形成されている。
ランジスタの一例の模式図である。シリコン基板１００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが互
いに間を設けて形成されている。埋め込み酸化膜１１０
０上であって、かつソース領域１２００とドレイン領域
１３００との間には、ボディ領域１４００が形成されて
いる。ボディ領域１４００上には、ゲート絶縁膜を介し
てゲート電極１５００が形成されている。
【０００４】図５０に示すＭＯＳ電界効果トランジスタ
のボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン現象により発生したキ
ャリアは、ボディ領域１４００に蓄積されることにな
る。キャリアが蓄積されると、ボディ領域１４００の電
位が変化する。これが基板浮遊効果とよばれる現象であ
る。これにより、キンク現象や寄生バイポーラ効果（Ｐ
ａｒａｓｉｔｉｃ Ｂｉｐｏｌａｒ Ｅｆｆｅｃｔ）等
の様々な不都合が、ＭＯＳ電界効果トランジスタに生じ
る。
のボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン現象により発生したキ
ャリアは、ボディ領域１４００に蓄積されることにな
る。キャリアが蓄積されると、ボディ領域１４００の電
位が変化する。これが基板浮遊効果とよばれる現象であ
る。これにより、キンク現象や寄生バイポーラ効果（Ｐ
ａｒａｓｉｔｉｃ Ｂｉｐｏｌａｒ Ｅｆｆｅｃｔ）等
の様々な不都合が、ＭＯＳ電界効果トランジスタに生じ
る。
【０００５】基板浮遊効果を抑制することができるＳＯ
Ｉ構造のＭＯＳ電界効果トランジスタがある。図５１
は、このＭＯＳ電界効果トランジタの模式図である。こ
のＭＯＳ電界効果トランジタは、ＤＴＭＯＳ（Ｄｙｎａ
ｍｉｃ Ｔｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅ ＭＯＳ
ＦＥＴ）と呼ばれる。図５０に示すＭＯＳ電界効果トラ
ンジスタとの違いは、ボディ領域１４００とゲート電極
１５００とが電気的に接続されている点である。この接
続により、ボディ領域１４００内に蓄積された過剰なキ
ャリアがボディ領域１４００外に引き抜くことができ
る。これにより、ボディ領域の電位が安定し、基板浮遊
効果の発生を防ぐことができる。
Ｉ構造のＭＯＳ電界効果トランジスタがある。図５１
は、このＭＯＳ電界効果トランジタの模式図である。こ
のＭＯＳ電界効果トランジタは、ＤＴＭＯＳ（Ｄｙｎａ
ｍｉｃ Ｔｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅ ＭＯＳ
ＦＥＴ）と呼ばれる。図５０に示すＭＯＳ電界効果トラ
ンジスタとの違いは、ボディ領域１４００とゲート電極
１５００とが電気的に接続されている点である。この接
続により、ボディ領域１４００内に蓄積された過剰なキ
ャリアがボディ領域１４００外に引き抜くことができ
る。これにより、ボディ領域の電位が安定し、基板浮遊
効果の発生を防ぐことができる。
【０００６】ところが、ＤＴＭＯＳにはゲート電圧が１
Ｖ程度以下という低いゲート電圧条件下でしか、実用的
な使用ができないという問題がる。すなわち、ＤＴＭＯ
Ｓにおいて、ゲート電極に印加された電圧と同じ値の電
圧がボディ領域に印加される。ボディ領域に電圧が印加
されることにより、ボディ領域とソース領域とで構成さ
れるｐｎ接合に順バイアス電圧が印加される。ｐｎ接合
の順方向耐圧は通常０.７Ｖ程度であるから、ゲート電
圧がこれより大きくなると、ボディ領域とソース領域と
の間に大きな電流が流れる。この電流により、ＳＯＩ構
造の目的である低消費電力化が達成できなくなる。ま
た、この電流により、ＳＯＩ構造を含む回路が誤動作す
ることがある。さらに、たとえゲート電圧が０.７Ｖ以
下でこのＤＴＭＯＳを使用したとしても、ボディ領域と
ソース領域との間に少量の順方向電流が流れるので、低
消費電力化を達成するには不利である。
Ｖ程度以下という低いゲート電圧条件下でしか、実用的
な使用ができないという問題がる。すなわち、ＤＴＭＯ
Ｓにおいて、ゲート電極に印加された電圧と同じ値の電
圧がボディ領域に印加される。ボディ領域に電圧が印加
されることにより、ボディ領域とソース領域とで構成さ
れるｐｎ接合に順バイアス電圧が印加される。ｐｎ接合
の順方向耐圧は通常０.７Ｖ程度であるから、ゲート電
圧がこれより大きくなると、ボディ領域とソース領域と
の間に大きな電流が流れる。この電流により、ＳＯＩ構
造の目的である低消費電力化が達成できなくなる。ま
た、この電流により、ＳＯＩ構造を含む回路が誤動作す
ることがある。さらに、たとえゲート電圧が０.７Ｖ以
下でこのＤＴＭＯＳを使用したとしても、ボディ領域と
ソース領域との間に少量の順方向電流が流れるので、低
消費電力化を達成するには不利である。
【０００７】本発明の目的は、ゲート電圧が比較的高い
条件下で使用される場合であっても、低消費電力にする
ことが可能なＳＯＩ構造のＭＯＳ電界効果トランジスタ
及びその製造方法を提供することである。
条件下で使用される場合であっても、低消費電力にする
ことが可能なＳＯＩ構造のＭＯＳ電界効果トランジスタ
及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】（１）本発明は、ＳＯＩ
基板上に形成されたＭＯＳ電界効果トランジスタであっ
て、ソース領域、ドレイン領域、ボディ領域、ゲート電
極、ゲート絶縁膜、第１のコンタクト部、第２のコンタ
クト部及び抵抗部を備える。ボディ領域は、ソース領域
とドレイン領域とによって挟まれており、かつ第１の端
部と第２の端部とを有する。ゲート電極は、ゲート絶縁
膜を介してボディ領域上に形成されており、かつ第１の
端部から第２の端部へ向かう方向に延びている。第１の
コンタクト部は、第１の端部側に形成される。第１のコ
ンタクト部において、ゲート電極とゲート電極へ入力さ
れるゲート信号を伝達するゲート信号配線とが電気的に
接続されている。第２のコンタクト部は、第２の端部側
に形成される。第２のコンタクト部において、ゲート電
極とボディ領域とが電気的に接続されている。抵抗部は
第１の端部側に形成されている。ゲート電極と第１のコ
ンタクト部とは、抵抗部を介して電気的に接続されてい
る。
基板上に形成されたＭＯＳ電界効果トランジスタであっ
て、ソース領域、ドレイン領域、ボディ領域、ゲート電
極、ゲート絶縁膜、第１のコンタクト部、第２のコンタ
クト部及び抵抗部を備える。ボディ領域は、ソース領域
とドレイン領域とによって挟まれており、かつ第１の端
部と第２の端部とを有する。ゲート電極は、ゲート絶縁
膜を介してボディ領域上に形成されており、かつ第１の
端部から第２の端部へ向かう方向に延びている。第１の
コンタクト部は、第１の端部側に形成される。第１のコ
ンタクト部において、ゲート電極とゲート電極へ入力さ
れるゲート信号を伝達するゲート信号配線とが電気的に
接続されている。第２のコンタクト部は、第２の端部側
に形成される。第２のコンタクト部において、ゲート電
極とボディ領域とが電気的に接続されている。抵抗部は
第１の端部側に形成されている。ゲート電極と第１のコ
ンタクト部とは、抵抗部を介して電気的に接続されてい
る。
【０００９】ＤＴＭＯＳにおいて、ボディ領域とゲート
電極とは、電気的に接続されている。また、ボディ領域
とソース領域とは、ｐｎ接合となっている。このため、
例えば、ｎＭＯＳで説明すると、ゲート電極に正電圧が
印加されたとき、上記ｐｎ接合に順方向の電圧が印加さ
れることになる。そして、上記ｐｎ接合の順方向耐圧以
上の電圧が、ゲート電極とソース領域との間に印加され
ると、ボディ領域を介して、ゲート電極とソース領域と
の間に電流が流れることになる。ゲート電圧を上げてい
くと、この電流も大きくなる。よって、ゲート電圧が比
較的高い条件下で使用される場合、ＤＴＭＯＳの消費電
力が大きくなる。
電極とは、電気的に接続されている。また、ボディ領域
とソース領域とは、ｐｎ接合となっている。このため、
例えば、ｎＭＯＳで説明すると、ゲート電極に正電圧が
印加されたとき、上記ｐｎ接合に順方向の電圧が印加さ
れることになる。そして、上記ｐｎ接合の順方向耐圧以
上の電圧が、ゲート電極とソース領域との間に印加され
ると、ボディ領域を介して、ゲート電極とソース領域と
の間に電流が流れることになる。ゲート電圧を上げてい
くと、この電流も大きくなる。よって、ゲート電圧が比
較的高い条件下で使用される場合、ＤＴＭＯＳの消費電
力が大きくなる。
【００１０】本発明に係るＳＯＩ構造のＭＯＳ電界効果
トランジスタにおいて、ゲート電極と第１のコンタクト
部とは、抵抗部を介して電気的に接続されている。この
ため、上記ｐｎ接合に流れる順方向電流は抵抗部によっ
て制限され、ボディ領域とソース領域との間の電流を低
くすることができる。この結果、ゲート電圧が比較的高
い条件下でＤＴＭＯＳを使用しても、ＤＴＭＯＳの消費
電力を低くすることができる。
トランジスタにおいて、ゲート電極と第１のコンタクト
部とは、抵抗部を介して電気的に接続されている。この
ため、上記ｐｎ接合に流れる順方向電流は抵抗部によっ
て制限され、ボディ領域とソース領域との間の電流を低
くすることができる。この結果、ゲート電圧が比較的高
い条件下でＤＴＭＯＳを使用しても、ＤＴＭＯＳの消費
電力を低くすることができる。
【００１１】また、本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタにおいて、第１のコンタクト部は第
１の端部側に形成され、第２のコンタクト部は第２の端
部側に形成されている。したがって、本発明によれば、
ゲート電極に電流が流れるので、ゲート電極自体も抵抗
として機能させることができる。
界効果トランジスタにおいて、第１のコンタクト部は第
１の端部側に形成され、第２のコンタクト部は第２の端
部側に形成されている。したがって、本発明によれば、
ゲート電極に電流が流れるので、ゲート電極自体も抵抗
として機能させることができる。
【００１２】なお、本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタにおいて、電界効果トランジスタが
部分空乏型、完全空乏型のいずれでも消費電力を低くす
る効果がある。理由は、発明の実施の形態の［実験例］
で説明する。
界効果トランジスタにおいて、電界効果トランジスタが
部分空乏型、完全空乏型のいずれでも消費電力を低くす
る効果がある。理由は、発明の実施の形態の［実験例］
で説明する。
【００１３】また、本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタは、以下の工程により製造すること
ができる。
界効果トランジスタは、以下の工程により製造すること
ができる。
【００１４】（ａ）ＳＯＩ基板上に、第１の端部と第２
の端部とを有するボディ領域を形成する工程、（ｂ）ボ
ディ領域上に、第１の端部から第２の端部へ向かう方向
に延びているゲート電極を形成する工程、（ｃ）ゲート
電極をマスクとして、ＳＯＩ基板にイオンを注入し、ボ
ディ領域を挟むように、ソース領域及びドレイン領域を
形成する工程、（ｄ）第１の端部側に、ゲート電極とゲ
ート電極へ入力されるゲート信号を伝達するゲート信号
配線とが電気的に接続される第１のコンタクト部を形成
し、第２の端部側に、ゲート電極とボディ領域とが電気
的に接続される第２のコンタクト部を形成する工程、
（ｅ）工程（ｂ）〜工程（ｄ）までにおいて、第１の端
部側に、ゲート電極及び第１のコンタクト部とに電気的
に接続される抵抗部を形成する工程。
の端部とを有するボディ領域を形成する工程、（ｂ）ボ
ディ領域上に、第１の端部から第２の端部へ向かう方向
に延びているゲート電極を形成する工程、（ｃ）ゲート
電極をマスクとして、ＳＯＩ基板にイオンを注入し、ボ
ディ領域を挟むように、ソース領域及びドレイン領域を
形成する工程、（ｄ）第１の端部側に、ゲート電極とゲ
ート電極へ入力されるゲート信号を伝達するゲート信号
配線とが電気的に接続される第１のコンタクト部を形成
し、第２の端部側に、ゲート電極とボディ領域とが電気
的に接続される第２のコンタクト部を形成する工程、
（ｅ）工程（ｂ）〜工程（ｄ）までにおいて、第１の端
部側に、ゲート電極及び第１のコンタクト部とに電気的
に接続される抵抗部を形成する工程。
【００１５】（２）本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタは、以下のような配線部を備えるの
が好ましい。抵抗部は配線部に含まれる。配線部は、第
１の端部側に形成され、かつゲート電極と第１のコンタ
クト部とを電気的に接続している。配線部の一部分の幅
を、配線部の他の部分の幅より小さくすることにより、
配線部の一部分を抵抗部としている。
界効果トランジスタは、以下のような配線部を備えるの
が好ましい。抵抗部は配線部に含まれる。配線部は、第
１の端部側に形成され、かつゲート電極と第１のコンタ
クト部とを電気的に接続している。配線部の一部分の幅
を、配線部の他の部分の幅より小さくすることにより、
配線部の一部分を抵抗部としている。
【００１６】この態様は、配線部の一部分の幅を、配線
部の他の部分の幅より小さくすることにより、配線部の
一部分を抵抗部としている。この態様によれば、配線部
の一部分の幅と配線部の一部分の長さとの組み合わせに
より、抵抗部の抵抗値を制御できる。すなわち、幅Ｗを
大きくすると抵抗値が小さくなり、小さくすると抵抗値
が大きくなる。長さＬを大きくすると抵抗値が大きくな
り、小さくすると抵抗値が小さくなる。
部の他の部分の幅より小さくすることにより、配線部の
一部分を抵抗部としている。この態様によれば、配線部
の一部分の幅と配線部の一部分の長さとの組み合わせに
より、抵抗部の抵抗値を制御できる。すなわち、幅Ｗを
大きくすると抵抗値が小さくなり、小さくすると抵抗値
が大きくなる。長さＬを大きくすると抵抗値が大きくな
り、小さくすると抵抗値が小さくなる。
【００１７】この態様に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタは、以下の工程により製造することがで
きる。
果トランジスタは、以下の工程により製造することがで
きる。
【００１８】工程（ｅ）は、ゲート電極と第１のコンタ
クト部とを電気的に接続するための配線部を形成する工
程を含み、この配線部形成工程は、配線部の一部分の幅
が、配線部の他の部分の幅より小さくなるように、配線
部のパターンニングをする。
クト部とを電気的に接続するための配線部を形成する工
程を含み、この配線部形成工程は、配線部の一部分の幅
が、配線部の他の部分の幅より小さくなるように、配線
部のパターンニングをする。
【００１９】（３）本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタは、以下のような配線部を備えるの
が好ましい。抵抗部は配線部に含まれる。配線部はポリ
シリコン膜を含む。配線部は、第１の端部側に形成さ
れ、かつゲート電極と第１のコンタクト部とを電気的に
接続する。配線部の一部分の不純物濃度を、配線部の他
の部分の不純物濃度より低くすることにより、配線部の
一部分を抵抗部としている。
界効果トランジスタは、以下のような配線部を備えるの
が好ましい。抵抗部は配線部に含まれる。配線部はポリ
シリコン膜を含む。配線部は、第１の端部側に形成さ
れ、かつゲート電極と第１のコンタクト部とを電気的に
接続する。配線部の一部分の不純物濃度を、配線部の他
の部分の不純物濃度より低くすることにより、配線部の
一部分を抵抗部としている。
【００２０】この態様は、配線部の一部分の不純物濃度
を、配線部の他の部分の不純物濃度より低くすることに
より、配線部の一部分を抵抗部としている。この態様に
よれば、抵抗部の面積を大きくすることなく、かつ配線
部となる膜と抵抗部となる膜とを同時に形成できる。
を、配線部の他の部分の不純物濃度より低くすることに
より、配線部の一部分を抵抗部としている。この態様に
よれば、抵抗部の面積を大きくすることなく、かつ配線
部となる膜と抵抗部となる膜とを同時に形成できる。
【００２１】この態様に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタは、以下の工程により製造することがで
きる。
果トランジスタは、以下の工程により製造することがで
きる。
【００２２】工程（ｅ）は、ポリシリコン膜を含み、ゲ
ート電極と第１のコンタクト部とを電気的に接続するた
めの配線部を形成する工程を含み、この配線部形成工程
は、配線部の一部分の不純物濃度が、配線部の他の部分
の不純物濃度より低くなるようにする。配線部の一部分
の不純物濃度が、配線部の他の部分の不純物濃度より低
くなるようにする方法としては、例えば、ポリシリコン
膜を形成し、この膜の一部分にのみマスクを被せる。そ
して、この膜にイオンを注入する。この膜の一部分には
イオンが注入されないので、この膜の一部分の不純物濃
度を、この膜の他の部分の不純物濃度に比べ低くでき
る。
ート電極と第１のコンタクト部とを電気的に接続するた
めの配線部を形成する工程を含み、この配線部形成工程
は、配線部の一部分の不純物濃度が、配線部の他の部分
の不純物濃度より低くなるようにする。配線部の一部分
の不純物濃度が、配線部の他の部分の不純物濃度より低
くなるようにする方法としては、例えば、ポリシリコン
膜を形成し、この膜の一部分にのみマスクを被せる。そ
して、この膜にイオンを注入する。この膜の一部分には
イオンが注入されないので、この膜の一部分の不純物濃
度を、この膜の他の部分の不純物濃度に比べ低くでき
る。
【００２３】（４）本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタは、以下のような配線部を備えるの
が好ましい。抵抗部は配線部に含まれる。配線部は、第
１の端部側に形成され、かつゲート電極と第１のコンタ
クト部とを電気的に接続する。配線部の一部分をポリシ
リコン膜のみとし、かつ配線部の他の部分をポリシリコ
ン膜及びシリサイド膜を含む構造とすることにより、配
線部の一部分を抵抗部としている。
界効果トランジスタは、以下のような配線部を備えるの
が好ましい。抵抗部は配線部に含まれる。配線部は、第
１の端部側に形成され、かつゲート電極と第１のコンタ
クト部とを電気的に接続する。配線部の一部分をポリシ
リコン膜のみとし、かつ配線部の他の部分をポリシリコ
ン膜及びシリサイド膜を含む構造とすることにより、配
線部の一部分を抵抗部としている。
【００２４】この態様は、配線部の一部分をポリシリコ
ン膜のみの構造とし、配線部の他の部分をポリシリコン
膜及びシリサイド膜を含む構造とすることにより、配線
部の一部分を抵抗部としている。この態様によれば、配
線部の抵抗を低抵抗としつつ、かつ配線部となる膜と抵
抗部となる膜とを同時に形成できる。
ン膜のみの構造とし、配線部の他の部分をポリシリコン
膜及びシリサイド膜を含む構造とすることにより、配線
部の一部分を抵抗部としている。この態様によれば、配
線部の抵抗を低抵抗としつつ、かつ配線部となる膜と抵
抗部となる膜とを同時に形成できる。
【００２５】この態様に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタは、以下の工程により製造することがで
きる。
果トランジスタは、以下の工程により製造することがで
きる。
【００２６】工程（ｅ）は、ゲート電極と第１のコンタ
クト部とを電気的に接続するための配線部を形成する工
程を含み、この配線部形成工程は、配線部の一部分がポ
リシリコン膜のみからなり、配線部の他の部分がポリシ
リコン膜及びシリサイド膜を含むようにする。このよう
な構造は、例えば、配線部の一部分のシリサイド膜を除
去する方法により、又は配線部の一部分にシリサイド膜
が形成されないようにする方法により形成することがで
きる。配線部の一部分のシリサイド膜を除去する方法と
は、次の通りである。ポリシリコン膜を形成し、ポリシ
リコン膜上に高融点金属膜を形成する。高融点金属膜を
アニールし、シリサイド膜とする。そして、配線部の一
部分上にあるシリサイド膜を除去する。
クト部とを電気的に接続するための配線部を形成する工
程を含み、この配線部形成工程は、配線部の一部分がポ
リシリコン膜のみからなり、配線部の他の部分がポリシ
リコン膜及びシリサイド膜を含むようにする。このよう
な構造は、例えば、配線部の一部分のシリサイド膜を除
去する方法により、又は配線部の一部分にシリサイド膜
が形成されないようにする方法により形成することがで
きる。配線部の一部分のシリサイド膜を除去する方法と
は、次の通りである。ポリシリコン膜を形成し、ポリシ
リコン膜上に高融点金属膜を形成する。高融点金属膜を
アニールし、シリサイド膜とする。そして、配線部の一
部分上にあるシリサイド膜を除去する。
【００２７】配線部の一部分にシリサイド膜が形成され
ないようにする方法とは、次の通りである。ポリシリコ
ン膜を形成する。ポリシリコン膜上のうち、配線部の一
部分となる領域以外の領域に、高融点金属膜を形成す
る。高融点金属膜をアニールし、シリサイド膜とする。
ないようにする方法とは、次の通りである。ポリシリコ
ン膜を形成する。ポリシリコン膜上のうち、配線部の一
部分となる領域以外の領域に、高融点金属膜を形成す
る。高融点金属膜をアニールし、シリサイド膜とする。
【００２８】（５）本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタは、以下のような配線部を備えるの
が好ましい。抵抗部は配線部に含まれる。配線部は、第
１の端部側に形成され、かつゲート電極と第１のコンタ
クト部とを電気的に接続する。配線部の長さは、第１の
コンタクト部とゲート電極との間の最短距離以上とする
ことにより、配線部を低抵抗部とする。
界効果トランジスタは、以下のような配線部を備えるの
が好ましい。抵抗部は配線部に含まれる。配線部は、第
１の端部側に形成され、かつゲート電極と第１のコンタ
クト部とを電気的に接続する。配線部の長さは、第１の
コンタクト部とゲート電極との間の最短距離以上とする
ことにより、配線部を低抵抗部とする。
【００２９】この態様は、配線部の長さを、第１のコン
タクト部とゲート電極との間の最短距離以上とすること
により、配線部を長くしている。そして、この配線部全
体を抵抗部としている。上記距離としては、例えば、１
μｍ以上である。
タクト部とゲート電極との間の最短距離以上とすること
により、配線部を長くしている。そして、この配線部全
体を抵抗部としている。上記距離としては、例えば、１
μｍ以上である。
【００３０】配線部の長さが、第１のコンタクト部とゲ
ート電極との間の最短距離以上となる構造としては、例
えば、以下の構造がある。素子分離絶縁層は、ソース及
びドレイン領域を囲むように位置している。配線部は、
素子分離絶縁層の平面上で迂回して第１のコンタクト部
と電気的に接続されている。この構造によれば、抵抗部
を素子分離絶縁層上に形成しているので、素子分離絶縁
層上の領域を有効利用することができる。
ート電極との間の最短距離以上となる構造としては、例
えば、以下の構造がある。素子分離絶縁層は、ソース及
びドレイン領域を囲むように位置している。配線部は、
素子分離絶縁層の平面上で迂回して第１のコンタクト部
と電気的に接続されている。この構造によれば、抵抗部
を素子分離絶縁層上に形成しているので、素子分離絶縁
層上の領域を有効利用することができる。
【００３１】このような構造は、以下の工程により製造
することができる。工程（ｅ）は、ゲート電極と第１の
コンタクト部とを電気的に接続するための配線部を形成
する工程を含み、この配線部形成工程は、ソース及びド
レイン領域を囲むように位置している素子分離絶縁層の
平面上で、配線部が迂回して第１のコンタクト部と電気
的に接続されるように、配線部をパターンニングする。
することができる。工程（ｅ）は、ゲート電極と第１の
コンタクト部とを電気的に接続するための配線部を形成
する工程を含み、この配線部形成工程は、ソース及びド
レイン領域を囲むように位置している素子分離絶縁層の
平面上で、配線部が迂回して第１のコンタクト部と電気
的に接続されるように、配線部をパターンニングする。
【００３２】（６）本発明に係るＳＯＩ構造のＭＯＳ電
界効果トランジスタにおいて、抵抗部の抵抗値として
は、例えば、次の値がある。抵抗部の抵抗値は、電界効
果トランジスタのＯＮ抵抗値より大きい。
界効果トランジスタにおいて、抵抗部の抵抗値として
は、例えば、次の値がある。抵抗部の抵抗値は、電界効
果トランジスタのＯＮ抵抗値より大きい。
【００３３】抵抗部の抵抗値は、電界効果トランジスタ
のＯＮ抵抗値より１０倍以上大きいのが好ましい。電界
効果トランジスタに流れる電流は、ドレイン領域とソー
ス領域との間の電流（Ｉｄｓ）の値に、ゲート電極とソ
ース領域との間の電流（Ｉｇｓ）の値を加えた値とな
る。抵抗部の抵抗値が、電界効果トランジスタのＯＮ抵
抗値より１０倍以上大きいと、次のことがいえる。すな
わち、ドレイン領域とソース領域との間の電流の値に対
して、ゲート電極とソース領域との間の電流の値が、約
十分の一以下になるのである。ところで、半導体装置の
電気的特性には、１０％程度のばらつきが不可避的に生
じる。よって、ゲート電極とソース領域との間の電流の
値が、ドレイン領域とソース領域との間の電流の値に加
算されても、この合計値は、ドレイン−ソース電流（Ｉ
ｄｓ）の値の誤差の範囲内となるのである。
のＯＮ抵抗値より１０倍以上大きいのが好ましい。電界
効果トランジスタに流れる電流は、ドレイン領域とソー
ス領域との間の電流（Ｉｄｓ）の値に、ゲート電極とソ
ース領域との間の電流（Ｉｇｓ）の値を加えた値とな
る。抵抗部の抵抗値が、電界効果トランジスタのＯＮ抵
抗値より１０倍以上大きいと、次のことがいえる。すな
わち、ドレイン領域とソース領域との間の電流の値に対
して、ゲート電極とソース領域との間の電流の値が、約
十分の一以下になるのである。ところで、半導体装置の
電気的特性には、１０％程度のばらつきが不可避的に生
じる。よって、ゲート電極とソース領域との間の電流の
値が、ドレイン領域とソース領域との間の電流の値に加
算されても、この合計値は、ドレイン−ソース電流（Ｉ
ｄｓ）の値の誤差の範囲内となるのである。
【００３４】
【発明の実施の形態】［第１の実施の形態］ ｛構造の説明｝図１は、本発明の第１の実施の形態に係
るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図で
ある。図２は、図１に示すＭＯＳ電界効果トランジスタ
をＡ−Ａ線に沿って切断した状態を示す断面構造図であ
る。このＳＯＩ構造のＭＯＳ電界効果トランジスタは、
配線部５６の一部分の幅を、配線部５６の他の部分の幅
より小さくすることにより、配線部５６の一部分を抵抗
部５２としている。図１を参考にしながら、図２に示す
ＳＯＩ構造のＭＯＳ電界効果トランジスタの構造を説明
する。ＳＯＩ基板は、シリコン基板１０、埋め込み酸化
膜１２及びシリコン層から構成されている。シリコン基
板１０上には、シリコン酸化膜からなる埋め込み酸化膜
１２が形成されている。埋め込み酸化膜１２上には、シ
リコン層が形成されている。シリコン層には、ボディ領
域（ｐ-領域１４、ｐ+領域１６）等が形成されている。
ＳＯＩ基板は、シリコン基板１０、埋め込み酸化膜１２
及びシリコン層から構成されている。
るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図で
ある。図２は、図１に示すＭＯＳ電界効果トランジスタ
をＡ−Ａ線に沿って切断した状態を示す断面構造図であ
る。このＳＯＩ構造のＭＯＳ電界効果トランジスタは、
配線部５６の一部分の幅を、配線部５６の他の部分の幅
より小さくすることにより、配線部５６の一部分を抵抗
部５２としている。図１を参考にしながら、図２に示す
ＳＯＩ構造のＭＯＳ電界効果トランジスタの構造を説明
する。ＳＯＩ基板は、シリコン基板１０、埋め込み酸化
膜１２及びシリコン層から構成されている。シリコン基
板１０上には、シリコン酸化膜からなる埋め込み酸化膜
１２が形成されている。埋め込み酸化膜１２上には、シ
リコン層が形成されている。シリコン層には、ボディ領
域（ｐ-領域１４、ｐ+領域１６）等が形成されている。
ＳＯＩ基板は、シリコン基板１０、埋め込み酸化膜１２
及びシリコン層から構成されている。
【００３５】埋め込み酸化膜１２上には、ｐ-領域１４
及びｐ+領域１６を挟むように、フィールド酸化膜１
８、２０が形成されている。図１に示すように、ｐ-領
域１４を挟むようにドレイン領域３８とソース領域４０
とが形成されている。ｐ-領域１４上には、ゲート酸化
膜２２が形成されている。ゲート酸化膜２２上には、ゲ
ート電極２４が形成されている。ゲート電極２４は、配
線部５６を介してコンタクトパッド層５３と電気的に接
続されている。コンタクトパッド層５３及び配線部５６
は、ボディ領域の第１の端部１７側に位置している。コ
ンタクトパッド層５３及び配線部５６は、フィールド酸
化膜２０上に位置している。配線部５６の一部分の幅
は、配線部５６の他の部分の幅より小さい。この幅の小
さい部分が抵抗部５２となる。図１に示すように、抵抗
部５２の幅Ｗは、例えば、０.１〜０.５μｍである。抵
抗部５２の長さＬは、例えば、１〜１０μｍである。ゲ
ート電極２４、配線部５６、抵抗部５２及びコンタクト
パッド層５３は、ポリシリコン膜をパターンニングする
ことにより同時に形成される。
及びｐ+領域１６を挟むように、フィールド酸化膜１
８、２０が形成されている。図１に示すように、ｐ-領
域１４を挟むようにドレイン領域３８とソース領域４０
とが形成されている。ｐ-領域１４上には、ゲート酸化
膜２２が形成されている。ゲート酸化膜２２上には、ゲ
ート電極２４が形成されている。ゲート電極２４は、配
線部５６を介してコンタクトパッド層５３と電気的に接
続されている。コンタクトパッド層５３及び配線部５６
は、ボディ領域の第１の端部１７側に位置している。コ
ンタクトパッド層５３及び配線部５６は、フィールド酸
化膜２０上に位置している。配線部５６の一部分の幅
は、配線部５６の他の部分の幅より小さい。この幅の小
さい部分が抵抗部５２となる。図１に示すように、抵抗
部５２の幅Ｗは、例えば、０.１〜０.５μｍである。抵
抗部５２の長さＬは、例えば、１〜１０μｍである。ゲ
ート電極２４、配線部５６、抵抗部５２及びコンタクト
パッド層５３は、ポリシリコン膜をパターンニングする
ことにより同時に形成される。
【００３６】ゲート電極２４を覆うように、ＳＯＩ基板
上には、シリコン酸化膜２６が形成されている。シリコ
ン酸化膜２６には、スルーホール２８、３０が形成され
ている。スルーホール２８は、ボディ領域（ｐ-領域１
４、ｐ+領域１６）の第２の端部１５側に形成されてい
る。スルーホール２８により、ｐ+領域１６が露出して
いる。アルミ充填膜３４が、スルーホール２８内に充填
されている。アルミ充填膜３４により、ゲート電極２４
とｐ+領域１６とが電気的に接続される。ゲート電極２
４とｐ+領域１６とが電気的に接続されている箇所が第
２のコンタクト部５０となる。
上には、シリコン酸化膜２６が形成されている。シリコ
ン酸化膜２６には、スルーホール２８、３０が形成され
ている。スルーホール２８は、ボディ領域（ｐ-領域１
４、ｐ+領域１６）の第２の端部１５側に形成されてい
る。スルーホール２８により、ｐ+領域１６が露出して
いる。アルミ充填膜３４が、スルーホール２８内に充填
されている。アルミ充填膜３４により、ゲート電極２４
とｐ+領域１６とが電気的に接続される。ゲート電極２
４とｐ+領域１６とが電気的に接続されている箇所が第
２のコンタクト部５０となる。
【００３７】スルーホール３０は、ボディ領域（ｐ-領
域１４、ｐ+領域１６）の第１の端部１７側に形成され
ている。シリコン酸化膜２６上には、ゲート信号配線３
６が形成されている。ゲート電極２４へ入力されるゲー
ト信号は、ゲート信号配線３６から伝達される。ゲート
信号配線３６はアルミニウムから構成されている。ゲー
ト信号配線３６は、スルーホール３０内にも充填されて
いる。ゲート信号配線３６とゲート電極２４とは、スル
ーホール３０内に充填されたゲート信号配線３６を介し
て電気的に接続されている。ゲート信号配線３６とゲー
ト電極２４との接続部が、第１のコンタクト部４２とな
る。ゲート信号は、第１のコンタクト部４２を通り、ゲ
ート電極２４に伝達される。
域１４、ｐ+領域１６）の第１の端部１７側に形成され
ている。シリコン酸化膜２６上には、ゲート信号配線３
６が形成されている。ゲート電極２４へ入力されるゲー
ト信号は、ゲート信号配線３６から伝達される。ゲート
信号配線３６はアルミニウムから構成されている。ゲー
ト信号配線３６は、スルーホール３０内にも充填されて
いる。ゲート信号配線３６とゲート電極２４とは、スル
ーホール３０内に充填されたゲート信号配線３６を介し
て電気的に接続されている。ゲート信号配線３６とゲー
ト電極２４との接続部が、第１のコンタクト部４２とな
る。ゲート信号は、第１のコンタクト部４２を通り、ゲ
ート電極２４に伝達される。
【００３８】図１及び図２に示す本発明の第１の実施の
形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの
等価回路を表した図が、図３である。１４及び１６はボ
ディ領域（ｐ-領域１４、ｐ+領域１６）、２４はゲート
電極、３８はドレイン領域、４０はソース領域、５２は
抵抗部を示している。
形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの
等価回路を表した図が、図３である。１４及び１６はボ
ディ領域（ｐ-領域１４、ｐ+領域１６）、２４はゲート
電極、３８はドレイン領域、４０はソース領域、５２は
抵抗部を示している。
【００３９】｛製造方法の説明｝本発明の第１の実施の
形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの
製造方法を説明する。図４は、ＳＯＩ基板の平面図であ
る。図５は、図４に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。図４及び図５に
示すように、ＳＯＩ基板は、シリコン基板１０と、シリ
コン基板１０上に形成された埋め込み酸化膜１２と、埋
め込み酸化膜１２上に形成されたシリコン層１３と、備
える。
形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの
製造方法を説明する。図４は、ＳＯＩ基板の平面図であ
る。図５は、図４に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。図４及び図５に
示すように、ＳＯＩ基板は、シリコン基板１０と、シリ
コン基板１０上に形成された埋め込み酸化膜１２と、埋
め込み酸化膜１２上に形成されたシリコン層１３と、備
える。
【００４０】図６及び図７（図７は、図６に示すＳＯＩ
基板をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。）に示すように、例えば、ＬＯＣＯＳ法を用い
て、シリコン層１３に、フィールド酸化膜１８、２０を
形成する。フィールド酸化膜１８、２０は、ｎＭＯＳ電
界効果トランジスタが形成される領域を囲むように形成
されている。次に、フィールド酸化膜１８、２０をマス
クとして、シリコン層１３にｐ型のイオンを注入し、ｎ
ＭＯＳ電界効果トランジスタが形成される領域にｐ-領
域１４を形成する。ｐ型のアクセプタとしては、例え
ば、ボロンがある。イオン注入のエネルギーとしては、
例えば、２０ＫｅＶ程度である。ドーズ量としては、例
えば、６×１０12／ｃｍ2である。
基板をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。）に示すように、例えば、ＬＯＣＯＳ法を用い
て、シリコン層１３に、フィールド酸化膜１８、２０を
形成する。フィールド酸化膜１８、２０は、ｎＭＯＳ電
界効果トランジスタが形成される領域を囲むように形成
されている。次に、フィールド酸化膜１８、２０をマス
クとして、シリコン層１３にｐ型のイオンを注入し、ｎ
ＭＯＳ電界効果トランジスタが形成される領域にｐ-領
域１４を形成する。ｐ型のアクセプタとしては、例え
ば、ボロンがある。イオン注入のエネルギーとしては、
例えば、２０ＫｅＶ程度である。ドーズ量としては、例
えば、６×１０12／ｃｍ2である。
【００４１】図８及び図９（図９は、図８に示すＳＯＩ
基板をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。）に示すように、次に、例えば、熱酸化によ
り、ｐ -領域１４上にゲート酸化膜となる薄い酸化膜
（膜厚７ｎｍ）を形成する。
基板をＡ−Ａ線に沿って切断した状態を示す断面構造図
である。）に示すように、次に、例えば、熱酸化によ
り、ｐ -領域１４上にゲート酸化膜となる薄い酸化膜
（膜厚７ｎｍ）を形成する。
【００４２】次に、例えば、ＣＶＤ法により、ＳＯＩ基
板の全面上にゲート電極となるポリシリコン膜（膜厚２
５０ｎｍ）を形成する。
板の全面上にゲート電極となるポリシリコン膜（膜厚２
５０ｎｍ）を形成する。
【００４３】次に、ポリシリコン膜をフォトリソグラフ
ィ技術とエッチング技術とにより、パターンニングし、
ゲート電極２４、配線部５６、抵抗部５２及びコンタク
トパッド層５３を形成する。コンタクトパッド層５３及
び配線部５６は、ボディ領域の第１の端部１７側に位置
している。コンタクトパッド層５３及び配線部５６は、
フィールド酸化膜２０上に位置している。ゲート電極２
４と配線部５６とは、電気的に接続されている。コンタ
クトパッド層５３と配線部５６とは、電気的に接続され
ている。配線部５６の一部分の幅は、配線部５６の他の
部分の幅より小さくなるように、ポリシリコン膜をパタ
ーンニングする。この幅の小さい部分が抵抗部５２とな
る。ゲート電極２４とフィールド酸化膜１８との間の領
域を、領域４６とする。
ィ技術とエッチング技術とにより、パターンニングし、
ゲート電極２４、配線部５６、抵抗部５２及びコンタク
トパッド層５３を形成する。コンタクトパッド層５３及
び配線部５６は、ボディ領域の第１の端部１７側に位置
している。コンタクトパッド層５３及び配線部５６は、
フィールド酸化膜２０上に位置している。ゲート電極２
４と配線部５６とは、電気的に接続されている。コンタ
クトパッド層５３と配線部５６とは、電気的に接続され
ている。配線部５６の一部分の幅は、配線部５６の他の
部分の幅より小さくなるように、ポリシリコン膜をパタ
ーンニングする。この幅の小さい部分が抵抗部５２とな
る。ゲート電極２４とフィールド酸化膜１８との間の領
域を、領域４６とする。
【００４４】図１０及び図１１（図１１は、図１０に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、少なくとも領域４６
を覆うレジスト４４を形成する。レジスト４４及びフィ
ールド酸化膜１８、２０をマスクとして、ｎ型のイオン
をｎＭＯＳ電界効果トランジスタが形成される領域に注
入し、ソース領域４０とドレイン領域３８とを形成す
る。ｎ型のイオンとしては、例えば、リンがある。イオ
ン注入のエネルギーとしては、例えば、４０ＫｅＶであ
る。ドーズ量としては、例えば、２×１０15／ｃｍ2で
ある。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、少なくとも領域４６
を覆うレジスト４４を形成する。レジスト４４及びフィ
ールド酸化膜１８、２０をマスクとして、ｎ型のイオン
をｎＭＯＳ電界効果トランジスタが形成される領域に注
入し、ソース領域４０とドレイン領域３８とを形成す
る。ｎ型のイオンとしては、例えば、リンがある。イオ
ン注入のエネルギーとしては、例えば、４０ＫｅＶであ
る。ドーズ量としては、例えば、２×１０15／ｃｍ2で
ある。
【００４５】図１２及び図１３（図１３は、図１２に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、少なくとも領域４６
を露出するレジスト４８を形成する。レジスト４８をマ
スクとして、ｐ型のイオンを領域４６に注入し、ｐ+領
域１６を形成する。ｐ型のイオンとしては、例えば、ボ
ロンがある。イオン注入のエネルギーとしては、例え
ば、２０ＫｅＶである。ドーズ量としては、例えば、２
×１０15／ｃｍ2である。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、少なくとも領域４６
を露出するレジスト４８を形成する。レジスト４８をマ
スクとして、ｐ型のイオンを領域４６に注入し、ｐ+領
域１６を形成する。ｐ型のイオンとしては、例えば、ボ
ロンがある。イオン注入のエネルギーとしては、例え
ば、２０ＫｅＶである。ドーズ量としては、例えば、２
×１０15／ｃｍ2である。
【００４６】図１４及び図１５（図１５は、図１４に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、例えば、ＣＶＤ法に
より、ＳＯＩ基板の全面上にシリコン酸化膜２６（膜厚
５００ｎｍ）を形成する。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、例えば、ＣＶＤ法に
より、ＳＯＩ基板の全面上にシリコン酸化膜２６（膜厚
５００ｎｍ）を形成する。
【００４７】フォトリソグラフィ技術とエッチング技術
とにより、シリコン酸化膜２６を選択的に除去し、スル
ーホール２８及びスルーホール３０を形成する。スルー
ホール２８は、ｐ+領域１６を露出させる。スルーホー
ル３０は、コンタクトパッド層５３を露出させる。
とにより、シリコン酸化膜２６を選択的に除去し、スル
ーホール２８及びスルーホール３０を形成する。スルー
ホール２８は、ｐ+領域１６を露出させる。スルーホー
ル３０は、コンタクトパッド層５３を露出させる。
【００４８】図１及び図２に示すように、例えば、スパ
ッタリング法により、ＳＯＩ基板の全面上にアルミニウ
ム膜（膜厚５００ｎｍ）を形成する。
ッタリング法により、ＳＯＩ基板の全面上にアルミニウ
ム膜（膜厚５００ｎｍ）を形成する。
【００４９】アルミニウム膜を、フォトリソグラフィ技
術とエッチング技術とにより、パターンニングし、アル
ミ充填膜３４、ゲート信号配線３６を形成する。以上に
より、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界
効果トランジスタが完成する。
術とエッチング技術とにより、パターンニングし、アル
ミ充填膜３４、ゲート信号配線３６を形成する。以上に
より、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界
効果トランジスタが完成する。
【００５０】｛効果の説明｝ （効果１）図１及び図２に示すように、本発明の第１の
実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジ
スタにおいて、ゲート電極２４と第１のコンタクト部４
２とは、抵抗部５２を介して電気的に接続されている。
抵抗部５２を備えることにより、以下に説明する効果が
生じる。図３に示すように、ゲート電極２４に正電圧が
印加されると、抵抗部５２を介してボディ領域（ｐ-領
域１４、ｐ+領域１６）にも同じ値の正電圧が印加され
る。ボディ領域はｐ型であり、かつソース領域４０はｎ
型であるので、ボディ領域とソース領域４０とでｐｎ接
合が形成される。通常、ソース領域４０は基準電圧なの
で、ゲート電極２４への正電圧印加により、ボディ領域
とソース領域４０とのｐｎ接合に順方向電圧が印加され
ることになる。従って、もし抵抗部５２がないと、ゲー
ト電極２４とソース領域４０との間に電流（Ｉｇｓ）が
流れることになる。この電流は通常のＭＯＳ電界効果ト
ランジスタでは流れることのない電流なので、望ましく
ない電流である。しかも、上記ｐｎ接合の順方向耐圧以
上の電圧が、ゲート電極２４とソース領域４０との間に
印加されると、ゲート電極２４とソース領域４０との間
を流れる電流（Ｉｇｓ）が、ソース領域４０とドレイン
領域３８との間を流れる電流（Ｉｄｓ）より大きくなる
ことがある。
実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジ
スタにおいて、ゲート電極２４と第１のコンタクト部４
２とは、抵抗部５２を介して電気的に接続されている。
抵抗部５２を備えることにより、以下に説明する効果が
生じる。図３に示すように、ゲート電極２４に正電圧が
印加されると、抵抗部５２を介してボディ領域（ｐ-領
域１４、ｐ+領域１６）にも同じ値の正電圧が印加され
る。ボディ領域はｐ型であり、かつソース領域４０はｎ
型であるので、ボディ領域とソース領域４０とでｐｎ接
合が形成される。通常、ソース領域４０は基準電圧なの
で、ゲート電極２４への正電圧印加により、ボディ領域
とソース領域４０とのｐｎ接合に順方向電圧が印加され
ることになる。従って、もし抵抗部５２がないと、ゲー
ト電極２４とソース領域４０との間に電流（Ｉｇｓ）が
流れることになる。この電流は通常のＭＯＳ電界効果ト
ランジスタでは流れることのない電流なので、望ましく
ない電流である。しかも、上記ｐｎ接合の順方向耐圧以
上の電圧が、ゲート電極２４とソース領域４０との間に
印加されると、ゲート電極２４とソース領域４０との間
を流れる電流（Ｉｇｓ）が、ソース領域４０とドレイン
領域３８との間を流れる電流（Ｉｄｓ）より大きくなる
ことがある。
【００５１】本発明の第１の実施の形態に係るＳＯＩ構
造のＭＯＳ電界効果トランジスタは抵抗部５２を備えて
いる。このため、上記ｐｎ接合に流れる順方向電流は抵
抗部５２によって制限され、ボディ領域とソース領域４
０との間の電流を低く抑えることができる。この結果、
ゲート電圧が比較的高い条件下で第１の実施の形態に係
るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用して
も、ＭＯＳ電界効果トランジスタの消費電力を低くする
ことができる。
造のＭＯＳ電界効果トランジスタは抵抗部５２を備えて
いる。このため、上記ｐｎ接合に流れる順方向電流は抵
抗部５２によって制限され、ボディ領域とソース領域４
０との間の電流を低く抑えることができる。この結果、
ゲート電圧が比較的高い条件下で第１の実施の形態に係
るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用して
も、ＭＯＳ電界効果トランジスタの消費電力を低くする
ことができる。
【００５２】なお、第１の実施の形態は、ｎＭＯＳ電界
効果トランジスタについて説明したが、ｐＭＯＳ電界効
果トランジスタについても同様の効果が生じる。
効果トランジスタについて説明したが、ｐＭＯＳ電界効
果トランジスタについても同様の効果が生じる。
【００５３】また、本発明の第１の実施の形態に係るＳ
ＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１
のコンタクト部４２は第１の端部１７側に形成され、第
２のコンタクト部５０は第２の端部１５側に形成されて
いる。したがって、本発明の第１の実施の形態によれ
ば、ゲート電極２４に電流が流れるので、ゲート電極２
４自体も抵抗として機能させることができる。
ＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１
のコンタクト部４２は第１の端部１７側に形成され、第
２のコンタクト部５０は第２の端部１５側に形成されて
いる。したがって、本発明の第１の実施の形態によれ
ば、ゲート電極２４に電流が流れるので、ゲート電極２
４自体も抵抗として機能させることができる。
【００５４】（効果２）図１に示すように、本発明の第
１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタにおいて、配線部５６の一部分の幅を、配線部
５６の他の部分の幅より小さくすることにより、配線部
５６の一部分を抵抗部５２としている。よって、抵抗部
５２の幅Ｗと抵抗部５２の長さＬとの組み合わせによ
り、抵抗部５２の抵抗値を制御できる。すなわち、幅Ｗ
を大きくすると抵抗値が小さくなり、小さくすると抵抗
値が大きくなる。長さＬを大きくすると抵抗値が大きく
なり、小さくすると抵抗値が小さくなる。
１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタにおいて、配線部５６の一部分の幅を、配線部
５６の他の部分の幅より小さくすることにより、配線部
５６の一部分を抵抗部５２としている。よって、抵抗部
５２の幅Ｗと抵抗部５２の長さＬとの組み合わせによ
り、抵抗部５２の抵抗値を制御できる。すなわち、幅Ｗ
を大きくすると抵抗値が小さくなり、小さくすると抵抗
値が大きくなる。長さＬを大きくすると抵抗値が大きく
なり、小さくすると抵抗値が小さくなる。
【００５５】［第２の実施の形態］ ｛構造の説明｝図１６は、本発明の第２の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図
である。図１７は、図１６に示すＳＯＩ構造のＭＯＳ電
界効果トランジスタをＡ−Ａ線に沿って切断した状態を
示す断面構造図である。図１及び図２に示す第１の実施
の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ
との違いは、抵抗部５２の構造である。すなわち、本発
明の第２の実施の形態では、配線部５６の一部分の不純
物濃度を、配線部５６の他の部分の不純物濃度より低く
することにより、配線部５６の一部分を抵抗部５２とし
ている。本発明の第２の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタにおいて、図１及び図２に
示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタの構成要素と同一要素については、同一
符号を用いることにより、説明を省略する。
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図
である。図１７は、図１６に示すＳＯＩ構造のＭＯＳ電
界効果トランジスタをＡ−Ａ線に沿って切断した状態を
示す断面構造図である。図１及び図２に示す第１の実施
の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ
との違いは、抵抗部５２の構造である。すなわち、本発
明の第２の実施の形態では、配線部５６の一部分の不純
物濃度を、配線部５６の他の部分の不純物濃度より低く
することにより、配線部５６の一部分を抵抗部５２とし
ている。本発明の第２の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタにおいて、図１及び図２に
示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタの構成要素と同一要素については、同一
符号を用いることにより、説明を省略する。
【００５６】｛製造方法の説明｝まず、図４（図５）〜
図６（図７）に示す工程までを行う。ここまでの工程
は、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタの製造方法は、第１の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と
同じである。図６（図７）に示す工程後、図１８及び図
１９（図１９は、図１８に示すＳＯＩ基板をＡ−Ａ線に
沿って切断した状態を示す断面構造図である。）に示す
ように、ｐ-領域１４上にゲート酸化膜となる薄い酸化
膜を形成する。形成方法、条件は、第１の実施の形態と
同じ方法、条件を用いることができる。 次に、例え
ば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極
となるノンドープのポリシリコン膜（膜厚２００〜５０
０ｎｍ）を形成する。形成条件は、例えば、以下のとお
りである。 温度：５８０〜６２０℃ 時間：１０〜３０分
図６（図７）に示す工程までを行う。ここまでの工程
は、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタの製造方法は、第１の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と
同じである。図６（図７）に示す工程後、図１８及び図
１９（図１９は、図１８に示すＳＯＩ基板をＡ−Ａ線に
沿って切断した状態を示す断面構造図である。）に示す
ように、ｐ-領域１４上にゲート酸化膜となる薄い酸化
膜を形成する。形成方法、条件は、第１の実施の形態と
同じ方法、条件を用いることができる。 次に、例え
ば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極
となるノンドープのポリシリコン膜（膜厚２００〜５０
０ｎｍ）を形成する。形成条件は、例えば、以下のとお
りである。 温度：５８０〜６２０℃ 時間：１０〜３０分
【００５７】次に、ポリシリコン膜をフォトリソグラフ
ィ技術とエッチング技術とにより、パターンニングし、
ゲート電極２４、配線部５６及びコンタクトパッド層５
３を形成する。コンタクトパッド層５３及び配線部５６
は、ボディ領域の第１の端部１７側に位置している。コ
ンタクトパッド層５３及び配線部５６は、フィールド酸
化膜２０上に位置している。ゲート電極２４と配線部５
６とは、電気的に接続されている。コンタクトパッド層
５３と配線部５６とは、電気的に接続されている。ゲー
ト電極２４とフィールド酸化膜１８との間の領域を、領
域４６とする。
ィ技術とエッチング技術とにより、パターンニングし、
ゲート電極２４、配線部５６及びコンタクトパッド層５
３を形成する。コンタクトパッド層５３及び配線部５６
は、ボディ領域の第１の端部１７側に位置している。コ
ンタクトパッド層５３及び配線部５６は、フィールド酸
化膜２０上に位置している。ゲート電極２４と配線部５
６とは、電気的に接続されている。コンタクトパッド層
５３と配線部５６とは、電気的に接続されている。ゲー
ト電極２４とフィールド酸化膜１８との間の領域を、領
域４６とする。
【００５８】図２０及び図２１（図２１は、図２０に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、領域４６を覆うレジ
スト４４及び配線部５６の一部を覆うレジスト４５を形
成する。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、領域４６を覆うレジ
スト４４及び配線部５６の一部を覆うレジスト４５を形
成する。
【００５９】図２２及び図２３（図２３は、図２２に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、レジスト４４、４５
及びフィールド酸化膜１８、２０をマスクとして、ｎ型
のイオンをｎＭＯＳ電界効果トランジスタが形成される
領域に注入し、ソース領域４０とドレイン領域３８とを
形成する。ｎ型のイオンとしては、例えば、リンがあ
る。イオン注入のエネルギーとしては、例えば、４０Ｋ
ｅＶである。ドーズ量としては、例えば、２×１０15／
ｃｍ2である。このイオン注入により、ゲート電極２
４、コンタクトパッド層５３及び配線部５６にもイオン
が注入される。但し、配線部５６の一部分上にはレジス
ト４５があるので、この部分にはイオンが注入されな
い。この部分が抵抗部５２となる。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）に示すように、レジスト４４、４５
及びフィールド酸化膜１８、２０をマスクとして、ｎ型
のイオンをｎＭＯＳ電界効果トランジスタが形成される
領域に注入し、ソース領域４０とドレイン領域３８とを
形成する。ｎ型のイオンとしては、例えば、リンがあ
る。イオン注入のエネルギーとしては、例えば、４０Ｋ
ｅＶである。ドーズ量としては、例えば、２×１０15／
ｃｍ2である。このイオン注入により、ゲート電極２
４、コンタクトパッド層５３及び配線部５６にもイオン
が注入される。但し、配線部５６の一部分上にはレジス
ト４５があるので、この部分にはイオンが注入されな
い。この部分が抵抗部５２となる。
【００６０】なお、抵抗部５２の抵抗値が所望値でない
場合は、以下の工程が追加される。まず、ソース領域４
０及びドレイン領域３８形成後、レジスト４４、４５を
除去する。次に、抵抗部５２の抵抗値が所望の値となる
ようなドーズ量でｎ型のイオンをＳＯＩ基板全面に注入
する。
場合は、以下の工程が追加される。まず、ソース領域４
０及びドレイン領域３８形成後、レジスト４４、４５を
除去する。次に、抵抗部５２の抵抗値が所望の値となる
ようなドーズ量でｎ型のイオンをＳＯＩ基板全面に注入
する。
【００６１】図２４及び図２５（図２５は、図２４に示
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）で示す工程を行う。図２４及び図２
５で示す工程は、図１２及び図１３に示す工程と同じで
ある。
すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断
面構造図である。）で示す工程を行う。図２４及び図２
５で示す工程は、図１２及び図１３に示す工程と同じで
ある。
【００６２】次に、図２６及び図２７（図２７は、図２
６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図２６及
び図２７で示す工程は、図１４及び図１５に示す工程と
同じである。
６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図２６及
び図２７で示す工程は、図１４及び図１５に示す工程と
同じである。
【００６３】次に、図１６及び図１７で示す工程を行
う。図１６及び図１７で示す工程は、図１及び図２に示
す工程と同じである。以上により、第２の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成す
る。
う。図１６及び図１７で示す工程は、図１及び図２に示
す工程と同じである。以上により、第２の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成す
る。
【００６４】｛効果の説明｝ （効果１）本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの効果１は、本発明の第
１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタの効果１と同じである。
のＭＯＳ電界効果トランジスタの効果１は、本発明の第
１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタの効果１と同じである。
【００６５】（効果２）図１６及び図１７に示すよう
に、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタによれば、配線部５６の一部分
の不純物濃度を、配線部５６の他の部分の不純物濃度よ
り低くすることにより、配線部５６の一部分を抵抗部５
２としている。よって、本発明の第２の実施の形態によ
れば、抵抗部の面積を大きくすることなく、かつ配線部
となる膜と抵抗部となる膜とを同時に形成できる。
に、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタによれば、配線部５６の一部分
の不純物濃度を、配線部５６の他の部分の不純物濃度よ
り低くすることにより、配線部５６の一部分を抵抗部５
２としている。よって、本発明の第２の実施の形態によ
れば、抵抗部の面積を大きくすることなく、かつ配線部
となる膜と抵抗部となる膜とを同時に形成できる。
【００６６】なお、抵抗部５２の不純物濃度は、例え
ば、１×１０17／ｃｍ3〜５×１０19／ｃｍ3である。こ
のとき、抵抗値は、１０ｋΩ〜１ＭΩとなる。
ば、１×１０17／ｃｍ3〜５×１０19／ｃｍ3である。こ
のとき、抵抗値は、１０ｋΩ〜１ＭΩとなる。
【００６７】［第３の実施の形態］ ｛構造の説明｝図２８は、本発明の第３の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図
である。図２９は、図２８に示すＳＯＩ構造のＭＯＳ電
界効果トランジスタをＡ−Ａ線に沿って切断した状態を
示す断面構造図である。図１及び図２に示す第１の実施
の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ
との違いは、抵抗部５２の構造である。すなわち、本発
明の第３の実施の形態では、配線部５６の一部分をポリ
シリコン膜のみの構造とし、配線部５６の他の部分をポ
リシリコン膜及びシリサイド膜５４を含む構造とするこ
とにより、配線部５６の一部分を抵抗部５２としてい
る。本発明の第３の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタにおいて、図１及び図２に示す
第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの構成要素と同一要素については、同一符号
を用いることにより、説明を省略する。
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図
である。図２９は、図２８に示すＳＯＩ構造のＭＯＳ電
界効果トランジスタをＡ−Ａ線に沿って切断した状態を
示す断面構造図である。図１及び図２に示す第１の実施
の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ
との違いは、抵抗部５２の構造である。すなわち、本発
明の第３の実施の形態では、配線部５６の一部分をポリ
シリコン膜のみの構造とし、配線部５６の他の部分をポ
リシリコン膜及びシリサイド膜５４を含む構造とするこ
とにより、配線部５６の一部分を抵抗部５２としてい
る。本発明の第３の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタにおいて、図１及び図２に示す
第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの構成要素と同一要素については、同一符号
を用いることにより、説明を省略する。
【００６８】｛製造方法の説明｝まず、図４（図５）〜
図６（図７）に示す工程までを行う。ここまでの工程
は、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタの製造方法は、第１の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と
同じである。図６（図７）に示す工程後、図３０及び図
３１（図３１は、図３０に示すＳＯＩ基板をＡ−Ａ線に
沿って切断した状態を示す断面構造図である。）に示す
ように、ｐ-領域１４上にゲート酸化膜となる薄い酸化
膜を形成する。形成方法、条件は、第１の実施の形態と
同じ方法、条件を用いることができる。 次に、例え
ば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極
となるポリシリコン膜を形成する。形成条件は、第１の
実施の形態と同じ条件を用いることができる。
図６（図７）に示す工程までを行う。ここまでの工程
は、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタの製造方法は、第１の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と
同じである。図６（図７）に示す工程後、図３０及び図
３１（図３１は、図３０に示すＳＯＩ基板をＡ−Ａ線に
沿って切断した状態を示す断面構造図である。）に示す
ように、ｐ-領域１４上にゲート酸化膜となる薄い酸化
膜を形成する。形成方法、条件は、第１の実施の形態と
同じ方法、条件を用いることができる。 次に、例え
ば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極
となるポリシリコン膜を形成する。形成条件は、第１の
実施の形態と同じ条件を用いることができる。
【００６９】次に、例えば、スパッタリングにより、ポ
リシリコン膜の全面上に高融点金属膜であるＭｏ膜（膜
厚５０〜２００ｎｍ）を形成する。形成条件は、例え
ば、以下のとおりである。 温度：室温〜１００℃ 時間：１０〜３０分
リシリコン膜の全面上に高融点金属膜であるＭｏ膜（膜
厚５０〜２００ｎｍ）を形成する。形成条件は、例え
ば、以下のとおりである。 温度：室温〜１００℃ 時間：１０〜３０分
【００７０】そして、高融点金属膜をアニールし、ポリ
シリコン膜上にシリサイド膜５４を形成する。アニール
条件は、例えば、以下のとおりである。 温度：９００〜１０５０℃ 時間：数分〜３０分
シリコン膜上にシリサイド膜５４を形成する。アニール
条件は、例えば、以下のとおりである。 温度：９００〜１０５０℃ 時間：数分〜３０分
【００７１】次に、シリサイド膜５４及びポリシリコン
膜をフォトリソグラフィ技術とエッチング技術とによ
り、パターンニングし、ゲート電極２４、配線部５６及
びコンタクトパッド層５３を形成する。コンタクトパッ
ド層５３及び配線部５６は、ボディ領域の第１の端部１
７側に位置している。コンタクトパッド層５３及び配線
部５６は、フィールド酸化膜２０上に位置している。ゲ
ート電極２４と配線部５６とは、電気的に接続されてい
る。コンタクトパッド層５３と配線部５６とは、電気的
に接続されている。ゲート電極２４とフィールド酸化膜
１８との間の領域を、領域４６とする。
膜をフォトリソグラフィ技術とエッチング技術とによ
り、パターンニングし、ゲート電極２４、配線部５６及
びコンタクトパッド層５３を形成する。コンタクトパッ
ド層５３及び配線部５６は、ボディ領域の第１の端部１
７側に位置している。コンタクトパッド層５３及び配線
部５６は、フィールド酸化膜２０上に位置している。ゲ
ート電極２４と配線部５６とは、電気的に接続されてい
る。コンタクトパッド層５３と配線部５６とは、電気的
に接続されている。ゲート電極２４とフィールド酸化膜
１８との間の領域を、領域４６とする。
【００７２】次に、図３２及び図３３（図３３は、図３
２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図３２及
び図３３で示す工程は、図１０及び図１１に示す工程と
同じである。
２に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図３２及
び図３３で示す工程は、図１０及び図１１に示す工程と
同じである。
【００７３】次に、図３４及び図３５（図３５は、図３
４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図３４及
び図３５で示す工程は、図１２及び図１３に示す工程と
同じである。
４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図３４及
び図３５で示す工程は、図１２及び図１３に示す工程と
同じである。
【００７４】次に、図３６及び図３７（図３７は、図３
６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）に示すように、ＳＯＩ基板の
全面にレジスト５８を形成する。抵抗部となる位置上に
あるレジストを除去する。そして、レジスト５８をマス
クとして、シリサイド膜５４を選択的に除去する。配線
部５６のうち、シリサイド膜５４が除去されている部分
が抵抗部５２となる。
６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）に示すように、ＳＯＩ基板の
全面にレジスト５８を形成する。抵抗部となる位置上に
あるレジストを除去する。そして、レジスト５８をマス
クとして、シリサイド膜５４を選択的に除去する。配線
部５６のうち、シリサイド膜５４が除去されている部分
が抵抗部５２となる。
【００７５】次に、図３８及び図３９（図３９は、図３
８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図３８及
び図３９で示す工程は、図１４及び図１５に示す工程と
同じである。
８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図３８及
び図３９で示す工程は、図１４及び図１５に示す工程と
同じである。
【００７６】次に、図２８及び図２９で示す工程を行
う。図２８及び図２９で示す工程は、図１及び図２に示
す工程と同じである。以上により、第３の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成す
る。
う。図２８及び図２９で示す工程は、図１及び図２に示
す工程と同じである。以上により、第３の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成す
る。
【００７７】｛効果の説明｝ （効果１）本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの効果１は、本発明の第
１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタの効果１と同じである。
のＭＯＳ電界効果トランジスタの効果１は、本発明の第
１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタの効果１と同じである。
【００７８】（効果２）図２８及び図２９に示すよう
に、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタによれば、配線部５６の一部分
をポリシリコン膜のみの構造とし、配線部５６の他の部
分をポリシリコン膜及びシリサイド膜５４を含む構造と
することにより、配線部５６の一部分を抵抗部５２とし
ている。本発明の第３の実施の形態によれば、配線部の
抵抗を低抵抗としつつ、かつ配線部となる膜と抵抗部と
なる膜とを同時に形成できる。
に、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタによれば、配線部５６の一部分
をポリシリコン膜のみの構造とし、配線部５６の他の部
分をポリシリコン膜及びシリサイド膜５４を含む構造と
することにより、配線部５６の一部分を抵抗部５２とし
ている。本発明の第３の実施の形態によれば、配線部の
抵抗を低抵抗としつつ、かつ配線部となる膜と抵抗部と
なる膜とを同時に形成できる。
【００７９】［第４の実施の形態］ ｛構造の説明｝図４０は、本発明の第４の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図
である。図４１は、図４０に示すＳＯＩ構造のＭＯＳ電
界効果トランジスタをＡ−Ａ線に沿って切断した状態を
示す断面構造図である。図１及び図２に示す第１の実施
の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ
との違いは、抵抗部５２の構造である。すなわち、本発
明の第４の実施の形態において、配線部５６は、フィー
ルド酸化膜２０の平面上を迂回して第１のコンタクト部
４２と電気的に接続されている。これにより、配線部５
６の長さは、第１のコンタクト部４２とゲート電極２４
との間の最短距離以上となる。この配線部５６全体を抵
抗部５２としている。本発明の第４の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図
１及び図２に示す第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの構成要素と同一要素につ
いては、同一符号を用いることにより、説明を省略す
る。
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図
である。図４１は、図４０に示すＳＯＩ構造のＭＯＳ電
界効果トランジスタをＡ−Ａ線に沿って切断した状態を
示す断面構造図である。図１及び図２に示す第１の実施
の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタ
との違いは、抵抗部５２の構造である。すなわち、本発
明の第４の実施の形態において、配線部５６は、フィー
ルド酸化膜２０の平面上を迂回して第１のコンタクト部
４２と電気的に接続されている。これにより、配線部５
６の長さは、第１のコンタクト部４２とゲート電極２４
との間の最短距離以上となる。この配線部５６全体を抵
抗部５２としている。本発明の第４の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図
１及び図２に示す第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの構成要素と同一要素につ
いては、同一符号を用いることにより、説明を省略す
る。
【００８０】｛製造方法の説明｝まず、図４（図５）〜
図６（図７）に示す工程までを行う。ここまでの工程
は、第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタの製造方法は、第１の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と
同じである。図６（図７）に示す工程後、図４２及び図
４３（図４３は、図４２に示すＳＯＩ基板をＡ−Ａ線に
沿って切断した状態を示す断面構造図である。）に示す
ように、ｐ-領域１４上にゲート酸化膜となる薄い酸化
膜を形成する。形成方法、条件は、第１の実施の形態と
同じ方法、条件を用いることができる。次に、例えば、
ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極とな
るポリシリコン膜を形成する。形成条件は、第１の実施
の形態と同じ条件を用いることができる。
図６（図７）に示す工程までを行う。ここまでの工程
は、第４の実施の形態に係るＳＯＩ構造のＭＯＳ電界効
果トランジスタの製造方法は、第１の実施の形態に係る
ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と
同じである。図６（図７）に示す工程後、図４２及び図
４３（図４３は、図４２に示すＳＯＩ基板をＡ−Ａ線に
沿って切断した状態を示す断面構造図である。）に示す
ように、ｐ-領域１４上にゲート酸化膜となる薄い酸化
膜を形成する。形成方法、条件は、第１の実施の形態と
同じ方法、条件を用いることができる。次に、例えば、
ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極とな
るポリシリコン膜を形成する。形成条件は、第１の実施
の形態と同じ条件を用いることができる。
【００８１】次に、ポリシリコン膜をフォトリソグラフ
ィ技術とエッチング技術とにより、パターンニングし、
ゲート電極２４、配線部５６及びコンタクトパッド層５
３を形成する。コンタクトパッド層５３及び配線部５６
は、ボディ領域の第１の端部１７側に位置している。コ
ンタクトパッド層５３及び配線部５６は、フィールド酸
化膜２０上に位置している。ゲート電極２４と配線部５
６とは、電気的に接続されている。配線部５６は、迂回
してコンタクトパッド層５３へ延びている。コンタクト
パッド層５３と配線部５６とは、電気的に接続されてい
る。ゲート電極２４とフィールド酸化膜１８との間の領
域を、領域４６とする。
ィ技術とエッチング技術とにより、パターンニングし、
ゲート電極２４、配線部５６及びコンタクトパッド層５
３を形成する。コンタクトパッド層５３及び配線部５６
は、ボディ領域の第１の端部１７側に位置している。コ
ンタクトパッド層５３及び配線部５６は、フィールド酸
化膜２０上に位置している。ゲート電極２４と配線部５
６とは、電気的に接続されている。配線部５６は、迂回
してコンタクトパッド層５３へ延びている。コンタクト
パッド層５３と配線部５６とは、電気的に接続されてい
る。ゲート電極２４とフィールド酸化膜１８との間の領
域を、領域４６とする。
【００８２】次に、図４４及び図４５（図４５は、図４
４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図４４及
び図４５で示す工程は、図１０及び図１１に示す工程と
同じである。
４に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図４４及
び図４５で示す工程は、図１０及び図１１に示す工程と
同じである。
【００８３】次に、図４６及び図４７（図４７は、図４
６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図４６及
び図４７で示す工程は、図１２及び図１３に示す工程と
同じである。
６に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図４６及
び図４７で示す工程は、図１２及び図１３に示す工程と
同じである。
【００８４】次に、図４８及び図４９（図４９は、図４
８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図４８及
び図４９で示す工程は、図１４及び図１５に示す工程と
同じである。
８に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を
示す断面構造図である。）で示す工程を行う。図４８及
び図４９で示す工程は、図１４及び図１５に示す工程と
同じである。
【００８５】次に、図４０及び図４１で示す工程を行
う。図４０及び図４１で示す工程は、図１及び図２に示
す工程と同じである。以上により、第４の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成す
る。
う。図４０及び図４１で示す工程は、図１及び図２に示
す工程と同じである。以上により、第４の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成す
る。
【００８６】｛効果の説明｝ （効果１）本発明の第４の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの効果１は、本発明の第
１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタの効果１と同じである。
のＭＯＳ電界効果トランジスタの効果１は、本発明の第
１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタの効果１と同じである。
【００８７】（効果２）図４０及び図４１に示すよう
に、本発明の第４の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタによれば、配線部５６を迂回さ
せて、第１のコンタクト部４２と電気的に接続させてい
る。よって、配線部５６の長さは、第１のコンタクト部
４２とゲート電極２４との間の最短距離以上となる。本
発明の第４の実施の形態は、配線部５６を長くすること
により、この配線部５６全体を抵抗部５２としている。
本発明の第４の実施の形態によれば、抵抗部をフィール
ド酸化膜上に形成しているので、フィールド酸化膜上の
領域を有効利用することができる。
に、本発明の第４の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタによれば、配線部５６を迂回さ
せて、第１のコンタクト部４２と電気的に接続させてい
る。よって、配線部５６の長さは、第１のコンタクト部
４２とゲート電極２４との間の最短距離以上となる。本
発明の第４の実施の形態は、配線部５６を長くすること
により、この配線部５６全体を抵抗部５２としている。
本発明の第４の実施の形態によれば、抵抗部をフィール
ド酸化膜上に形成しているので、フィールド酸化膜上の
領域を有効利用することができる。
【００８８】［実験例］ＤＴＭＯＳの特性を説明しなが
ら、抵抗部Ｒを備えることにより生じる効果を、実験例
を用いて説明する。図５０は、ＳＯＩ構造のＭＯＳ電界
効果トランジスタの一例の模式図である。この構造は、
背景技術の欄ですでに説明した。この構造を、以下、フ
ローティングボディ型電界効果トランジスタと呼ぶ。図
５１は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの他
の例の模式図である。この構造は、背景技術の欄ですで
に説明した。この構造を、以下、ＤＴＭＯＳ型電界効果
トランジスタと呼ぶ。図５２は、本発明の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図
である。図５２に示す構造と図５１に示す構造との違い
は、図５２に示す構造は、抵抗部Ｒを備えている点であ
る。この構造を、以下、本発明の実施の形態に係るＤＴ
ＭＯＳ型電界効果トランジスタと呼ぶ。
ら、抵抗部Ｒを備えることにより生じる効果を、実験例
を用いて説明する。図５０は、ＳＯＩ構造のＭＯＳ電界
効果トランジスタの一例の模式図である。この構造は、
背景技術の欄ですでに説明した。この構造を、以下、フ
ローティングボディ型電界効果トランジスタと呼ぶ。図
５１は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの他
の例の模式図である。この構造は、背景技術の欄ですで
に説明した。この構造を、以下、ＤＴＭＯＳ型電界効果
トランジスタと呼ぶ。図５２は、本発明の実施の形態に
係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図
である。図５２に示す構造と図５１に示す構造との違い
は、図５２に示す構造は、抵抗部Ｒを備えている点であ
る。この構造を、以下、本発明の実施の形態に係るＤＴ
ＭＯＳ型電界効果トランジスタと呼ぶ。
【００８９】そして、これらのＭＯＳ電界効果トランジ
スタの動作モードには、完全空乏型（Ｆｕｌｌｙ Ｄｅ
ｐｌｅｔｅｄ）と、部分空乏型（Ｐａｒｔｉａｌｌｙ
Ｄ−ｅｐｌｅｔｅｄ）と、がある。一般的に、完全空乏
型は、部分空乏型よりもボディ領域の厚さが小さい。こ
のため、ボディ領域がすべて空乏層となる。これに対し
て、部分空乏型は、ボディ領域の底部が空乏層とならな
い。
スタの動作モードには、完全空乏型（Ｆｕｌｌｙ Ｄｅ
ｐｌｅｔｅｄ）と、部分空乏型（Ｐａｒｔｉａｌｌｙ
Ｄ−ｅｐｌｅｔｅｄ）と、がある。一般的に、完全空乏
型は、部分空乏型よりもボディ領域の厚さが小さい。こ
のため、ボディ領域がすべて空乏層となる。これに対し
て、部分空乏型は、ボディ領域の底部が空乏層とならな
い。
【００９０】図５３は、フローティングボディ型電界効
果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソ
ース電流（Ｉｄｓ）と、の関係を示したグラフである。
条件は、以下のとおりである。
果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソ
ース電流（Ｉｄｓ）と、の関係を示したグラフである。
条件は、以下のとおりである。
【００９１】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、ゲート電圧（Ｖｇ）が０.５
Ｖ近辺の範囲のとき、ドレイン電圧（Ｖｄ）が上昇する
と、ゲート電圧（Ｖｇ）が同じでも、電流（Ｉｄｓ）が
急上昇する。これは、ドレイン電圧（Ｖｄ）が上昇する
と基板浮遊効果が生じるので、しきい値の低下が起きる
からである。
Ｖ近辺の範囲のとき、ドレイン電圧（Ｖｄ）が上昇する
と、ゲート電圧（Ｖｇ）が同じでも、電流（Ｉｄｓ）が
急上昇する。これは、ドレイン電圧（Ｖｄ）が上昇する
と基板浮遊効果が生じるので、しきい値の低下が起きる
からである。
【００９２】ちなみに電流（Ｉｄｓ）が、例えば、１.
Ｅ−０３（Ａ）とは、ドレイン−ソース間に１ｍＡの電
流が流れていることを示している。
Ｅ−０３（Ａ）とは、ドレイン−ソース間に１ｍＡの電
流が流れていることを示している。
【００９３】１.Ｅ−０３（Ａ）＝１.０×１０-3（Ａ）
＝１.０（ｍＡ） なお、図５３から図５９に示すＶｇ−Ｉｄｓ特性におい
て、縦軸（Ｉｄｓ）は電界効果トランジスタのドレイン
−ソース間の電流にゲート−ソース間の電流を加えた値
を示している。
＝１.０（ｍＡ） なお、図５３から図５９に示すＶｇ−Ｉｄｓ特性におい
て、縦軸（Ｉｄｓ）は電界効果トランジスタのドレイン
−ソース間の電流にゲート−ソース間の電流を加えた値
を示している。
【００９４】図５４は、フローティングボディ型電界効
果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソ
ース電流（Ｉｄｓ）と、の関係を示したグラフである。
条件は、以下のとおりである。
果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソ
ース電流（Ｉｄｓ）と、の関係を示したグラフである。
条件は、以下のとおりである。
【００９５】動作モード：完全空乏型 ボディ領域の厚さ：５５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、完全空乏型では、上記した部
分空乏型で生じる現象が生じていない。
分空乏型で生じる現象が生じていない。
【００９６】図５５は、ＤＴＭＯＳ型電界効果トランジ
スタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流
（Ｉｄｓ）と、の関係を示したグラフである。条件は、
以下のとおりである。
スタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流
（Ｉｄｓ）と、の関係を示したグラフである。条件は、
以下のとおりである。
【００９７】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、ＤＴＭＯＳ型電界効果トラン
ジスタだと、部分空乏型であっても、上記したフローテ
ィングボディ型電界効果トランジスタ（部分空乏型）で
生じる現象が生じていない。
ジスタだと、部分空乏型であっても、上記したフローテ
ィングボディ型電界効果トランジスタ（部分空乏型）で
生じる現象が生じていない。
【００９８】しかし、図５３と比べて、（Ｖｇ）が０.
８Ｖ以上の領域では（Ｉｄｓ）が異常に増加している。
これはゲート電極からボディ領域を介してソース領域に
流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加
わっているためである。この電流（Ｉｇｓ）の増大が抵
抗部Ｒを有さないＤＴＭＯＳ型電界効果トランジスタの
実用的に使用できる電源電圧の範囲を制限している理由
である。
８Ｖ以上の領域では（Ｉｄｓ）が異常に増加している。
これはゲート電極からボディ領域を介してソース領域に
流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加
わっているためである。この電流（Ｉｇｓ）の増大が抵
抗部Ｒを有さないＤＴＭＯＳ型電界効果トランジスタの
実用的に使用できる電源電圧の範囲を制限している理由
である。
【００９９】図５６は、ＤＴＭＯＳ型電界効果トランジ
スタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流
（Ｉｄｓ）と、の関係を示したグラフである。条件は、
以下のとおりである。
スタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流
（Ｉｄｓ）と、の関係を示したグラフである。条件は、
以下のとおりである。
【０１００】動作モード：完全空乏型 ボディ領域の厚さ：５５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：無し グラフから分かるように、ＤＴＭＯＳ型電界効果トラン
ジスタ（完全空乏型）も、上記したフローティングボデ
ィ型電界効果トランジスタ（部分空乏型）で生じる現象
がほとんど生じていない。
ジスタ（完全空乏型）も、上記したフローティングボデ
ィ型電界効果トランジスタ（部分空乏型）で生じる現象
がほとんど生じていない。
【０１０１】しかし、図５４と比べて（Ｖｇ）が０.７
Ｖ付近以上の領域で（Ｉｄｓ）が異常に増加している。
この原因は、ゲート電極からボディ領域を介してソース
領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電
流に加わっているためである。
Ｖ付近以上の領域で（Ｉｄｓ）が異常に増加している。
この原因は、ゲート電極からボディ領域を介してソース
領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電
流に加わっているためである。
【０１０２】図５７は、本発明の実施の形態に係るＤＴ
ＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）
と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示し
たグラフである。条件は、以下のとおりである。
ＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）
と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示し
たグラフである。条件は、以下のとおりである。
【０１０３】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：有り（５６ｋΩ） 本発明の実施の形態に係るＤＴＭＯＳ型電界効果トラン
ジスタは、抵抗部Ｒを備えている。グラフから分かるよ
うに、本発明の実施の形態に係るＤＴＭＯＳ型電界効果
トランジスタは、ゲート電圧（Ｖｇ）が比較的高くても
（１.０Ｖ以上）、電流Ｉｄｓが１.Ｅ−０３近辺の範囲
以下に抑えられている。これは、抵抗部Ｒにより、ボデ
ィ領域とソース領域との間の電流が抑制されるからであ
る。よって、本発明の実施の形態に係るＤＴＭＯＳ型電
界効果トランジスタは、ゲート電圧が比較的高い条件下
で使用されても、電流（Ｉｄｓ）、すなわち消費電力を
低くすることができる。これに対して、抵抗部Ｒを備え
ないＤＴＭＯＳ型電界効果トランジスタ（図５５）は、
ゲート電圧（Ｖｇ）が比較的高くなると（１.０Ｖ以
上）、電流（Ｉｄｓ）を１.Ｅ−０３近辺の範囲以下に
抑えることができなくなる。
ジスタは、抵抗部Ｒを備えている。グラフから分かるよ
うに、本発明の実施の形態に係るＤＴＭＯＳ型電界効果
トランジスタは、ゲート電圧（Ｖｇ）が比較的高くても
（１.０Ｖ以上）、電流Ｉｄｓが１.Ｅ−０３近辺の範囲
以下に抑えられている。これは、抵抗部Ｒにより、ボデ
ィ領域とソース領域との間の電流が抑制されるからであ
る。よって、本発明の実施の形態に係るＤＴＭＯＳ型電
界効果トランジスタは、ゲート電圧が比較的高い条件下
で使用されても、電流（Ｉｄｓ）、すなわち消費電力を
低くすることができる。これに対して、抵抗部Ｒを備え
ないＤＴＭＯＳ型電界効果トランジスタ（図５５）は、
ゲート電圧（Ｖｇ）が比較的高くなると（１.０Ｖ以
上）、電流（Ｉｄｓ）を１.Ｅ−０３近辺の範囲以下に
抑えることができなくなる。
【０１０４】また、本発明の実施の形態に係るＤＴＭＯ
Ｓ型電界効果トランジスタも、上記したフローティング
ボディ型電界効果トランジスタ（部分空乏型）で生じる
現象が生じていない。
Ｓ型電界効果トランジスタも、上記したフローティング
ボディ型電界効果トランジスタ（部分空乏型）で生じる
現象が生じていない。
【０１０５】図５８は、本発明の実施の形態に係るＤＴ
ＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）
と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示し
たグラフである。条件は、以下のとおりである。
ＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）
と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示し
たグラフである。条件は、以下のとおりである。
【０１０６】動作モード：完全空乏型 ボディ領域の厚さ：５５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ 抵抗部：有り（５６ｋΩ） 図５８において、Ｖｇ（０.７Ｖ以上）でも、図５６に
見られるような（Ｉｄｓ）の異常な増加は見あたらな
い。抵抗部Ｒにより（Ｉｇｓ）が制限されているからで
ある。
見られるような（Ｉｄｓ）の異常な増加は見あたらな
い。抵抗部Ｒにより（Ｉｇｓ）が制限されているからで
ある。
【０１０７】また、本発明の実施の形態に係るＤＴＭＯ
Ｓ型電界効果トランジスタも、上記したフローティング
ボディ型電界効果トランジスタ（部分空乏型）で生じる
現象が生じていない。
Ｓ型電界効果トランジスタも、上記したフローティング
ボディ型電界効果トランジスタ（部分空乏型）で生じる
現象が生じていない。
【０１０８】図５９は、抵抗部Ｒが有る場合と、抵抗部
Ｒがない場合とを、一緒に表したグラフである。すなわ
ち、図５９には、図５５に示すグラフのうち、ドレイン
電圧（Ｖｄ）が１.１Ｖのときのグラフが表されてい
る。また、図５９には、図５７に示すグラフのうち、ド
レイン電圧（Ｖｄ）が１.１Ｖのときのグラフが表され
ている。ゲート電圧（Ｖｇ）が比較的高い場合（１.０
Ｖ以上）、抵抗部Ｒを備えるＤＴＭＯＳ型電界効果トラ
ンジスタの電流（Ｉｄｓ）は、抵抗部Ｒを備えないＤＴ
ＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）に比べ
て、低いことが分かる。
Ｒがない場合とを、一緒に表したグラフである。すなわ
ち、図５９には、図５５に示すグラフのうち、ドレイン
電圧（Ｖｄ）が１.１Ｖのときのグラフが表されてい
る。また、図５９には、図５７に示すグラフのうち、ド
レイン電圧（Ｖｄ）が１.１Ｖのときのグラフが表され
ている。ゲート電圧（Ｖｇ）が比較的高い場合（１.０
Ｖ以上）、抵抗部Ｒを備えるＤＴＭＯＳ型電界効果トラ
ンジスタの電流（Ｉｄｓ）は、抵抗部Ｒを備えないＤＴ
ＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）に比べ
て、低いことが分かる。
【０１０９】図６０は、ＤＴＭＯＳ型電界効果トランジ
スタのゲート電圧（Ｖｇ）と、ゲート電極からボディ領
域を通りソース領域へ流れる電流（Ｉｇｓ）と、の関係
を示したグラフである。条件は、以下のとおりである。
スタのゲート電圧（Ｖｇ）と、ゲート電極からボディ領
域を通りソース領域へ流れる電流（Ｉｇｓ）と、の関係
を示したグラフである。条件は、以下のとおりである。
【０１１０】動作モード：部分空乏型 ボディ領域の厚さ：１７５ｎｍ 素子分離法：ＬＯＣＯＳ法 ゲート電極の幅：２５μｍ ゲート電極の長さ：０.６μｍ グラフから分かるように、抵抗部Ｒ（５６ｋΩ）がある
場合は、抵抗部Ｒがない場合に比べて、ゲート電圧（Ｖ
ｇ）が比較的高い場合（０.７〜０.８Ｖ以上）、電流
（Ｉｇｓ）が抑制されていることが分かる。上記で説明
した本発明の実施の形態に係るＤＴＭＯＳ型電界効果ト
ランジスタの電流（Ｉｄｓ）を比較的低い値にできるの
は、電流（Ｉｇｓ）が抑制されているからである。
場合は、抵抗部Ｒがない場合に比べて、ゲート電圧（Ｖ
ｇ）が比較的高い場合（０.７〜０.８Ｖ以上）、電流
（Ｉｇｓ）が抑制されていることが分かる。上記で説明
した本発明の実施の形態に係るＤＴＭＯＳ型電界効果ト
ランジスタの電流（Ｉｄｓ）を比較的低い値にできるの
は、電流（Ｉｇｓ）が抑制されているからである。
【図１】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの平面図である。
ＭＯＳ電界効果トランジスタの平面図である。
【図２】図１に示すＳＯＩ構造のＭＯＳ電界効果トラン
ジスタをＡ−Ａ線に沿って切断した状態を示す断面構造
図である。
ジスタをＡ−Ａ線に沿って切断した状態を示す断面構造
図である。
【図３】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの等価回路図である。
ＭＯＳ電界効果トランジスタの等価回路図である。
【図４】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの製造方法の第１工程を説
明するためのＳＯＩ基板の平面図である。
ＭＯＳ電界効果トランジスタの製造方法の第１工程を説
明するためのＳＯＩ基板の平面図である。
【図５】図４に示すＳＯＩ基板をＡ−Ａ線に沿って切断
した状態を示す断面構造図である。
した状態を示す断面構造図である。
【図６】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの製造方法の第２工程を説
明するためのＳＯＩ基板の平面図である。
ＭＯＳ電界効果トランジスタの製造方法の第２工程を説
明するためのＳＯＩ基板の平面図である。
【図７】図６に示すＳＯＩ基板をＡ−Ａ線に沿って切断
した状態を示す断面構造図である。
した状態を示す断面構造図である。
【図８】本発明の第１の実施の形態に係るＳＯＩ構造の
ＭＯＳ電界効果トランジスタの製造方法の第３工程を説
明するためのＳＯＩ基板の平面図である。
ＭＯＳ電界効果トランジスタの製造方法の第３工程を説
明するためのＳＯＩ基板の平面図である。
【図９】図８に示すＳＯＩ基板をＡ−Ａ線に沿って切断
した状態を示す断面構造図である。
した状態を示す断面構造図である。
【図１０】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。
【図１１】図１０に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図１２】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第５工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第５工程を
説明するためのＳＯＩ基板の平面図である。
【図１３】図１２に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図１４】本発明の第１の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第６工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第６工程を
説明するためのＳＯＩ基板の平面図である。
【図１５】図１４に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図１６】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの平面図である。
のＭＯＳ電界効果トランジスタの平面図である。
【図１７】図１６に示すＳＯＩ構造のＭＯＳ電界効果ト
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。
【図１８】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第１工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第１工程を
説明するためのＳＯＩ基板の平面図である。
【図１９】図１８に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図２０】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第２工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第２工程を
説明するためのＳＯＩ基板の平面図である。
【図２１】図２０に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図２２】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第３工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第３工程を
説明するためのＳＯＩ基板の平面図である。
【図２３】図２２に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図２４】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。
【図２５】図２４に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図２６】本発明の第２の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第５工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第５工程を
説明するためのＳＯＩ基板の平面図である。
【図２７】図２６に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図２８】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの平面図である。
のＭＯＳ電界効果トランジスタの平面図である。
【図２９】図２８に示すＳＯＩ構造のＭＯＳ電界効果ト
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。
【図３０】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第１工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第１工程を
説明するためのＳＯＩ基板の平面図である。
【図３１】図３０に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図３２】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第２工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第２工程を
説明するためのＳＯＩ基板の平面図である。
【図３３】図３２に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図３４】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第３工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第３工程を
説明するためのＳＯＩ基板の平面図である。
【図３５】図３４に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図３６】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。
【図３７】図３６に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図３８】本発明の第３の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第５工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第５工程を
説明するためのＳＯＩ基板の平面図である。
【図３９】図３８に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図４０】本発明の第４の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの平面図である。
のＭＯＳ電界効果トランジスタの平面図である。
【図４１】図４０に示すＳＯＩ構造のＭＯＳ電界効果ト
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。
ランジスタをＡ−Ａ線に沿って切断した状態を示す断面
構造図である。
【図４２】本発明の第４の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第１工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第１工程を
説明するためのＳＯＩ基板の平面図である。
【図４３】図４２に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図４４】本発明の第４の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第２工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第２工程を
説明するためのＳＯＩ基板の平面図である。
【図４５】図４４に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図４６】本発明の第４の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第３工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第３工程を
説明するためのＳＯＩ基板の平面図である。
【図４７】図４６に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図４８】本発明の第４の実施の形態に係るＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。
のＭＯＳ電界効果トランジスタの製造方法の第４工程を
説明するためのＳＯＩ基板の平面図である。
【図４９】図４８に示すＳＯＩ基板をＡ−Ａ線に沿って
切断した状態を示す断面構造図である。
切断した状態を示す断面構造図である。
【図５０】ＳＯＩ構造のＭＯＳ電界効果トランジスタの
一例の模式図である。
一例の模式図である。
【図５１】ＳＯＩ構造のＭＯＳ電界効果トランジスタの
他の例の模式図である。
他の例の模式図である。
【図５２】本発明の実施の形態に係るＳＯＩ構造のＭＯ
Ｓ電界効果トランジスタの模式図である。
Ｓ電界効果トランジスタの模式図である。
【図５３】フローティングボディ型電界効果トランジス
タ（部分空乏型）の特性を示したグラフである。
タ（部分空乏型）の特性を示したグラフである。
【図５４】フローティングボディ型電界効果トランジス
タ（完全空乏型）の特性を示したグラフである。
タ（完全空乏型）の特性を示したグラフである。
【図５５】ＤＴＭＯＳ型電界効果トランジスタ（部分空
乏型）の特性を示したグラフである。
乏型）の特性を示したグラフである。
【図５６】ＤＴＭＯＳ型電界効果トランジスタ（完全空
乏型）の特性を示したグラフである。
乏型）の特性を示したグラフである。
【図５７】本発明の実施の形態に係るＤＴＭＯＳ型電界
効果トランジスタ（部分空乏型）の特性を示したグラフ
である。
効果トランジスタ（部分空乏型）の特性を示したグラフ
である。
【図５８】本発明の実施の形態に係るＤＴＭＯＳ型電界
効果トランジスタ（完全空乏型）の特性を示したグラフ
である。
効果トランジスタ（完全空乏型）の特性を示したグラフ
である。
【図５９】抵抗部Ｒを備えたＤＴＭＯＳ型電界効果トラ
ンジスタの特性と、抵抗部Ｒを備えないＤＴＭＯＳ型電
界効果トランジスタの特性と、を比較したグラフであ
る。
ンジスタの特性と、抵抗部Ｒを備えないＤＴＭＯＳ型電
界効果トランジスタの特性と、を比較したグラフであ
る。
【図６０】ＤＴＭＯＳ型電界効果トランジスタのゲート
電圧Ｖｇと、ゲート電極からボディ領域を通りソース領
域へ流れる電流Ｉｇｓと、の関係を示したグラフであ
る。
電圧Ｖｇと、ゲート電極からボディ領域を通りソース領
域へ流れる電流Ｉｇｓと、の関係を示したグラフであ
る。
１０ シリコン基板 １２ 埋め込み酸化膜 １３ シリコン層 １４ ｐ-領域 １５ 第２の端部 １６ ｐ+領域 １７ 第１の端部 １８ フィールド酸化膜 ２０ フィールド酸化膜 ２２ ゲート酸化膜 ２４ ゲート電極 ２６ シリコン酸化膜 ２８ スルーホール ３０ スルーホール ３２ ポリシリコン膜 ３４ アルミ充填膜 ３６ ゲート信号配線 ３８ ドレイン領域 ４０ ソース領域 ４２ 第１のコンタクト部 ４４ レジスト ４５ レジスト ４６ 領域 ４８ レジスト ５０ 第２のコンタクト部 ５２ 抵抗部 ５３ コンタクトパッド層 ５４ シリサイド膜 ５６ 配線部 ５８ レジスト膜 ６０ スルーホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA01 AA09 CC02 DD05 DD13 EE03 EE05 EE09 EE14 EE36 EE37 EE45 EE48 FF02 FF23 GG02 GG28 GG29 GG32 GG34 GG52 HJ01 HJ04 HJ13 HL03 HL23 HM17 NN04 NN23 NN35 NN62 NN66 QQ08
Claims (15)
- 【請求項１】 ＳＯＩ基板上に形成されたＭＯＳ電界効
果トランジスタであって、 ソース領域、ドレイン領域、ボディ領域、ゲート電極、
ゲート絶縁膜、第１のコンタクト部、第２のコンタクト
部及び抵抗部を備え、 前記ボディ領域は、前記ソース領域と前記ドレイン領域
とによって挟まれており、かつ第１の端部と第２の端部
とを有し、 前記ゲート電極は、前記ゲート絶縁膜を介して前記ボデ
ィ領域上に形成されており、かつ前記第１の端部から前
記第２の端部へ向かう方向に延びており、 前記第１のコンタクト部は、前記第１の端部側に形成さ
れ、 前記第１のコンタクト部において、前記ゲート電極と前
記ゲート電極へ入力されるゲート信号を伝達するゲート
信号配線とが電気的に接続され、 前記第２のコンタクト部は、前記第２の端部側に形成さ
れ、 前記第２のコンタクト部において、前記ゲート電極と前
記ボディ領域とが電気的に接続され、 前記抵抗部は、前記第１の端部側に形成され、 前記ゲート電極と前記第１のコンタクト部とは、前記抵
抗部を介して電気的に接続されている、ＳＯＩ構造のＭ
ＯＳ電界効果トランジスタ。 - 【請求項２】 請求項１において、 前記抵抗部は、配線部に含まれ、 前記配線部は、前記第１の端部側に形成され、かつ前記
ゲート電極と前記第１のコンタクト部とを電気的に接続
し、 前記配線部の一部分の幅を、前記配線部の他の部分の幅
より小さくすることにより、前記配線部の一部分を前記
抵抗部としている、ＳＯＩ構造のＭＯＳ電界効果トラン
ジスタ。 - 【請求項３】 請求項１において、 前記抵抗部は、配線部に含まれ、 前記配線部は、ポリシリコン膜を含み、 前記配線部は、前記第１の端部側に形成され、かつ前記
ゲート電極と前記第１のコンタクト部とを電気的に接続
し、 前記配線部の一部分の不純物濃度を、前記配線部の他の
部分の不純物濃度より低くすることにより、前記配線部
の一部分を前記抵抗部としている、ＳＯＩ構造のＭＯＳ
電界効果トランジスタ。 - 【請求項４】 請求項１において、 前記抵抗部は、配線部に含まれ、 前記配線部は、前記第１の端部側に形成され、かつ前記
ゲート電極と前記第１のコンタクト部とを電気的に接続
し、 前記配線部の一部分をポリシリコン膜のみとし、かつ前
記配線部の他の部分をポリシリコン膜及びシリサイド膜
を含む構造とすることにより、前記配線部の一部分を前
記抵抗部としている、ＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタ。 - 【請求項５】 請求項１において、 前記抵抗部は、配線部に含まれ、 前記配線部は、前記第１の端部側に形成され、かつ前記
ゲート電極と前記第１のコンタクト部とを電気的に接続
し、 前記配線部の長さを、前記第１のコンタクト部と前記ゲ
ート電極との間の最短距離以上とすることにより、前記
配線部を抵抗部とする、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタ。 - 【請求項６】 請求項５において、 前記ソース及び前記ドレイン領域を囲むように位置して
いる素子分離絶縁層を備え、 前記配線部は、前記素子分離絶縁層の平面上で迂回して
前記第１のコンタクト部と電気的に接続されている、Ｓ
ＯＩ構造のＭＯＳ電界効果トランジスタ。 - 【請求項７】 請求項１〜６において、 前記抵抗部の抵抗値は、前記電界効果トランジスタのＯ
Ｎ抵抗値より大きい、ＳＯＩ構造のＭＯＳ電界効果トラ
ンジスタ。 - 【請求項８】 請求項７において、 前記抵抗部の抵抗値は、前記電界効果トランジスタのＯ
Ｎ抵抗値より１０倍以上大きい、ＳＯＩ構造のＭＯＳ電
界効果トランジスタ。 - 【請求項９】 請求項１〜８のいずれかにおいて、 前記電界効果トランジスタは、部分空乏型である、ＳＯ
Ｉ構造のＭＯＳ電界効果トランジスタ。 - 【請求項１０】 請求項１〜８のいずれかにおいて、 前記電界効果トランジスタは、完全空乏型である、ＳＯ
Ｉ構造のＭＯＳ電界効果トランジスタ。 - 【請求項１１】 ＳＯＩ基板上に形成されたＭＯＳ電界
効果トランジスタの製造方法であって、 （ａ）前記ＳＯＩ基板上に、第１の端部と第２の端部と
を有するボディ領域を形成する工程と、 （ｂ）前記ボディ領域上に、前記第１の端部から前記第
２の端部へ向かう方向に延びているゲート電極を形成す
る工程と、 （ｃ）前記ゲート電極をマスクとして、前記ＳＯＩ基板
にイオンを注入し、前記ボディ領域を挟むように、ソー
ス領域及びドレイン領域を形成する工程と、 （ｄ）前記第１の端部側に、前記ゲート電極と前記ゲー
ト電極へ入力されるゲート信号を伝達するゲート信号配
線とが電気的に接続される第１のコンタクト部を形成
し、前記第２の端部側に、前記ゲート電極と前記ボディ
領域とが電気的に接続される第２のコンタクト部を形成
する工程と、 （ｅ）前記工程（ｂ）〜前記工程（ｄ）までにおいて、
前記第１の端部側に、前記ゲート電極及び前記第１のコ
ンタクト部とに電気的に接続される抵抗部を形成する工
程と、 を備えた、ＳＯＩ構造のＭＯＳ電界効果トランジスタの
製造方法。 - 【請求項１２】 請求項１１において、 前記工程（ｅ）は、 前記ゲート電極と前記第１のコンタクト部とを電気的に
接続するための配線部を形成する工程を含み、 前記配線部形成工程は、前記配線部の一部分の幅が、前
記配線部の他の部分の幅より小さくなるように、前記配
線部のパターンニングをする、ＳＯＩ構造のＭＯＳ電界
効果トランジスタの製造方法。 - 【請求項１３】 請求項１１において、 前記工程（ｅ）は、 ポリシリコン膜を含み、前記ゲート電極と前記第１のコ
ンタクト部とを電気的に接続するための配線部を形成す
る工程を含み、 前記配線部形成工程は、前記配線部の一部分の不純物濃
度が、前記配線部の他の部分の不純物濃度より低くなる
ようにする、ＳＯＩ構造のＭＯＳ電界効果トランジスタ
の製造方法。 - 【請求項１４】 請求項１１において、 前記工程（ｅ）は、 前記ゲート電極と前記第１のコンタクト部とを電気的に
接続するための配線部を形成する工程を含み、 前記配線部形成工程は、前記配線部の一部分がポリシリ
コン膜のみからなり、前記配線部の他の部分がポリシリ
コン膜及びシリサイド膜を含むようにする、ＳＯＩ構造
のＭＯＳ電界効果トランジスタの製造方法。 - 【請求項１５】 請求項１１において、 前記工程（ｅ）は、 前記ゲート電極と前記第１のコンタクト部とを電気的に
接続するための配線部を形成する工程を含み、 前記配線部形成工程は、 前記ソース及び前記ドレイン領域を囲むように位置して
いる素子分離絶縁層の平面上で、前記配線部が迂回して
前記第１のコンタクト部と電気的に接続されるように、
前記配線部をパターンニングする、ＳＯＩ構造のＭＯＳ
電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21201999A JP3589102B2 (ja) | 1999-07-27 | 1999-07-27 | Ｓｏｉ構造のｍｏｓ電界効果トランジスタ及びその製造方法 |
| US09/626,606 US6504213B1 (en) | 1999-07-27 | 2000-07-27 | SOI-structure field-effect transistor and method of manufacturing the same |
Applications Claiming Priority (1)
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