JP2004510989A - 内部中間スキャンテスト故障をデバッグするテストアクセスポート(tap)コントローラシステムおよび方法 - Google Patents
内部中間スキャンテスト故障をデバッグするテストアクセスポート(tap)コントローラシステムおよび方法 Download PDFInfo
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Abstract
Description
(発明の属する技術分野)
本発明は、電気集積回路テストの分野に関するものである。より詳細には、本発明は、内部構成要素スキャンテスト故障のデバッギングを容易にするシステムおよび方法に関するものである。
【0002】
(発明の背景)
電子システムおよび回路は、最近の社会の進歩に対して著しい貢献を行い、有利な結果を得るために多数の用途で利用されている。ディジタルコンピュータ、カルキュレータ、オーディオ装置、ビデオ装置、および電話システムのような多くの電子技術は、ビジネス、科学、教育および娯楽の大部分の領域のデータ、アイディア、トレンドを分析し、通信をする際の生産性の増加およびコストの減少を促進した。しばしば、これらの結果をもたらすように設計された電子システムは、超小形電子集積回路を含むいろいろな部品あるいは装置を含んでいる。通常、電子システムの部品あるいは装置は、所望の結果が実現されるように適切に作動する必要がある。有効で、信頼性がある集積回路(IC)テストシステムおよび方法は、ICが適切に作動することを保証するために非常に重要である。
【0003】
システム・オン・チップ(SOC)設計に含まれる通常使用される集積回路の複雑さは、目覚ましく進歩し、ビルトインセルフテスト(BIST)診断機能は、有効な回路テスト、デバッギング、および保守にきわめて重要である。最新BIST技術は、一般的にはICへのスキャンテストアーキテクチャの挿入を含む。複雑な電子システムおよび回路のスキャンテストは、ある種の回路の分野(例えば、機能ロジック構成要素)およびこの回路から生じる出力の観測を促進するテストベクトルの適用をしばしば含む。通常、スキャンテストアーキテクチャは、スキャンテストチェーンを形成するために一緒に結合されるスキャンテスト部品あるいは装置(例えば、スキャンテストセル)を含むスキャンテストチェーンを含む。このスキャンテスト素子は、テストベクトルをICの部品に通信し、ICの非テスト動作あるいは通常動作を実行するために利用される機能ロジックと相互作用する。一般的には、スキャンテストチェーンは、回路の適切な位置に対するスキャンテスト情報(例えば、テストベクトル)をスキャンあるいはシフトし、スキャンテスト情報を獲得し、次にICのスキャンテスト情報オフをシフトするように設計されている。
【0004】
通常、かなりのスキャンテスト適用範囲を有することは望ましく、一般的には適用範囲が大きくなるほど、ますます故障を検出するスキャンテストシステムおよび方法の性能は大きくなる。バウンダリスキャンテストは、典型的なBIST方式に含められるスキャンテストの非常に一般に知られている方法である。国際電気電子工学(IEEE)規格1149.1(ジョイントタスク・アクショングループ(JTAG)とも称される)バウンダリスキャン準拠アーキテクチャは、最も広く用いられているバウンダリスキャン方式の1つである。より大きいスキャンテスト適用範囲を与える内部スキャン機能を有することも非常に重要である。内部スキャン機能およびバウンダリスキャン機能の両方を持つことは、スキャンテスト動作に対して少ないICピンの専用を増加するような限られたIC資源の著しい関わり合いをしばしば必要とする。
【0005】
デバッギングスキャンテスト結果は、テストベクトルの適用後適切に選択された回路ノード(例えば、機能ロジックの出力あるいは入力)から引き出されたロジック値の複雑な解析をしばしば必要とする。自動テストパターン発生(ATPG)ツールによって供給される従来の長いスキャンテストベクトルは、スキャンテストデバッギングを非常に困難にする。ATPGツールによって供給されるテストパターンは、しばしばエンジニアにはチップへシフトされるランダムデータとしばしば見える。通常、エンジニアはATPGツールによって発生される各スキャンテストパターンの徹底的な理解がない。スキャンテストデバッグ問題を解決しようと試みる普通の方法は、ある種の所定のパターンをスキャンテスト入力に押し込み、いかにスキャンテスト出力が振る舞うかあるいは変化するかに基づいて何が問題を生じさせているかを推論しようと試みることを含む。しかしながら、テストベクトルパターンの十分な理解なしに通常故障を正確に識別することは困難である。
【0006】
スキャンテストパターンは、一般的には非常に長く(何千のスキャン素子のスキャンテストチェーン長は普通である)、本質的に故障あるいは故障指示をデバッグすることは困難である。テストベクトルに応じて限られた数の回路素子の動作を解析することは比較的容易であり、故障問題を生じる素子を識別する推論を行うことは、比較的正確である。スキャンテストチェーンに付加された各素子は、潜在的な故障源である他の素子となる。どの素子が故障源であるかを正確に推論することは、多くの可能な問題源があるのでますますより困難になり、スキャンテスト素子の数をより多くする。
【0007】
スキャンテストデバッグの困難を解決しようとする試みる従来の方法は、かなりの資源を使い尽くし、しばしば高信頼度を欠いている。例えば、小さいスキャンテストチェーンをより短いテストベクトルと併用することは、一般的にはスキャンテスト動作に少ないピン資源を専用にすることに対する要求を著しく増加させることになる。小さいスキャンテストチェーンはいくつかの長所をもたらし得るが、このチェーンは、システムの多数の部分をテストする適応性をもたらさないし、わずかな部分だけが任意の所与の時間にテストされるので、全システムの動作をテストすることを困難にする。したがって、従来のスキャンテスト動作の故障源を識別しようする試みは、しばしば不正確であり、信頼性がない。
【0008】
必要とされるものは、内部構成要素スキャンテスト結果の簡単なデバッグを容易にするシステムおよび方法である。このシステムおよび方法は、集積回路部品の有効なスキャンテストをサポートし、既存のスキャンテストアーキテクチャと既存のIC設計に対する不都合な再設計の最小な影響との併用を受け入れるべきである。
【0009】
(発明の概要)
本発明は、内部構成要素スキャンテスト結果の簡単なデバッグを容易にするシステムおよび方法である。本発明のテストアクセスポート(TAP)制御内部スキャンテスト中間デバッギングシステムおよび方法は、デバッギング動作を助ける限りはATPGツールで集積回路構成要素の有効スキャンテストをサポートできる。本発明のシステムおよび方法は、既存のスキャンテストアーキテクチャと既存のIC設計、通常の動作および製造工程に対する不都合な再設計の最小な影響との併用を受け入れる。本発明は、ディジタル回路の内部スキャンテスト解析を高め、従来のスキャンテスト方法と互換性がある。
【0010】
本発明のTAP制御スキャンテスト中間デバッギングシステムの1つの実施形態は、中間TAPコントローラ内部スキャンテストシステムと、設計回路ブロックと、スキャンテストチェーン主入力ポート(例えば、ピン)と、スキャンテストチェーン最終出力ポートとを含む。TAP制御内部スキャンテスト中間デバッギングシステムの構成要素は、TAPを介して中間スキャンテストチェーン信号の抽出によって故障のデバッギングを容易にするように協働して作動する。中間TAPコントローラ内部スキャンシステムは、ICの指示中間スキャンテストチェーン信号オフの伝送をTAPテストデータアウト(TDO)信号として制御する。中間TAPコントローラ内部スキャンテストシステムは、内部スキャン観測レジスタと、TAP出力制御回路と、TAP出力マルチプレクサ(MUX)とを含む。スキャン観測レジスタに記憶された情報は、どの中間内部スキャンテストチェーン信号をTDO信号として転送するかを示している。この設計回路ブロックは、ICの通常の動作モード中指定された機能を実行する。スキャンテスト動作中、設計回路ブロックのスキャンテスト要素は、スキャンテストベクトルをシフトインし、生じるスキャンテスト情報を獲得し、スキャンテスト結果をシフトアウトする。スキャンテストチェーン主入力ポートは、スキャンテスト入力情報のための通信ポートを与え、スキャンテストチェーン最終出力ポート(例えば、ピン)は、スキャンテスト出力情報のための通信ポートを与える。
【0011】
ICの中間内部スキャンテストチェーン信号(ISS)オフを選択的に伝送することによって、比較的少数の設計回路ブロックによるスキャンテストベクトル値の操作は、他の設計回路ブロックによる操作から解析的意味で分離される。中間ISSが予想外の値である場合、それは、故障が比較的少数の設計回路ブロックの1つあるいはそれ以上に存在するかもしれない指示を与える。限られた数の設計回路ブロックの故障を分離することは、他の設計回路ブロックによってテストベクトル値の操作を考慮する必要がなくデバッギングを容易にする。本発明は、同時にスキャンテスト結果をスキャンテスト最終出力ピンに供給することによって比較的大きいスキャンテストチェーンのテストも便宜的に容易にする。したがって、本発明は、設計回路ブロックへのスキャンテストベクトル入力および設計回路ブロックの中間スキャンテスト信号出力を分離することによって内部スキャンテスト結果の簡略デバッギングを容易にする。
【0012】
(発明の実施の形態)
次に、その例が添付図面に示されている、本発明の好ましい実施形態、すなわちTAP制御内部スキャンテストデバッギング中間システムおよび方法に対する説明が詳細に行われる。本発明は好ましい実施形態とともに説明されるが、好ましい実施形態は、本発明がこれらの実施形態に限定されることを意図していないことが理解されるであろう。これに反して、本発明は、添付クレームによって規定されるような本発明の範囲内に含まれてもよい変更、修正および均等物を保護することを意図している。さらに、本発明の下記の詳細な説明では、多数の特有な詳細は、本発明の完全な理解を行うために詳述される。しかしながら、本発明がこれらの特有な詳細な説明なしで実施されてもよいことは、当業者に明らかである。他の例では、周知の方法、手順、部品、および回路は、本発明の態様を必ずしも不明瞭にしないように詳述されてはいない。
【0013】
本発明の一実施形態は、中間テストアクセスポート(TAP)制御内部スキャンテストシステムおよび方法を含む。本発明の一実施形態では、中間TAP制御内部スキャンテストシステムは、スキャンテストチェーンに結合され、通常のスキャンテスト方法と互換性がある。中間TAP制御内部スキャンテストシステム構成要素は、本発明の一実施形態の製造工程の初期の段階中いろいろな位置で設計に含められ、中間スキャンテスト信号に結合される。本発明の1つの典型的な実施では、中間TAP制御内部スキャンテストシステムは、ATPGツールによく知られていて、ATPGツールによって容易にアクセスできるスキャンテストアーキテクチャと互換性があるように構成される。本発明の中間テストアクセスポート(TAP)制御内部スキャンテストシステムおよび方法は、スキャンテストチェーンの中間部の解析を助けることによってスキャンテスト故障指示のデバッギングを容易にする。
【0014】
図1は、本発明の一実施形態である中間TAPコントローラ内部スキャンテストシステム100のブロック図である。TAPコントローラ内部スキャンテストシステム100は、内部スキャン観測レジスタ111と、TAP出力制御回路112と、TAP出力マルチプレクサ(MUX)150とを含む。本発明の一実施形態では、TAPコントローラ内部スキャンテストシステム100も、バイパスレジスタ120と、IDコードレジスタ125と、命令保持レジスタ127と、命令シフトレジスタ128と、TAP状態マシーン130とを含む。内部スキャン観測レジスタ111は、TAP出力MUX150に結合される出力制御回路112に接続されている。TAP出力MUX150は、中間内部スキャンテストチェーン信号(ISS)181、中間内部スキャンテストチェーン信号(ISS)182およびバウンダリスキャン信号(BSS)183に結合されている。BSS183は、バウンダリスキャンテストセルのチェーン(図示せず)からの出力信号である。中間ISS181および182は、内部スキャンテストチェーン(図示せず)上の中間点からの中間スキャンテストチェーン信号である。TAP状態マシーン130は、内部スキャン観測レジスタ111、バイパスレジスタ120、IDコードレジスタ125、命令保持レジスタ127および命令シフトレジスタ128に結合されている。本発明の一実施形態では、TAP出力MUX150は、バイパスレジスタ120、IDコードレジスタ125および命令シフトレジスタ128にも結合されている。TAPコントローラ内部スキャンテストシステム100は、テストデータイン(TDI)信号171、テストモード選択(TMS)信号172、スキャンテストクロック(TCK)信号173およびテストデータアウト(TDO)信号175に結合されている。テストデータイン(TDI)信号171、テストモード選択(TMS)信号172、スキャンテストクロック(TCK)信号173およびテストデータアウト(TDO)信号175は、中間TAPコントローラ内部スキャンテストシステム100に関連したテストアクセスポートを介してICのオンあるいはオフを通信される。
【0015】
中間TAPコントローラ内部スキャンテストシステム100の構成要素は、内部スキャンテストおよびバウンダリスキャンテストの両方のための制御を行うように協働して作動する。出力制御回路112はTAP出力MUX150を制御する。中間TAPコントローラ内部スキャンテストシステム100は、TAP出力MUX150が内部スキャンテスト信号を転送するために使用されるかあるいはTAP出力MUX150がバウンダリスキャンテスト信号を転送するために使用されるかどうかを決定する内部スキャンテストモード指示命令(例えば、SCANTESTMODE)に反応するように構成される。内部スキャン観測レジスタ111は、TAPコントローラ内部スキャンテストシステム100が内部スキャンテストモードで作動する場合、内部スキャンテスト命令を出力制御回路112に供給する付加TAPコントローラデータレジスタである。出力制御回路112は、TAP出力MUX150の出力を制御する制御信号を供給する。TAP出力MUX150は、出力制御回路112からの制御信号に基づいてその入力信号(例えば、ISS181、182あるいはBSS183)の1つをTDO信号175として出力する。
【0016】
中間TAPコントローラ内部スキャンテストシステム100によるICの中間内部スキャンテストチェーン信号オフの伝送は故障のデバッギングを容易にする。本発明の1つの実施形態では、複数の中間内部スキャンテストチェーン信号(例えば、中間ISS181および182)は、スキャンテストチェーンの中間スキャンテストチェーンノードからのスキャンテスト結果(例えば、論理値の測定値)の情報を与える。中間TAPコントローラ内部スキャンテストシステム100は、一度にICの中間内部スキャンテストチェーン信号オフの1つを選択的に伝送する。ICの中間スキャンテストチェーン信号オフの1つを選択的に伝送することによって、中間TAPコントローラ内部スキャンテストシステム100は、テスト結果のより細かい精度を容易にする。中間TAPコントローラ内部スキャンテストシステム100は、中間スキャンテストチェーン位置からのスキャンテスト結果に基づいて故障位置をデバッギングすることを含むスキャンテスト解析を助ける。中間位置からのスキャンテスト結果は、スキャンテストチェーン出力ポート(図示せず)を介して全チェーンに対するスキャンテスト結果をなお可能にする限りはスキャンテストチェーンの一部の潜在的な故障の位置にある構成要素(例えば設計回路ブロック)の数を効率的に減らす。
【0017】
図2は、本発明の1つの実施形態であるTAP制御内部スキャンテスト中間デバッギングシステム200のブロック図である。TAP制御内部スキャンテスト中間デバッギングシステム200は、中間TAPコントローラ内部スキャンテストシステム100と、設計回路ブロック231〜233と、スキャンテストチェーン主入力ポート221と、内部スキャンテストチェーン最終出力ポート225とを含んでいる。設計回路ブロック231〜233はスキャンテスト素子を含んでいる。本発明の1つの典型的な実施では、スキャンテストチェーン主入力ポート221および内部スキャンテストチェーン最終出力ポート225は、専用内部スキャンテストピンであり、他の例の実施では、スキャンテストチェーン主入力ポート221および内部スキャンテストチェーン最終出力ポート225は、通常動作中、機能入力ピンおよび機能出力ピンとして、スキャンテスト動作中、スキャンテスト入力ピンおよびスキャンテスト出力ピンとして使用される。中間TAPコントローラ内部スキャンテストシステム100は、設計回路ブロック231〜233に結合される。設計回路ブロック231は、スキャンテストチェーン主入力ポート221および設計回路ブロック232に結合される。設計回路ブロック233は、内部スキャンテストチェーン最終出力ポート225および設計回路ブロック232に結合されている。
【0018】
TAP制御内部スキャンテストデバッギングシステム200の構成要素は、機能動作を行い、ICの中間スキャンテストチェーン信号オフの伝送による故障のデバッギングを容易にするように協働して作動する。中間TAPコントローラ内部スキャンテストシステム100は、中間TAPコントローラ内部スキャンテストシステム100に関連したテストデータアウト(TDO)ポートを介してICの指示中間スキャンテストチェーン信号オフをTDO信号175として伝送する。スキャン観測レジスタ111の情報は、どの中間内部スキャンテストチェーン信号(例えば、中間ISS181あるいは182)をTDO信号175として転送するかを示す。設計回路ブロック231〜233は、ICの通常動作モード中指定された機能を実行する。スキャンテスト動作中、設計回路ブロック231〜233のスキャンテスト要素は、スキャンテストベクトルをシフトインし、生じるスキャンテスト情報を獲得し、スキャンテスト結果をシフトアウトする。スキャンテストチェーン主入力ポート221は、スキャンテストチェーンの開始でスキャンテスト入力情報のための通信ポートを与える。スキャンテストチェーン最終出力ポート225は、スキャンテストチェーンの終わりでスキャンテスト出力情報のための通信ポートを与える。
【0019】
TAP制御内部スキャンテスト中間デバッギングシステム200は、テストベクトル結果のより高い精度を容易にし、故障のデバッギング指示を含むスキャンテスト解析を助ける。ICの中間ISS181オフを選択的に伝送することによって、内部スキャンテスト入力ポート221のスキャンテストベクトル値入力の設計回路ブロック231による操作は、設計回路ブロック232および233によるテストベクトル値の操作から解析的意味で分離される。中間ISS181が予期しない値である場合、それは、故障が設計回路ブロック231に存在することがある指示を与える。設計回路ブロック231の故障を分離することは、設計回路ブロック232および233によるテストベクトル値の操作を考慮する必要がなくデバッギングを容易にする。同様に、スキャンテストベクトル値上の設計回路ブロック232による操作は、設計回路ブロック232からのテストベクトル値出力をISS182として伝送することによって回路ブロック233による操作から分離される。設計回路ブロック232からのテストベクトル値出力は、ICをオフにするTAP出力MUX150によってTDO175として伝送される。したがって、本発明は、設計回路ブロックの中間スキャンテスト信号出力を分離することよって内部スキャンテスト結果の簡略デバッギングを容易にする。
【0020】
図3は、本発明の1つの実施に含まれる設計ブロック(例えば、設計ブロック232)の1つの実施形態である設計ブロック300のブロック図である。設計ブロック300は、全スキャンセル(FSC)397と、FSC399と、機能回路340とを含む。FSC397の出力は、FSC399の入力に結合される機能回路340に接続される。全スキャンセル397は、イネーブルMUX391およびスキャンDフリップフロップ(FF)393を含む。イネーブルMUX391は、正規のデータイン信号310、中間スキャンテスト信号181、スキャン直列入力信号330、スキャンイネーブル信号320およびスキャンDFF393に結合される。スキャンDFF393は、クロック信号350、スキャン直列信号360およびFSC399にも結合される。全スキャンセル399は、イネーブルMUX394と、スキャンDフリップフロップ(DFF)395とを含む。イネーブルMUX394は、機能回路340、スキャン直列信号360、スキャンイネーブル信号320、およびスキャンDFF395に結合されている。スキャンDFF395は、クロック信号350、正規のデータアウト信号370、中間スキャンテスト信号182、スキャン直列出力信号380にも結合されている。
【0021】
設計ブロック300は、スキャンテスト動作中、機能回路340のテストを容易にする。イネーブルMUX391は、スキャンイネーブル信号320の論理状態に応じてスキャンDFF393に伝送するための正規のデータイン信号310あるいは直列データ入力信号330を選択する。スキャンイネーブル信号320がアクティブである場合、データは、DFF393および394の内外へ直列にシフトされる。スキャンDFF393は、イネーブルMUX391からの信号をラッチし、この信号を機能回路340に、およびクロック信号350のサイクルに応じてスキャン直列信号360としてDFF394に伝送する。したがって、データは、スキャンイネーブル信号320がアクティブでない場合、正規のデータイン信号310から、あるいはスキャンイネーブル信号320がアクティブである場合、直列入力信号330から、DFF393を介して機能回路340に供給される。機能回路340が所望のテストデータで作動された後、機能回路340の出力を獲得するために、スキャンイネーブル信号320は非活性化される。スキャンイネーブル信号320を非活性化することによって、MUX394は、直列信号360をスキャンDFF395から転送しないし、その代わりにMUX394は、機能回路340の出力をスキャンDFF395に転送する。機能回路340の出力がスキャンDFF395に転送された後、この出力は、通常の動作出力ピンを通る正規の出力信号370あるいは他のFSC(例えば、設計ブロック273に含められたFSC)を介する直列出力信号380もしくは中間スキャンテスト信号182のいずれかとして出力される。
【0022】
図4は、本発明の一実施形態であるTAP制御内部スキャンテストデバッギングシステム400のブロック図である。TAP制御内部スキャンテストデバッギングシステム400は、TAP制御内部スキャンテストデバッギングシステム400が中間内部スキャンテスト入力信号も制御することを除いて、TAP制御内部スキャンテストデバッギングシステム200と同様である。TAP制御内部スキャンテストデバッギングシステム400は、中間TAPコントローラ内部スキャンテストシステム410と、中間内部スキャンテスト入力信号マルチプレクサ(MUX)491と、中間内部スキャンテスト入力信号マルチプレクサ(MUX)492と、設計回路ブロック431〜433と、スキャンテストチェーン主入力ポート421と、スキャンテストチェーン最終出力ポート425とを含んでいる。設計回路ブロック431〜433はスキャンテスト要素を含んでいる。中間TAPコントローラ内部スキャンテストシステム410は、設計回路ブロック431〜433、中間内部スキャンテスト入力信号MUX491、中間内部スキャンテスト入力信号MUX492に結合される。設計回路ブロック431は、スキャンテストチェーン主入力ポート421と、設計回路ブロック432に結合される中間内部スキャンテスト入力信号MUX491とに結合されている。設計回路ブロック433は、スキャンテストチェーン最終出力ポート425と、設計回路ブロック432に結合される中間内部スキャンテスト入力信号MUX492とに結合されている。
【0023】
中間TAPコントローラ内部スキャンテストシステム410は、中間TAPコントローラ内部スキャンテストシステム410が中間スキャンテスト入力信号を制御する能力も有することを除いて中間TAPコントローラ内部スキャンテストシステム100と同様である。中間TAPコントローラ内部スキャンテストシステム410は、内部スキャン観測レジスタ411と、TAP出力制御回路412と、中間入力制御レジスタ445と、TAP出力マルチプレクサ(MUX)450とを含む。本発明の一実施形態では、TAPコントローラ内部スキャンテストシステム410は、バイパスレジスタと、IDコードレジスタと、命令保持レジスタと、命令シフトレジスタと、中間TAPコントローラ内部スキャンテストシステム100と同様なTAP状態マシーンとを含んでいる。内部スキャン観測レジスタ411は、TAP出力MUX450に結合されている出力制御回路412に接続されている。TAP出力MUX450は、中間内部スキャンテストチェーン信号(ISS)481、中間内部スキャンテストチェーン信号(ISS)482、およびバウンダリスキャンテスト信号(図示せず)に結合されている。バウンダリスキャンテスト信号は、バウンダリスキャンテストセルのチェーン(図示せず)からの出力信号である。TAPコントローラ内部スキャンテストシステム410は、テストデータイン(TDI)信号471と、テストモード選択(TMS)信号472と、スキャンテストクロック(TCK)473と、テストデータアウト(TDO)信号475とに結合される。テストデータイン(TDI)信号471、テストモード選択(TMS)信号472、スキャンテストクロック(TCK)473およびテストデータアウト(TDO)信号475は、中間TAPコントローラ内部スキャンテストシステム410に関連したテストアクセスポート(例えば、ピン)を介してICのオンあるいはオフを通信される。
【0024】
中間内部スキャンテスト入力MUX(例えば、491あるいは492)は、TAPコントローラ内部スキャンテストシステム410からの中間入力制御信号に基づいてテストデータイン(TDI)信号あるいは内部スキャンテスト信号を設計回路ブロックに選択的に転送する。本発明の一実施形態では、中間入力制御レジスタ445は、中間内部スキャンテスト入力MUX491および中間内部スキャンテスト入力MUX492のそれぞれを制御する中間入力制御信号485および487に結合されている。本発明の他の実施形態では、内部スキャン観測レジスタ411は、中間入力制御レジスタとしての機能も果たし、中間入力制御信号485および487に結合され、中間内部スキャンテスト入力MUX491および中間内部スキャンテスト入力MUX492のそれぞれによって中間内部スキャンテスト入力信号の選択を制御する。
【0025】
本発明の1つの典型的な実施例では、中間内部スキャンテスト入力MUXによって選択されるTDI信号は、TAPコントローラ内部スキャンテストシステム410に関連したテストアクセスポート(例えば、ピン)から通信される。TDI信号を設計回路ブロックの入力に選択的に転送することによって、TAP制御内部スキャンテストデバッギングシステムは故障の簡略された解析を容易にする。例えば、中間内部スキャンテスト入力MUX491は、TAPコントローラ内部スキャンテストシステム410からの中間入力制御信号485に基づいてTDI信号471、あるいは中間内部スキャンテストチェーン信号481を中間入力信号として設計回路ブロック432に選択的に転送する。TDI信号471が設計回路ブロック432に伝送される場合、設計回路ブロックへの入力の論理値は、設計回路ブロック431による操作から分離される。したがって、スキャンテストチェーンの一部の潜在的な故障の位置にあるスキャンテスト素子の数は限られている。中間スキャンテストチェーン入力信号を制御し、ICのオフを伝送するための中間内部スキャンテストチェーン信号を選択することは、スキャンテストチェーン最終出力ピン(図示せず)を介して全チェーンのためのスキャンテスト結果をなお可能にしている限りスキャンテスト故障の分離および解析を容易にする。
【0026】
図5は、本発明の一実施形態であるTAP制御内部スキャンテスト中間デバッギング方法500のフローチャートである。TAP制御内部スキャンテスト中間デバッギング方法500は、IC内のスキャンテスト故障指示のデバッギングを容易にする。本発明の一実施形態では、TAP制御内部スキャンテスト中間デバッギング方法500は、スキャンテスト精度を高め、スキャンテスト結果の解析を簡単にする。
【0027】
ステップ510では、中間スキャンテスト信号は、TAPコントローラによってスキャンテストチェーンから受信される。TAP制御内部スキャンテスト中間デバッギング方法500の一実施形態では、中間スキャンテスト信号は、スキャンテスト動作の獲得モード中受信され、スキャンテストイネーブル信号を非活性化し、クロックパルスを主張することによって達成される。本発明の一実施形態では、中間スキャンテスト信号は、ICに含められる内部機能ロジック構成要素(例えば、設計回路ブロック)の出力から受信される信号である。
【0028】
ステップ520では、中間スキャンテストチェーン信号は、ICのオフを伝送するために選択される。本発明の1つの典型的な実施例では、TAPコントローラは、ICのオフを伝送するための中間スキャンテストチェーン情報の選択を制御する。本発明の一実施形態では、スイッチング回路(例えば、マルチプレクサ)は、ICのオフを伝送するための中間スキャンテスト信号を選択するように操作される。例えば、マルチプレクサは、中間スキャンテスト信号を受信するその入力の1つからの通信経路をTAPコントローラに関連したTDOポートに結合されるマルチプレクサの出力に与えるために使用される。マルチプレクサは、スキャン観測レジスタからの命令に従って出力制御レジスタからのマルチプレクサに送られた制御値に基づいてその出力に結合するように入力を選択する。中間スキャンテスト信号の選択を決定する制御値は、各中間スキャンテスト信号に関連した情報を逐次得るために本出願の一実施形態では反復される。
【0029】
中間スキャンテスト情報は、ステップ530では、テストデータアウト(TDO)ポートを通してICのオフを伝送される。本発明の一例では、中間スキャンテスト情報は、スキャンテスト故障指示のデバッギングを容易にするために使用される。本発明の一実施形態では、中間スキャンテスト情報は、内部機能ロジックブロック(例えば、設計回路ブロック)の入出力から引き出され、機能ロジックブロックが故障であるかどうかの指示を与える。例えば、内部機能ロジックブロックのテストベクトル値入力が、(例えば、ICをオフする内部機能ロジックブロックの入力に中間スキャンテストチェーン信号を伝送することによって)確認され、機能ロジックブロックの出力から引き出された中間スキャンテスト信号値が適切に機能するロジック回路のための予想値に一致しない場合、機能ロジックブロックが適切に作動しなくて故障があるとの指示がある。
【0030】
ステップ540では、中間スキャンテストチェーン入力信号は制御される。TAP制御内部スキャンテストデバッギング方法500の実施形態の一例では、機能ロジック構成要素は、スキャンテストチェーン上でシフトインされ、機能構成要素(例えば、設計回路ブロック)の入力に示されたスキャンテスト入力情報に基づいて指定された動作を実行する。本発明の一実施形態では、中間スキャンテストチェーン入力信号は、上流側のスキャンテスト要素(例えば、設計回路ブロック431のスキャンテスト要素)を通過しないでテストデータイン(TDI)ポートから下流側のスキャンテスト要素(例えば、設計回路ブロック432のスキャンテスト要素)に供給される。中間スキャンテストチェーン入力信号は、上流側のスキャンテスト要素からの信号と上流側のスキャンテスト要素を通って流れないTDI信号との間で切り換えられる。1つの典型的な実施例では、TDI信号は、TAPコントローラに関連したTDIポートから通信される。
【0031】
したがって、本発明は、通常の動作および製造工程に対して最少の影響なしに内部構成要素の望ましいスキャンテストを容易にするシステムおよび方法である。本発明のシステムおよび方法は、中間スキャンテスト値の有効な測定値を供給している限りは、ATPGツールで集積回路構成要素の有効なスキャンテストを支援する。中間スキャンテストチェーン入力信号を制御し、ICをオフにする伝送のための中間内部スキャンテストチェーン信号を選択することは、スキャンテストチェーン最終出力ピン(図示せず)を介して全チェーンのためのスキャンテスト結果をなお可能にする限りは、可能性があるスキャンテスト故障の分離および解析を容易にする。本発明は、付加的専用中間スキャンテストピンを必要としないで通常のスキャンテスト動作(例えば、IEEE1394準拠バウンダリスキャンテスト)および内部中間スキャンテスト動作を実行するために中間TAP制御内部スキャンシステムおよび方法の制御機能を利用する。本発明のスキャンテストチェーン中間デバッギングシステムおよび方法は、既存IC設計に対する不都合な再設計の影響の、既存のテストスキャンアーキテクチャの利用および最小化を受け入れる。
【0032】
本発明の特定の実施形態の前述の説明は、図示および説明の目的のために示される。これらの実施形態は、包括的であることあるいは本発明を開示された明確な形式に限定することを意図するものではなく、明らかに多数の修正および変更は上記の教示に照らして可能である。この実施形態は、本発明の原理およびその実際の用途を最も良く説明するために選択され、説明され、それによって当業者は、本発明および熟考された特定の使用に適しているようないろいろな修正を有するいろいろな実施形態を最も良く利用できる。本発明の範囲は添付された特許請求の範囲およびその同等物によって規定されるべきであることを意味する。
【図面の簡単な説明】
【図1】
本発明の一実施形態による中間TAPコントローラ内部スキャンテストシステムのブロック図である。
【図2】
本発明のTAP制御内部スキャンテストデバッギングシステムの一実施形態のブロック図である。
【図3】
本発明の実装で含まれる設計ブロックの一実施形態である全スキャンセルのブロック図である。
【図4】
本発明の一実施形態である中間スキャンテスト入力信号制御装置を有するTAP制御内部スキャンテストデバッギングシステムのブロック図である。
【図5】
本発明の一実施形態のTAP制御内部スキャンテストデバッギング方法のフローチャートである。
【符号の説明】
100 中間TAPコントローラ内部スキャンテストシステム
111 内部スキャン観測レジスタ
112 出力制御回路
120 バイパスレジスタ
125 IDCODEレジスタ
127 命令保持レジスタ
128 命令シフトレジスタ
130 TAP状態マシーン
200 TAP制御内部スキャンテスト中間デバッギングシステム
221 スキャン入力ピン
225 スキャン出力ピン
231 スキャン素子を有するブロック
400 TAP制御内部スキャンテストデバッギングシステム
Claims (21)
- 中間テストアクセスポート(TAP)コントローラ内部スキャンテストシステムであって、
入力信号の1つをテストデータアウト(TDO)信号として出力するように構成されたTAP出力マルチプレクサ(MUX)と、
前記TAP出力マルチプレクサに結合され、前記TAP出力マルチプレクサの出力を制御する信号を与えるTAP出力制御回路と、
前記TAP出力制御回路に結合され、前記TAPコントローラ内部スキャンテストシステムが内部スキャンテストモードで作動している場合、前記出力制御回路に内部スキャンテスト命令を与えるように構成された内部スキャン観測レジスタとを備えていることを特徴とする中間テストアクセスポート(TAP)コントローラ内部スキャンテストシステム。 - 前記TAP出力マルチプレクサの入力が、中間内部スキャンテストチェーン信号(ISS)を含むことを特徴とする請求項1記載の中間テストアクセスポート(TAP)コントローラ内部スキャンテストシステム。
- 前記内部スキャン観測レジスタは、中間入力制御信号に結合されることを特徴とする請求項1記載の中間テストアクセスポート(TAP)コントローラ内部スキャンテストシステム。
- 中間入力制御信号を伝送するように構成される中間入力制御レジスタを更に含むことを特徴とする請求項1記載の中間テストアクセスポート(TAP)コントローラ内部スキャンテストシステム。
- 前記内部スキャン観測レジスタに結合され、前記テストアクセスポート(TAP)コントローラシステムの状態を制御するように構成されるTAP状態マシーンと、
前記TAP状態マシーンに結合され、テストデータインポートとテストデータアウトポートとの間にバイパス経路を与えるように構成されるバイパスレジスタと、
前記TAP状態マシーンに結合され、集積回路を識別することに関連した情報を記憶するように構成されるIDコードレジスタと、
前記TAP状態マシーンに結合され、命令を記憶するように構成される命令保持レジスタと、
前記TAP状態マシーンに結合され、前記命令をシフトするように構成される命令シフトレジスタと、を更に備えていることを特徴とする請求項1記載の中間テストアクセスポート(TAP)コントローラ内部スキャンテストシステム。 - 前記内部スキャン観測レジスタは、前記TAP出力MUXが内部スキャンテストレジスタを転送するために使用されるかあるいは前記TAP出力MUXがバウンダリスキャンテスト信号を転送するために使用されるかどうかを決定する内部スキャンテストモード指示命令を収納するように構成されることを特徴とする請求項1記載の中間テストアクセスポート(TAP)コントローラ内部スキャンテストシステム。
- 前記TAP出力MUXが、集積回路の複数の中間内部スキャンテストチェーン信号オフの1つを選択的に伝送することを特徴とする請求項1記載の中間テストアクセスポート(TAP)コントローラ内部スキャンテストシステム。
- テストアクセスポート(TAP)制御内部スキャンテスト中間デバッギングシステムであって、
集積回路の、指示された中間スキャンテストチェーン信号オフをテストデータアウト信号として伝送するように構成される中間TAPコントローラ内部スキャンテストシステムと、
前記中間TAPコントローラ内部スキャンテストシステムに結合され、通常動作モード中、指示された機能を実行し、スキャンテストベクトルをシフトインするように構成されたスキャンテスト要素を含み、生じるスキャンテスト情報を獲得し、かつスキャンテスト動作中、前記スキャンテスト結果をシフトアウトするように構成される複数の設計回路ブロックと、
前記複数の設計回路ブロックの1つに結合され、スキャンテスト入力情報のための通信ポートを与えるように構成されるスキャンテストチェーン主入力ピンと、
前記設計回路ブロックの1つに結合され、スキャンテスト出力情報のための通信ポートを与えるように構成されるスキャンテストチェーン最終出力ピンとを備えていることを特徴とするテストアクセスポート(TAP)制御内部スキャンテスト中間デバッギングシステム。 - 前記中間TAPコントローラ内部スキャンテストシステムは、前記集積回路の、前記指示された中間スキャンテストチェーン信号オフの伝送をテストデータアウト信号として制御するように構成されることを特徴とする請求項8記載のテストアクセスポート(TAP)制御内部スキャンテスト中間デバッギングシステム。
- 前記中間TAPコントローラ内部スキャンテストシステムは、内部スキャン観測レジスタを含み、前記内部スキャン観測レジスタが、中間内部スキャンテスト入力信号の選択を制御することを特徴とする請求項8記載のテストアクセスポート(TAP)制御内部スキャンテスト中間デバッギングシステム。
- 前記中間TAPコントローラ内部スキャンテストシステムは、中間入力制御レジスタを含み、前記中間入力制御レジスタが、中間内部スキャンテスト入力信号の選択を制御することを特徴とする請求項8記載のテストアクセスポート(TAP)制御内部スキャンテスト中間デバッギングシステム。
- 前記TAPコントローラ内部スキャンテストシステムに結合された中間内部スキャンテスト入力信号マルチプレクサを更に含み、前記中間内部スキャンテスト入力信号マルチプレクサは、前記TAPコントローラ内部スキャンテストシステムからの中間入力制御信号に基づいてテストデータイン(TDI)信号あるいは内部スキャンテスト信号を選択的に転送するように構成されることを特徴とする請求項8記載のテストアクセスポート(TAP)制御内部スキャンテスト中間デバッギングシステム。
- TAP制御内部スキャンテスト中間デバッギング方法であって、
スキャンテストチェーンからのTAPコントローラによって中間スキャンテストチェーン信号を受信するステップと、
スキャン観測レジスタからの命令に従って集積回路のオフを伝送するための前記中間スキャンテストチェーン信号を選択するステップと、
TAP制御テストデータアウト(TDO)ポートを通して集積回路の前記中間スキャンテストチェーン信号オフを伝送するステップとを含むことを特徴とするTAP制御内部スキャンテスト中間デバッギング方法。 - 中間スキャンテストチェーン入力信号を制御するステップをさらに含むことを特徴とする請求項13記載のTAP制御内部スキャンテスト中間デバッギング方法。
- 前記中間スキャンテストチェーン信号は、スキャンテストシステムの獲得モード中、集積回路に含まれる機能ロジック構成要素の出力から受信されることを特徴とする請求項13記載のTAP制御内部スキャンテスト中間デバッギング方法。
- 前記集積回路の前記中間スキャンテスト信号オフを通信するようにスイッチング回路を操作するステップをさらに含むことを特徴とする請求項13記載のTAP制御内部スキャンテスト中間デバッギング方法。
- スキャン観測レジスタからの命令に従って出力制御レジスタからマルチプレクサに送信された制御値に基づいて前記マルチプレクサの入力から前記マルチプレクサの出力までの通信経路を与えるために前記マルチプレクサを使用するステップをさらに含むことを特徴とする請求項13記載のTAP制御内部スキャンテスト中間デバッギング方法。
- 前記スキャンテスト故障指示のデバッギングを容易にするために前記中間スキャンテスト信号を介して伝達される情報を使用するステップをさらに含むことを特徴とする請求項13記載のTAP制御内部スキャンテスト中間デバッギング方法。
- 機能ロジックブロックの入力および出力から前記中間スキャンテスト信号を検索するステップをさらに含むことを特徴とする請求項13記載のTAP制御内部スキャンテスト中間デバッギング方法。
- 上流側のスキャンテスト要素を通過しないで中間スキャンテストチェーン入力信号をテストデータイン(TDI)ピンから下流側のスキャンテスト要素に供給するステップをさらに含むことを特徴とする請求項13記載のTAP制御内部スキャンテスト中間デバッギング方法。
- 上流側のスキャンテスト要素からの信号と、上流側のスキャンテスト要素を通して流れないTDI信号と間で中間スキャンテストチェーン入力信号を切り換えるステップをさらに含むことを特徴とする請求項13記載のTAP制御内部スキャンテスト中間デバッギング方法。
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