JPH0420496B2 - - Google Patents

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JPH0420496B2
JPH0420496B2 JP58208898A JP20889883A JPH0420496B2 JP H0420496 B2 JPH0420496 B2 JP H0420496B2 JP 58208898 A JP58208898 A JP 58208898A JP 20889883 A JP20889883 A JP 20889883A JP H0420496 B2 JPH0420496 B2 JP H0420496B2
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Publication of JPH0420496B2 publication Critical patent/JPH0420496B2/ja
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/285—Halt processor DMA

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  • Theoretical Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)
  • Executing Machine-Instructions (AREA)
  • Communication Control (AREA)

Description

【発明の詳細な説明】 本発明は、バスを介しての送信器とデータ受信
器との間のデータ転送を、バスに接続されている
制御装置によつて、転送命令および制御命令を含
みメモリ内に記憶されているチヤネルプログラム
に関係して制御するための方法に関する。
マイクロコンピユータシステムでは、データを
データ送信器たとえばメモリとデータ受信器たと
えば周辺装置との間で伝送することがしばしば必
要である。メモリと周辺装置との間のこのデータ
転送の制御はマイクロプロセツサにより行なわれ
る。そのためにマイクロプロセツサ、メモリおよ
び周辺装置は、アドレスバス、データバスおよび
制御バスから成る１つのバスに接続されている。
データ送信器とデータ受信器との間のデータ転送
の制御は、転送命令および制御命令を含むチヤネ
ルプログラムに関係して行なわれる。
データ転送のための負担をマイクロプロセツサ
に負わせないように、データ送信器とデータ受信
器との間のデータ転送を大部分自立的に制御する
いわゆるDMA周辺制御装置をバスに接続するこ
とは公知である。DMA制御装置を有するマイク
ロコンピユータシステムはたとえば雑誌“Eiek
−tronik Praxis”、第９号、1982年９月、第131
〜134頁に記載されている。
データ転送は、上記のように、チヤネル命令に
よつて制御される。１つのチヤネル命令は、実行
すべきオペレーションを記述するチヤネル命令ワ
ードと種々のパラメータたとえば伝送すべきバイ
トの数、データ送信器のアドレスおよびデータ受
信器のアドレスとを含んでいる。複数のこのよう
なチヤネル命令がいわゆる命令連鎖により１つの
チヤネルプログラムに結合され得る。本来のデー
タ転送を制御するチヤネル命令とならんで、オー
ガニゼーシヨン問題を満足するための制御命令も
チヤネルプログラムに含まれている。このような
オーガニゼーシヨン問題の１つは、１つのデータ
転送の終了後に次回のチヤネル命令が、予め定め
られた条件が満たされているときに限つて処理さ
れるようにすることである。この条件が満たされ
ていなければ、他の１つのチヤネル命令が次回の
チヤネル命令として実行されるか、チヤネルプロ
グラムの処理が終了されるかのいずれかでなけれ
ばならない。このような条件付き制御命令は、同
じくマイクロプロセツサに負担を負わせないよう
に、制御装置により自立的に実行され得なければ
ならない。
本発明の目的は、バスを介してのデータ送信器
とデータ受信器との間のデータ転送を、バスに接
続されている制御装置によつて制御する方法であ
つて、制御装置によつて自立的にこのような条件
付き制御命令が実行され得る方法を提供すること
である。この目的は、本発明によれば、冒頭に記
載した種類の方法において、転送命令の処理の終
了または中断の後に第１のレジスタの相応のレジ
スタポジシヨンにデータ転送の終了または中断を
特徴づける原因がセツトされ、この転送命令に続
く条件付き制御命令が実行されるべきかを確定す
るため、条件付き制御命令から第２のレジスタ内
に第１のレジスタに対応づけられているレジスタ
ポジシヨンが書き込まれ、第１および第２のレジ
スタの互いに対応づけられているレジスタポジシ
ヨンが相互に比較されかつポジテイブな比較結果
の際に条件付き制御命令が実行されまたはネガテ
イブな比較結果の際に条件付き制御命令に続くチ
ヤネルプログラムの命令が実行されることを特徴
とする方法により達成される。
このような方法では、いずれにせよ制御装置内
で確認される転送命令の終了原因が、条件付き命
令を実行するために利用される。その際、条件付
き命令が実行されるか否かの決定は制御装置が引
き受ける。
第１および第２のレジスタの互いに対応づけら
れているレジスタポジシヨンの内容が、１つの条
件が存在しているか否かの決定の際に追加的に反
転された形態でも比較装置に与えられ得るなら
ば、制御装置の作用の仕方は一層拡大され得る。
１つの条件が満たされていれば、そのことはチ
ヤネルプログラム内の分岐に通じ得る。その際、
次回の実行すべきチヤネル命令のアドレスは条件
付き制御命令の一部分から取り出され得る。また
はチヤネルプログラムの処理が終了され得る（条
件付き停止命令）。
マイクロプロセツサに条件付き制御命令の実行
についての情報を与えることができるように、制
御装置はポジテイブな比較結果の際にマイクロコ
ンピユータに割込要求を発し得る。
第１のレジスタとして制御装置内に含まれてい
るチヤネル状態レジスタが用いられ、また第２の
レジスタとして制御装置内に含まれているチヤネ
ル状態レジスタが利用されるならば、制御装置に
対する費用は特にわずかである。
制御装置として、シーケンサ制御部と、チヤネ
ル命令に対応づけられているマイクロプログラム
が記憶されているマイクロプログラムメモリとを
含むDMA制御装置が用いられ、また比較装置
が、チヤネル状態レジスタおよびチヤネル命令レ
ジスタと接続されているシーケンサ制御部の条件
マルチプレクサの部分であることは特に有利であ
る。
本発明の他の実施態様は特許請求の範囲第２項
ないし第７項および第９項にあげられている。
本発明による方法は、制御装置が自立的に、す
なわちマイクロプロセツサを利用せずに、たとえ
ば下記のステツプを実行することを可能にする。
１つのチヤネル命令が自動的に繰返され得る。入
出力オペレーシヨンの進行中にも、マイクロプロ
セツサへのプログラム制御された割込報知が可能
である。後者は、たとえば最初の読出されたデー
タによりマイクロプロセツサが既に作動しようと
するときに、データ転送が続行中であることをマ
イクロプロセツサに知らしめる役割をする。命令
開始は装置状態の監視下に、監視の結果がポジテ
イブであるときに初めて、周辺装置の装置番号の
出力により行なわれ得るそれにより命令が実行さ
れる。伝送すべきデータブロツクは特定のバイト
またはワード上で探索され、また不一致の際には
たとえばデータ伝送が終了され得る、等々。
以下、図面に示されている実施例により本発明
を一層詳細に説明する。
第１図にはマイクロコンピユータシステムのブ
ロツク回路図が示されている。アドレスバス
AB、データバスDBおよび制御バスSBを含むバ
スBUにマイクロプロセツサMC、メモリMM、
周辺装置PGおよびDMA制御装置DMAが接続さ
れている。もちろん、１つのこのようなバスシス
テムBUに複数の周辺装置PG、たとえばデータ
デイスプレイ装置、が接続されていてよい。公知
の構成の、たとえばIntel社のIAPX80286形のマ
イクロプロセツサMCが、データ送信器たとえば
メモリMMとデータ受信器たとえば周辺装置PG
との間のデータ転送をも必要とするプログラムを
処理する。もしこのようなデータ転送が実行され
るべきであれば、マイクロプロセツサMCが
DMA制御装置にチヤネル始動命令を伝達する。
始動命令の実行のために必要なチヤネルプログラ
ムはたとえばメモリMM内に記憶されていてよ
く、またマイクロプロセツサMCにより所望のパ
ラメータを与えられ得る。さらに、マイクロプロ
セツサMCは制御装置DMAに、どのアドレスを
最初のチヤネル命令がメモリMM内に有している
かを知らせる。続いて制御装置DMAが自立的に
チヤネルプログラムの処理を引受け、マイクロプ
ロセツサMCはその後に他の問題にたずさわり得
る。その際に制御装置DMAおよびマイクロプロ
セツサのバスサイクルがかちあわないように、
DMA制御装置はそのバス占有を予め信号HOLD
によりマイクロプロセツサに報知して、マイクロ
プロセツサから信号HLDAによりバスを割当て
られなければならない。
制御装置DMAは最初のチヤネル命令をメモリ
MMから受け、メモリMMと周辺装置PGとの間
のデータ転送が実行されるべきであることを確認
する。装置の始動後かつ周辺装置PGのデータ転
送準備完了後に、周辺装置PGがオペレーシヨン
要求DAを制御装置DMAに発し、また制御装置
DMAがこの要求をDAQにより確認して、メモリ
MMから周辺装置PGへのデータの伝送を開始す
る。
チヤネルプログラム内の転送命令は種々の仕方
で終了され得る。通常は転送命令は、すべてのデ
ータが伝送された時に完了される。そのために、
伝送すべきデータの数が転送命令内に示されてい
る。他の終了原因は、伝送すべきバイトまたはワ
ードが所与のワードまたはバイトと一致しないと
き、またはたとえばマイクロプロセツサMCがデ
ータ転送の中断を望むときに与えられていてよ
い。データ転送の終了を特徴づけられるこれらの
原因は、制御装置DMAにより条件付き制御命令
を実行し得るようにするためにのみ用いられ得
る。そのためにチヤネルプログラム内で条件付き
制御命令は、たとえば後のチヤネル命令への分岐
が実行されるべきであることを示す転送命令の後
に配置される。この条件付き制御命令内で、デー
タ転送のどの終了原因において制御装置DMAに
より条件付き制御命令が実行されるべきか否かが
指示される。すなわち、制御装置DMAは条件付
き制御命令内で指示された終了原因をデータ転送
の終了後に与えられた終了原因と比較し、もし比
較結果がポジテイブであれば、条件付き制御命令
を実行し、もし比較結果がネガテイブであれば、
条件付き制御命令を飛び越して、条件付き制御命
令の後にチヤネルプログラム内に配置されている
チヤネル命令を実行する。
上記のことを実行し得る比較装置が第３図に示
されている。第１のレジスタRG１のレジスタポ
ジシヨン内に、データ転送を終了する終了原因が
指示されている。これらの終了原因は第３図中で
レジスタポジシヨンBC，ET，MAおよびVE内
に指示されている。レジスタRG２内には制御命
令が記憶されている。レジスタRG２にもレジス
タポジシヨンVE，MA，ETおよびBCが存在し、
これらは指示された終了原因の存在時にレジスタ
RG２内に記憶されている条件付き制御命令が実
行されるべきか否かのときにセツトされる。レジ
スタRG２内に記憶されている条件付き制御命令
は終了原因とならんでオペレーシヨンコードOP
を含み、これは条件の存在時にチヤネルプログラ
ムの他の１つのチヤネル命令への分岐が実行され
るべきか、またはチヤネルプログラムの処理が終
了されるべきかを指示する。構成部分TY内のコ
ーデイングにより命令の種類、たとえば制御命令
が存在しているか転送命令が存在しているか、が
決定され得る。最後に、制御命令の部分ARによ
り、次回の処理すべきチヤネル命令が分岐後にメ
モリMM内に記憶されているアドレスの一部また
は全部が指示され得る。
条件付き制御命令が実行されるべきか否かを決
定するため、レジスタRG１およびレジスタRG
２の互いに対応づけられているレジスタポジシヨ
ンVE，MA，ETおよびBCが第３図中のアンド
回路UGによつて相互に比較され、比較結果がポ
ジテイブであれば、すなわち終了原因の１つがレ
ジスタRG１内にもレジスタRG２内にもセツト
されていれば、信号VGが発せられる。そのため
にアンド回路UGの出力はオア回路ODによつて
一括される。
比較装置の作用範囲は、終了原因がレジスタ
RG１から反転されて、または反転されないで比
較装置に与えられ得るならば、拡大され得る。こ
の繰越を満たす比較装置が第４図に示されてい
る。この場合、アンド回路UGの前に、一方では
レジスタRG１内の終了原因に対するレジスタポ
ジシヨンと、また他方ではレジスタRG２内の１
つのレジスタポジシヨンＩと接続されている排他
的オア回路EXが接続されている。レジスタポジ
シヨンＩが論理０であれば、レジスタRG１内の
終了原因は反転されないで評価され、それに対し
てレジスタポジシヨンＩが論理１であれば、レジ
スタRG１内の終了原因は反転されて比較装置に
より評価される。
最後に、ポジテイブな比較結果の存在時に割込
要求ITをマイクロプロセツサMCに与えることも
有意義であり得る。このことが望まれているなら
ば、制御命令ST（第２図）内に追加的ビツトIT
がセツトされていてよい。この追加的ビツトは制
御装置DMAに、ポジテイブな比較結果の存在時
に割込要求ITがマイクロプロセツサMCに与えら
れるべきか否かを指示する。
第２図の制御命令STの構成図には、条件付き
制御命令の実行のために必要な部分も示されてい
る。この制御命令STの個々の部分の意味は既に
説明したとおりである。
もし制御装置DMAがシーケンサにより制御さ
れるDMA制御装置として構成されていれば、条
件付き制御命令の実行のために必要な費用は特に
わずかである。このようなシーケンサにより制御
されるDMA制御装置が第５図に示されている。
シーケンサ制御部SEは公知の仕方で条件マル
チプレクサCC、命令デコーダMAP、第１のマル
チプレクサMUX１、マイクロ命令アドレスレジ
スタMA、アドレス加算器DAおよび第２のマル
チプレクサMUX２から成つている。このような
シーケンサ制御部SEはたとえば前記文献から公
知である。シーケンサ制御部SEは、チヤネル命
令に対応づけられているマイクロプログラムが記
憶されているマイクロプログラムメモリMPSと
接続されている。こうしてシーケンサ制御部SE
は、命令デコーダMAPに与えられるチヤネル命
令ワードに関係して、チヤネル命令に対応づけら
れているマイクロプログラムをアドレス指定す
る。マイクロプログラムメモリMPSから発せら
れたマイクロ命令はマイクロ命令レジスタMBR
内に中間記憶され、そこからマイクロ命令内で定
義された制御情報が内部アドレスバスおよび制御
バスIAを介して、または直接にDMA制御装置の
個々のユニツトに到達する。
DMA制御装置にさらにアドレスユニツトAU
を含んでおり、そのなかのアドレスレジスタ
ADR内に、メモリMM内に記憶されている実行
すべきチヤネル命令のアドレスが含まれている。
チヤネル命令アドレスはアドレスユニツトAU内
で、一層詳細には加算器AD１によつてモデイフ
アイされ得る。この加算器には、アドレスレジス
タADRからアドレスが、またマルチプレクサ
MUX３を介して大きさが与えられ得る。マルチ
プレクサMUX３はマイクロ命令レジスタMBR
からのマイクロ命令により選択され、またアドレ
スに加算すべき大きさは同じくマイクロ命令レジ
スタMBRから与えられ、またはマルチプレクサ
MUX３に別に与えられ得る。アドレスバスAB
に対するアドレスはアドレスレジスタADRから
バツフアメモリPS１を介して与えられる。
DMA制御装置はさらに、特にデータレジスタ
DARを含むデータユニツトDUを有している。デ
ータユニツトDUはデータバスDBと接続されて
いる。データバスDBからまたはデータバスDB
へ伝達すべきデータはバツフアメモリPS２内に
中間記憶され、次いで入力バツフアメモリEPSも
しくは出力バツフアメモリAPSに到着する。デ
ータレジスタDARは入力バツフアメモリEPSと
も出力バツフアメモリAPSとも接続されている。
さらにデータレジスタDARは内部データバスID
および内部アドレスおよび制御バスIAに接続さ
れている。データユニツトDUには比較装置VG
および比較レジスタVGRも属している。外部ア
ドレスABのアドレスはアドレスユニツトAUか
ら内部アドレスおよび制御バスIAへスイツチＳ
１を介して与えられ得る。
DMA制御装置はさらにコントロールレジスタ
ユニツトCRを含んでいる。このコントロールレ
ジスタユニツトCRは特にチヤネル状態レジスタ
CSR、チヤネル命令レジスタCCRおよび命令レ
ジスタGCRを含んでいる。命令レジスタGCR内
にはたとえば、１つのチヤネルプログラムが開始
されるべきか終了されるべきか、また複数のチヤ
ネルの存在時にどのチヤネルを介してデータ転送
が行なわれるべきかを指示する始動命令が含まれ
ている。それに対してチヤネル命令レジスタ
CCR内には、DMA制御装置により処理すべきチ
ヤネル命令が含まれている。チヤネル状態レジス
タCSRはたとえば、なぜデータ転送が終了され
ているかを指示する。
第５図によるDMA制御装置の他のユニツト
は、伝送されるバイトの数をカウントするバイト
カウンタBZと、優先順位回路PRと、割込要求
ITを発するための回路装置ITSと、クロツク発
生器TGと、マイクロプロセツサMCへのDMA制
御装置のマツチングのためのマツチング回路
ANSとである。その際に用いられるマイクロプ
ロセツサMCはIntel社の前記マイクロプロセツサ
IAPX80286である。
このようなDMA制御装置では、レジスタRG
１としてはコントロールレジスタユニツトCRの
チヤネル状態レジスタCSRが、またレジスタRG
２としてはチヤネル命令レジスタCCRが用いら
れ得る。第３図および第４図の比較装置は、一方
ではチヤネル状態レジスタCSRとまた他方では
チヤネル命令レジスタCCRと接続されているシ
ーケンサ制御部SEの条件マルチプレクサCCのな
かに含まれていてよい。チヤネル命令レジスタ
CCR内に含まれているチヤネル命令はさらに、
同じく条件マルチプレクサCCにより選択される
命令デコーダMAPに接続されている。チヤネル
命令レジスタCCR内のチヤネル命令とチヤネル
状態レジスタCSRの内容とに関係して命令デコ
ーダMAPが種々のアドレスを第１のマルチプレ
クサMUX１に与える。
以下に、第５図によるDMA制御装置の機能を
簡潔に説明する。その際、本発明の説明のために
必要なユニツトのみを詳細に説明する。また、必
要なチヤネルプログラムがメモリMM内に記憶さ
れているものとする。
先ずマイクロプロセツサMCが命令レジスタ
GCRを始動命令によりロードし、またアドレス
レジスタADR内にメモリMM内の第１のチヤネ
ル命令のアドレスを記憶する。そのためにマイク
ロプロセツサMCは信号CSを制御装置に与え、ま
た相応のデータをデータバスDBに与える。デー
タ（命令、アドレス）は内部データバスを介して
アドレスレジスタADRもしくは命令レジスタ
GCRに到達する。ここでマイクロプロセツサMC
が当該のレジスタとメモリMM内のメモリセルと
をアドレス指定する。命令レジスタGCRはシー
ケンサSEの命令デコーダMAPと接続されてい
る。それによつてDMA制御装置はチヤネルプロ
グラムの他の実行を引き受ける。命令デコーダ
MAPは、命令開始のために必要なマイクロプロ
グラムメモリMPS内のマイクロプログラムのア
ドレスを発生する。このマイクロプログラムによ
り第１のチヤネル命令（そのアドレスはアドレス
レジスタADR内に記憶されており、アドレスバ
スABを介して出力される）がメモリMMから取
り出される。このチヤネル命令はデータバス
DB、バツフアPS２およびEPSを経てデータレジ
スタDARに到達し、さらに内部データバスIDを
経てチヤネル命令レジスタCCRに到達する。さ
らにバイトカウンタBZ内の１つのレジスタが、
伝送すべきデータの数でロードされる。最後に
DMA制御装置がアドレスレジスタADR内にデー
タ送信器のアドレスおよびデータ受信器のアドレ
スをロードする。それによつてDMA制御装置内
にチヤネル命令および対応づけられている。
DMA制御装置はいまチヤネル命令レジスタ
CCR内の第１のチヤネル命令の処理を開始する。
チヤネル命令レジスタCCRは、チヤネル命令に
対応づけられているマイクロ命令レジスタMPS
内のマイクロプログラムのアドレスをチヤネル命
令から明らかにする命令デコーダMAPと接続さ
れている。もし第１のチヤネル命令が転送命令で
あれば、データ伝送が実行される。そのために、
たとえば個々の伝送すべきバイトがデータバス
DBを介してデータレジスタDAR内に伝送され、
またそこから再びデータバスDBを介して周辺装
置PGに伝送される。同時にバイトカウンタBZが
その内容を１単位だけ減ずる。この過程が、バイ
トカウンタBZが値０に達するまで繰り返される。
それによつて、すなわちデータ伝送が終了され、
このことが条件マルチプレクサCCおよび命令デ
コーダMAPに報知される。シーケンサSEはい
ま、終了原因がチヤネル状態レジスタCSR内に
記憶されまた次回のチヤネル命令がメモリMMか
ら取り出されるように取計らう。アドレスレジス
タADR内の次回チヤネル命令のアドレスは予め
アドレス加算器AD１によつて新たに計算されて
いる。そのために古いアドレスに、マルチプレク
サMUX３を介して加算器に与えられている特定
の大きさが加算されている。この新しいアドレス
がアドレスバスABを介して出力され、また第２
のチヤネル命令ワードがメモリMMからデータバ
スDBを介してチヤネル命令レジスタCCR内に記
憶される。
第２のチヤネル命令ワードは条件付き制御命令
であるものとする。この条件付き制御命令は第２
図による構成を有している。チヤネル状態レジス
タCSRもチヤネル命令レジスタCCRも条件マル
チプレクサCCと接続されているので、条件マル
チプレクサCCは、制限命令内に含まれている終
了原因の１つがチヤネル状態レジスタCSR内に
存在しているか否かをチエツクし得る。もし存在
していれば、条件は満足されており、条件マルチ
プレクサCCが命令デコーダMAPに制御命令のオ
ペレーシヨン・コードOPに関係してマイクロプ
ログラムメモリMPS内の正しいマイクロプログ
ラムを選択させる。他の１つのチヤネル命令への
分岐が実行されるべきであることをオペレーシヨ
ン・コードOPが指示すれば、新しいチヤネル命
令のアドレスがアドレスユニツトAU内で計算さ
れる。新しいアドレスは、アドレス加算器AD１
にマルチプレクサMUX３を介して与えられる制
御命令STの一部分により示され得る。この値は、
変更されずに、またはアドレス加算器AD１によ
りモデイフアイされて、アドレスレジスタADR
内に受入れられ得る。新しいチヤネル命令のアド
レスは再びアドレスバスABを介して出力され、
また対応づけられているチヤネル命令がメモリ
MMから命令レジスタCCR内に伝送される。
それに対して、命令デコーダMAPが制御命令
のオペレーシヨン・コードから、条件の存在時に
チヤネルプログラムの処理が終了されるべきこと
を確認すれば、シーケンサSEはマイクロプログ
ラムメモリMPS内の相応のマイクロプログラム
を選択し、またチヤネルプログラムの処理を終了
させる。
制御命令ST、一層詳細にはビツトIT、に関係
して回路装置ITSは条件の存在時に割込要求IT
を発し得る。
終了原因は、データレジスタDARの内容が比
較レジスタVGRの内容と比較装置VG内で比較さ
れることにも存し得る。不一致時には信号がチヤ
ネル状態レジスタCSRに与えられ、またそこに
対応づけられているレジスタのポジシヨンがセツ
トされ得る。条件マルチプレクサCCは再びチヤ
ネル命令レジスタCCRの内容およびチヤネル状
態レジスタCSRの内容を比較し、ポジテイブな
比較結果の際には命令デコーダMAPにマイクロ
プログラムメモリMPS内の正しいマイクロプロ
グラムを選択させ得る。
優先順位回路PRとマツチング回路ANSとは本
発明による方法の説明のためには必要でないの
で、これらの回路の詳細には立ち入らないことに
する。本発明による方法の説明のためには、
DMA制御装置におけるチヤネル状態レジスタ
CSR、チヤネル命令レジスタCCRおよびシーケ
ンサSEの共同作用を詳細に説明すれば十分であ
る。
【図面の簡単な説明】
第１図はマイクロコンピユータシステムのブロ
ツク回路図、第２図は制御命令の構成を示す図、
第３図は第１の比較装置の回路図、第４図は第２
の比較装置の回路図、第５図はDMA制御装置の
ブロツク回路図である。 AB……外部アドレスバス、AD１……アドレ
ス計算器、ADR……アドレスレジスタユニツト、
AU……アドレスユニツト、BC……レジスタポ
ジシヨン、CC……条件マルチプレクサ、CCR…
…チヤネル命令レジスタ、CSR……チヤネル状
態レジスタ、DB……外部データバス、DU……
データユニツト、ET……レジスタポジシヨン、
IT……割込要求、MA……レジスタポジシヨン、
MAP……命令デコーダ、MM……メモリ、MPS
……マイクロプログラムメモリ、RG１，２……
レジスタ、SE……シーケンサ、ST……条件付き
制御命令、VE……レジスタポジシヨン。

Claims (1)

  1. 【特許請求の範囲】 １ バスを介してのデータ送信器とデータ受信器
    との間のデータ転送を、バスに接続されている制
    御装置によつて、転送命令および制御命令を含み
    メモリ内に記憶されているチヤネルプログラムに
    関係して制御するための方法において、転送命令
    の処理の終了または中断の後に第１のレジスタ
    RG１の相応のレジスタポジシヨンBC，ET，
    MA，VEにデータ転送の終了または中断を特徴
    づける原因がセツトされ、この転送命令に続く条
    件付き制御命令STが実行されるべきかを確定す
    るため、条件付き制御命令STから第２のレジス
    タRG２内に第１のレジスタRG１に対応づけら
    れているレジスタポジシヨンが書き込まれ、第１
    および第２のレジスタの互いに対応づけられてい
    るレジスタポジシヨンが相互に比較されかつポジ
    テイブな比較結果の際に条件付き制御命令STが
    実行されまたはネガテイブな比較結果の際に条件
    付き制御命令STに続くチヤネルプログラムの命
    令が実行されることを特徴とするバスを介しての
    データ送信器・データ受信器間のデータ転送の制
    御方法。 ２ 第１のレジスタRG１の終了原因を示すレジ
    スタポジシヨンの内容が選択的に反転されて、ま
    たは反転されないで比較装置に与えられることを
    特徴とする特許請求の範囲第１項記載の方法。 ３ 条件付き分岐の際に次回チヤネル命令のアド
    レスが条件付き制御命令から導き出されることを
    特徴とする特許請求の範囲第１項または第２項記
    載の方法。 ４ ポジテイブな比較結果の際にチヤネルプログ
    ラムの処理が終了されることを特徴とする特許請
    求の範囲第１項または第２項記載の方法。 ５ 制御装置が割込要求ITを相応の比較結果の
    際に発することを特徴とする特許請求の範囲第１
    項ないし第４項のいずれか１項に記載の方法。 ６ 第１のレジスタRG１として制御装置内に含
    まれているチヤネル状態レジスタCSRが用いら
    れ、そのなかに転送命令の処理の終了後に終了原
    因を示すレジスタポジシヨンがセツトされること
    を特徴とする特許請求の範囲第１項ないし第５項
    のいずれか１項に記載の方法。 ７ 第２のレジスタRG２として制御装置内に含
    まれているチヤネル命令レジスタCCRが用いら
    れ、そのなかに制御装置により処理すべきチヤネ
    ル命令が記憶されることを特徴とする特許請求の
    範囲第１項ないし第６項のいずれか１項に記載の
    方法。 ８ バスを介してのデータ送信器とデータ受信器
    との間のデータ転送を、バスに接続されている制
    御装置によつて、転送命令および制御命令を含み
    メモリ内に記憶されているチヤネルプログラムに
    関係して制御するための方法であつて、転送命令
    の処理の終了または中断の後に第１のレジスタ
    RG１の相応のレジスタポジシヨンBC，ET，
    MA，VEにデータ転送の終了または中断を特徴
    づける原因がセツトされ、この転送命令に続く条
    件付き制御命令STが実行されるべきかを確定す
    るため、条件付き制御命令STから第２のレジス
    タRG２内に第１のレジスタRG１に対応づけら
    れているレジスタポジシヨンが書き込まれ、第１
    および第２のレジスタの互いに対応づけられてい
    るレジスタポジシヨンが相互に比較されかつポジ
    テイブな比較結果の際に条件付き制御命令STが
    実行されまたはネガテイブな比較結果の際に条件
    付き制御命令STに続くチヤネルプログラムの命
    令が実行される方法を実施するための装置におい
    て、シーケンサ制御部SEと、チャネル命令に対
    応づけられているマイクロプログラムが記憶され
    ているマイクロプログラムメモリMPSとを含む
    DNA制御装置が設けられており、また比較装置
    が、チヤネル状態レジスタCSRおよびチヤネル
    命令レジスタCCRと接続されているシーケンサ
    制御部の条件マルチプレクサCCの部分であるこ
    とを特徴とするバスを介してのデータ送信器・デ
    ータ受信器間のデータ転送の制御装置。 ９ DMA制御装置がアドレスユニツトAUを含
    んでおり、そのなかにメモリMM内の処理すべき
    チヤネル命令のアドレスに対するアドレスレジス
    タADRと、チヤネルプログラム分岐の際にメモ
    リ内の次回のチヤネル命令のアドレスを制御命令
    STによつて計算するアドレス計算器ADIとが設
    けられていることを特徴とする特許請求の範囲第
    ８項記載の装置。
JP58208898A 1982-11-09 1983-11-07 デ−タ転送の制御方法および装置 Granted JPS5999529A (ja)

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DE3241402.1 1982-11-09
DE19823241402 DE3241402A1 (de) 1982-11-09 1982-11-09 Verfahren zum steuern des datentransfers zwischen einem datensender und einem datenempfaenger ueber einen bus mit hilfe einer am bus angeschlossenen steuereinrichtung

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JPS5999529A JPS5999529A (ja) 1984-06-08
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ID=6177670

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JP58208898A Granted JPS5999529A (ja) 1982-11-09 1983-11-07 デ−タ転送の制御方法および装置

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EP (1) EP0110199B1 (ja)
JP (1) JPS5999529A (ja)
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336461A (ja) * 1986-07-31 1988-02-17 Pfu Ltd 汎用チャネル制御方式
US5233692A (en) * 1990-04-06 1993-08-03 Micro Technology, Inc. Enhanced interface permitting multiple-byte parallel transfers of control information and data on a small computer system interface (SCSI) communication bus and a mass storage system incorporating the enhanced interface
US5440690A (en) * 1991-12-27 1995-08-08 Digital Equipment Corporation Network adapter for interrupting host computer system in the event the host device driver is in both transmit and receive sleep states
DE69328320T2 (de) * 1992-01-09 2000-11-30 Cabletron Systems Inc Vorrichtung und Verfahren zur Datenübertragung zu und von einem Wirtrechnersystem
US5584039A (en) * 1993-11-08 1996-12-10 International Business Machines Corporation System for coordinating execution of multiple concurrent channel programs without host processor involvement using suspend and resume commands to control data transfer between I/O devices
JPH07248992A (ja) * 1994-03-10 1995-09-26 Mita Ind Co Ltd 画像データ転送制御装置
US5717952A (en) * 1994-11-16 1998-02-10 Apple Computer, Inc. DMA controller with mechanism for conditional action under control of status register, prespecified parameters, and condition field of channel command
US5613163A (en) * 1994-11-18 1997-03-18 International Business Machines Corporation Method and system for predefined suspension and resumption control over I/O programs
US20030191861A1 (en) * 2001-07-02 2003-10-09 Globespanvirata Incorporated Communications system using rings architecture
JP6517549B2 (ja) * 2015-03-13 2019-05-22 東芝メモリ株式会社 メモリコントローラ、記憶装置、データ転送システム、データ転送方法、及びデータ転送プログラム

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3411143A (en) * 1966-01-13 1968-11-12 Ibm Instruction address control by peripheral devices
US3972030A (en) * 1975-01-02 1976-07-27 Honeywell Information Systems, Inc. Peripheral control capable of dynamically executing command sequences
US4115854A (en) * 1977-03-28 1978-09-19 International Business Machines Corporation Channel bus controller
IT1091633B (it) * 1977-12-30 1985-07-06 Olivetti C Ing E C Spa Dispositivo per la gestione del l accesso diretto alla memoria di un calcolatore
US4403282A (en) * 1978-01-23 1983-09-06 Data General Corporation Data processing system using a high speed data channel for providing direct memory access for block data transfers
US4516199A (en) * 1979-10-11 1985-05-07 Nanodata Computer Corporation Data processing system
US4419728A (en) * 1981-06-22 1983-12-06 Bell Telephone Laboratories, Incorporated Channel interface circuit providing virtual channel number translation and direct memory access
US4485438A (en) * 1982-06-28 1984-11-27 Myrmo Erik R High transfer rate between multi-processor units

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ATE45828T1 (de) 1989-09-15
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DE3241402A1 (de) 1984-05-10
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DE3380460D1 (en) 1989-09-28

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