JPS6379137A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、特にチェインデータ、
チェインコマンド、及びページ越え処理時の受光処理と
先取り技術に関する。

〔従来の技術〕

Ｕｔ来高優先レベル、低優先レベルの２つのファーノ、
ウェア処理レベルを使用し、中央処理装置からの入出力
命令により起動され、主記憶上の制御情報を使用し、サ
ービスコード処理、チェインコマンド処理、チェインデ
ータ処理、ページオーベー処理、障害処理等を行なって
いるデータ処理装置では、チェインコマンド処理、チェ
・インデータ処理、及びベージオーバ処理等の様にコマ
ドオーバラン、データオーバランを発生する様な処理は
高優先レベルで処理しなければならない。

データオーバランやコマンドオーバランはデータチェイ
ン処理やコマンドチェイン処理に時間がかかりすぎ、次
に転送するデータやコマンドが周辺処理装置に規定時間
以内に転送されない場合や周辺処理装置からのデータを
受は付けられない時に発生ずる。

この烏高優先のレベル処理では、次に高優先度の割込が
あった場合にこれに対しすぐ転送すべきアドレス、バイ
トカウント等を与える為に現在の高優先レベル処理に対
するコマンド及びアドレス、バイＩ・カランＩ・をデー
タ転送制御部及びチャネルに与えるばかりでなく、次の
高優先度の割込に対するチャネルワード（コマンド、フ
ラグ、アドレス、バイトカウント等）を先取りして、デ
ータ転送制御部、チャネルにすぐ送出出来る様に編集を
している。

〔発明が解決しようとする問題点〕

」二連した様に従来のデータ処理装置は、１つのチャネ
ルの高優先処理レベルの中でそのチャネルの次のチャネ
ルワードの先取り作業を行なっている為に、他のチャネ
ルの高優先度のレベルの要求処理が前の高優先度の先取
り作業が終了する迄実行出来なく待たされてしまう。

特に装置規模が大きくなり１装置で多数のチャネルを制
御する装置ではチャネル間の高優先レベル処理競合の確
率が増大し、待時間が増大しコマンドやデータオーバラ
ンの確率が増大するという欠点があった。

Ｌ問題点を解決するための手段〕 本発明の装置は、中央処理装置からの入出力命令により
起動され、主記憶上の制御情報を使用し、高優先処理レ
ベルと低優先処理レベルとの２つの処理レベルを持ち、
これらの処理レベルの組合せによりデータ転送、報告等
の処理を行なうデータ処理装置において、先取処理を指
示する先取指示ファームウェア命令と先取処理＋Ｗ報と
の供給に応答して先取処理を行ない、前記先取処理の完
了に応答して先取完了信号と先取りした先取情報とを出
力する先取制御手段と、各チャネル毎に先取指示フラグ
を設け前記先取指示ファームウェア命令と先取処理情報
とを前記先取制御手段に供給したときに対応する前記先
取指示フラグをセットし前記先取完了信号と先取情報と
の供給に応答して面記先収指示フラグをリセッＩ〜し前
記先取情報を格納し、第１−のチャネルからの前記高優
先処理レベルでの第１の処理要求に応答して対応する高
南先処理情報を出力し前記第１の処理要求につづく前記
第１チャネルからの高優先処理レベルでの第２の処理要
求に０１ねえて前記第２の処理要求に対応する高ｐ）光
処理情報を先取りする前記先取指示ファームウェア命令
と先取処理情報とを前記先Ｉｆｉ制御手段に供給し、次
の前記第１のチャネル以外の他のチャネルの高優先処理
レベルでの処理要求に対処するマイクロプログラム制御
部とを含み、先取処理と高優先処理とを並行して行なっ
て構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図であり、第
２図は第１図の先取りの制御をする専用制御部を持った
データ処理装置の構成と他装置との接続を示したブロッ
ク図である。

第２図においてデータ処理装置１はメモリアクセス制御
部３を通して信号線１００によりシステム制御装置２と
接続している。データ処理装置１はメモリアクセス制御
部３、マイクロプログラム制御部１１、データ転送制御
部５、チャネル選択部６、チャネル７−１〜７−ｎ、先
取り制御部８より構成され、各々信号線１０１，１０２
，１０３．１０４，１０５，１０６−１〜１０６−ｎ。

１０７により接続され、各ユニット間で情報を与えなが
ら入出力処理を行なっている。

第１図において、マイクロプログラム制御部４はマイク
ロプログラム制御回路１０、割込割出制御回路１２を含
んで構成され信号線５つによりお互い制御しあっている
。割込割出制御回路１２にはデータ転送制御部５、チャ
ネル選択部６からの割込信号５２．５３が入力されてい
る。又これらの割込信号といっしょに送出されてくる実
行チャネル番号は信号線５０．５１を通してセレクタ１
３に入力されている。セレクタ１３のセレクト信号５８
は割込割出制御回路１２より与えられる。

セレクタ１３の出力信号５４はレジスタ１１と比較器１
４とに入力されている。レジスタ１１の出力信号５５は
比較器１４、マイクロプログラム制御回路１０、先取り
制御部８に入力されている。

本比較器１４は割込があった時割込を受は付ける二とが
出来るかどうかという判断につかう。すなわちチャネル
番号を比較することにより同一チャネルからの割込を抑
止する。比較器１４にはレジスタ１１の出力信号５５と
セレクタ１３の出力信号５４とが入力され、比較一致す
ると論理値°“１′′の−・致１３号５７が割込割出制
御回路１２に与えられ、割込信号と共に割込割出制御回
路１２への制御信号として使用される。比較一致信号５
７が論理値°“１゛の場合は割込は受は付けられない３
゜又割込が認められると論理値゛１”のレジスタ１１の
セ・ソト信号５６が出る。

マイクロプログロム制御回路１０から先取り制御部８へ
の先取り処理を指示するファームウェア命令が指定され
た時論理値゛１′°になる信号６０は先取り制御部８の
シーケンス起動信号として動いている。起動するチャネ
ル番号はレジスタ１１の出力信号５５により与えられる
。

又、マイクロプログラム制御回路１０内には、先取り処
理を指示するファームウェア命令６０が指定された時セ
ットされ、先取り完了通知が報告されな時リセットされ
る先取り指示フラグ１５を各チャネル対応に持つ。

マイク１コブログラム制御回路１０と先取り制御部８と
の間は、データ線６１により接続されている。データ線
６１では先取りの為に必要なデータ及び先取り完了後の
必要データが送受信されている。又、先取り制御部８で
の先取りが完了すると先取り処理完了指示部２０により
信号線６２でマイクロプログラム制御回路１０に通知さ
れる。

第３図はマイクロプログラム制御回路１０の先取り指示
フラグ１５の周辺回路を詳細に示した回路図である。

先取り指示フラグ１５−１〜１５−ｎにはアンド回路１
８−１〜１８−ｎの出力信号６５−１〜６５−〇がセッ
ト信号として、又ナンド回路１つ−１〜１つ一〇の出力
信号６６−１〜６６−ｎがリセッ）・信号として入力さ
れている。アンド回路１８〜１〜１８−〇には先取り処
理を指示するファームウェア命令６０とレジスタ１１の
出力信号５５をデコーダ１６でデコードした結果の信号
６３−１〜６３ｒ＋が入力されている。又ナンド回路１
９−１〜１．９−　ｒｌには先取り完了報告信号６２と
先取り制御部８からのデータ線６１の中のチャネル番号
がデコーダ１７に入力されそのデコード出力の６４−１
〜６４−ｎが入力されている。

先取り指示フラグ１５−１〜１５−ｎは先取り処理を指
示するファームウェア命令６０が出された時、レジスタ
１１の出力信号５５を入力とするデコーダ１６の出力信
号６３−１〜６３−ｎのうちの１つの出力信号、ここで
は６３−１が論理値“１”になるとすると、アンド回路
１８−１が有効になり出力信号６５−１が論理値°“１
゛になり先取り指示フラグ１５−１が論理値“１゛にセ
・ソトされる。又先取り完了通知信号６２が論理値“１
°′になると、データ線６１で送られて来たチャネル番
号がデコーダ１７でデコードされる。たとえば出力信号
６４−１が論理値”　］　”になりナンド囲１８１９−
　］が有効になり論理値”　ｏ　”の出力信号６６−１
を発生し、先取り指示フラグ１５−１ｆ！：リセッＦ・
する６上記の様に先取り指示フラグ１５−１〜１．５−
ｎが制御され先取り処理が終了したかどうかという制御
フラグに使用されている。

次に、専用の先取り制御部８をもうけることにより高優
先度処理レベルの処理時間を短かくし、高優先度同志の
ぶつかり合いによる待時間を短かくしヂエインコ゛ンン
ド、チェインデータのオーバラン確率を少なくする様に
した動作例について説明する。

データ転送制御部５あるいはチャネル選択部６から高優
先度の割込要求５２．５３があった場合、割込割出制御
回路１２で優先度がどれら、選択信号５８によりセレク
タ１３でチャネル番号５０あるいは５１が選択されレジ
スタ１１に設定される。又割込指示があったことは信号
線５９によりマイクロプログラム制御回路１０に通知さ
れる。

この通知を受けることにより、マイクロプログラム制御
回路１０はレジスタ１１に保持されているチャネル番号
に対する高優先レベルのマイクロプログラム、処理を開
始する。割込がデータ転送制御部５からのチェインデー
タ割込であった場合、マイクロプログラム制御部１０は
データ転送制御部５にバイトカウントとアドレス、又割
込んだチャイ、ルアー１にはバイトカウントを設定して
チェインデータを指示する。

この後、次のチェインデータ割込の為に次に送出すべき
チャネルワードを先取りにいかなければならない。この
ため、マイクロプログラム制御回路１０は、先取りに必
要なデータを信号線６１を通して、先取り制御部８に与
え、先取り処理開始を指示するファームウェア命令を発
行すると、信号６０が論理値゛°１′になる。又、チャ
ネル番号に対応した先取り指示フラグ１５が論理°゛１
°′にセットされる。

上記指示により先取り制御部８は次に必要なチャネルワ
ードを与えられたデータを参照して主記憶装置にとりに
いく。

又、この先取り処理とは別にマイクロプログラム制御部
４では他の高優先度レベルの処理が有効になり、前のチ
ャネルの先取り処理を待たずに他のチャネルの高優先度
処理を実行することができる。

又、先取り処理が完了すると、先取り完了したデータを
マイクロプログラム制御部４に送ると共に、先取り完了
報告を先取り処理完了指示部２０からマイクロプログラ
ム制御部４に送る。この指示により、データ線６１上に
送られて来たチャネル番号に対応した先取り指示フラグ
１５がリセットされる。

〔発明の効果〕

以上説明した様に従来高優先度レベルで処理していたチ
ャネルワードの先取り処理等を先取り制御部で高優先度
処理とは別に実行出来る様にすることにより、高優先度
の処理時間を短かくし他の高優先度処理を動作出来る様
にし、高部先度処理要求の待時間を短かくしチェインコ
マンド、チェインデータのオーバラン確率を少なくする
ことができるという効果がある。又、先取り処理と高優
先度処理が平行して動作出来る様にした為に処理能力を
向」二することができるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の先取り制御部を持ったデータ処理装置内の構成
と他装置との接続を示したブロック図、第３図は先取り
指示フラグの周辺回路図である。 １・・・データ処理装置、２・・・システム制御装置、
３・・・メモリアクセス制御部、４・・・マイクロプロ
グラム制御部、５・・・データ転送制御部、６・・・チ
ャネル選択部、７−１〜７−ｎ・・・チャネル、８・・
・先取り制御部、１０・・・マイクロプログラム制御回
路、１１・・・レジスタ、１２・・・割込割出制御回路
、１３・・・セレクタ、１４・・・比較器、１５・・・
先取り指示フラグ、１５−１〜１５−〇・・・先取り指
示フラグ、１．６．１７・・・デコーダ、１８−１〜１
８−ｎ・・・アンド回路、１つ−１〜１９−ｎ・・・ナ
ンド回路、２結１区 第Ｚ区

Claims (1)

1. 【特許請求の範囲】 中央処理装置からの入出力命令により起動され、主記憶
   上の制御情報を使用し、高優先処理レベルと低優先処理
   レベルとの２つの処理レベルを持ち、これらの処理レベ
   ルの組合せによりデータ転送、報告等の処理を行なうデ
   ータ処理装置において、 先取処理を指示する先取指示ファームウェア命令と先取
   処理情報との供給に応答して先取処理を行ない、前記先
   取処理の完了に応答して先取完了信号と先取りした先取
   情報とを出力する先取制御手段と、 各チャネル毎に先取指示フラグを設け前記先取指示ファ
   ームウェア命令と先取処理情報とを前記先取制御手段に
   供給したときに対応する前記先取指示フラグをセットし
   前記先取完了信号と先取情報との供給に応答して前記先
   取指示フラグをリセットし前記先取情報を格納し、第１
   のチャネルからの前記高優先処理レベルでの第１の処理
   要求に応答して対応する高優先処理情報を出力し前記第
   １の処理要求につづく前記第１チャネルからの高優先処
   理レベルでの第２の処理要求に備えて前記第２の処理要
   求に対応する高優先処理情報を先取りする前記先取指示
   ファームウェア命令と先取処理情報とを前記先取制御手
   段に供給し、次の前記第１のチャネル以外の他のチャネ
   ルの高優先処理レベルでの処理要求に対処するマイクロ
   プログラム制御部とを含み、 先取処理と高優先処理とを並行して行なえることを特徴
   とするデータ処理装置。