RU1815643C - Устройство дл отладки программ микроЭВМ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при отладке аппаратуры и программ в реальном масштабе времени. С целью повышени  производительности при отладке программ и расширени  функциональных возможностей , в устройство, содержащее блок задани  адреса, блок входных данных и режимов отладки, дешифратор адреса, блок адреса останова, схему сравнени , первый и второй элементы И, элемент ИЛИ, триггеры готовности , блокировки пам ти, запроса прерывани , сброса, запроса захвата, введены микропроцессор, блок выходных данных и режимов отладки, шинный формирователь данных, шинный формирователь адреса, мультиплексор, отладочное ОЗУ, три элемента И, триггер запроса пр мого доступа к пам ти, регистр-защелка старшего байта адреса, четыре группы трехстабильных ключей , контроллер пр мого доступа к пам ти, приемопередатчик последовательного канала с соответствующей совокупностью св зей . 5 ил. (Л С

Description

Изобретение относитс  к вычислительной технике и может быть использовано при отладке аппаратуры и программ в реальном масштабе времени.и может найти широкое применение при отладке и эксплуатации микропроцессорных систем и устройств (как однопроцессорных/так и многопроцессорных ).

Целью изобретени   вл етс  повышение производительности при отладке программ и расширение функциональных возможностей за счет возможности отладки восьми - и шестнадцати разр дных микропроцессоров .

На фиг. 1 и 2 представлена функциональна  схема устройства отладки программ; на фиг.З - временна  диаграмма в

режиме загрузки -информации в отлаживаемое устройство на управл ющей микро- ЭВМ; на фиг.4 - временна  диаграмма чтени  пам ти отлаживаемого устройства и ее передачи в управл ющую микроЭВМ; на фиг.5- временна  диаграмма программировани  ПЗУ.

Устройство (фиг.1, 2) содержит ПЗУ 1, блок 2 задани  адреса, блок 3 адреса останова и режимов отладки, блок 4 входных данных и режимов отладки, микропроцессор 5. первый и второй элементы И 6. 7, схему сравнени  8, шинные формирователи данных 9 и 10, адресный мультиплексор 11, третий и четвертый элементы адреса И 12, 13, элемент ИЛИ 14. отладочный блок пам ти 15, триггер 16 запроса пр мого доступа.

00

ел о

&

со

триггер 17 готовности контроллера пр мого доступа к пам ти, триггер 18 готовности, триггер 19 блокировки пам ти, триггер 20 сброса, триггер 21 запроса прерывани , триггер 22 запроса захвата, первую группу 23 трехстабильных ключей, регистр-защелку 24 старшего байта адреса, контроллер 25 пр мого доступа к пам ти (ПДП), п тый элемент И 26, вторую группу 27трехстабильных ключей, блок 28 выходных данных и режимов отладки, приемопередатчики 29 последовательного канала ИРПС, третью и четвертую группы 30, 31 трехстабильных ключей, дешифратор 32 адреса. На шине ШУ1 показаны следующие сигналы: 33 - сигнал чтени , 34 - сигнал выбора ПЗУ 1, 35 - сигнал пам ть устройства ввода вывода, 36 - сигнал выбора блока 2,37 - сигнал записи, 38 - сигнал выбора блока 3, 3, 39 - сигнал выбора блока 4,40 - сигнал тактова  частота контроллера, последовательного интерфейса , 41 - запрос прерывани  обслуживани  режима пр мого доступа к пам ти, 42 -тактова  частота, 43 - сброс, 44 - запрос прерывани  конца обмена в режиме пр мого доступа к пам ти, 45 - запрос прерывани  по передаче в отладочную микроэвм, 46 - запрос прерывани  по приему информации от отладочной м кроЭВМ, 47 - запрос прерывани  дл  режима программировани  ППЗУ.1, 48 - сигнал выбора контроллера 25 ПДП, 49 - сигнал выбора контроллера 29 ИРПС, 50 - сигнал выбора блока 28, 51 сигнал установки триггера 16 запроса пр мого доступа, 52 - сигнал установки триггера готовности ПДП, 53 - сигнал установки триггера готовности 18. Кроме внутренней шины ШУ1 устройство отладки имеет внутренние шину данных ШД1 54 и шину адреса ША1 55, а также внешние шины адреса ША2, 56, данных ЩД2 57 и управлени  ШУ2 дл  подключени  к отлаживаемому микропроцессорному устройству. На ШУ2 показаны следующие сигналы: сигнал Чтение пам ти 58, сигнал Признак команд ввода/вывода 59, сигнал Подтверждение прерывани  60, синхросигнал Начало цикла 61, сигнал Тактова  частота 62, сигнал Готовность 62, сигла Блокировка пам ти 64, сигнал Сброс 65, сигнал Запись пам ти 66, сигнал Запрос прерывани  67; сигнал Запрос захвата 68, сигнал Подтверждение захвата 69.

На внутренней шине устройства показаны следующие сигналы: Установка по- циклового режима 70, Установка режима останова по заданному адресу 71, Установка запроса прерывани  72, Установка

сброса 73, Установка блокировки пам ти 74, Загрузка ОЗУ 75, Установка пр мого доступа к пам ти 76, Программирование ППЗУ 77, Требование захвата 78,3апись

ППЗУ 79, Запрет выдачи 80.

Св зь устройства с управл ющей мик- роЭВМ осуществл етс  в ранге интерфейса ИРПС 81.

ПЗУ 1 и микропроцессор 5 предназначе ны дл  обработки информационного потока.

содержащего команды управлени  адреса и

данных и поступающие из управл ющей

микроэвм в соответствии с заданным жимом работы, задаваемым оператором на клавиатуре терминала. В качестве микропроцессорного элемента может быть использован элемент 1821 ВМ 85. Приемопередатчик 29 последовательного

Q канала предназначен дл  св зи устройства отладки с управл ющей микроЭВМ и может быть реализован на базе 580 ВВ 51. Дешифратор микроЭВМ и может быть реализован на базе 580 В В 51. Дешифратор 32 предназ5 начен дл  выбора программно-управл емых элементов устройства.

Блок 2 со встроенным таймером и ОЗУ предназначен дл  чтени  адреса отлаживаемого устройства и фиксации прохождени 

0 отлаживаемой программы через заданный адрес с формированием управл ющего сигнала останова по данному адресу в режиме поиска-ожидани . Блок 3 предназначен дл  задани  адреса сравнени  и формировани 

5 двух управл ющих сигналов останов по командам ввода/вывода, останов по прерывани м . Блок 4 со встроенным таймерам и ОЗУ предназначен дл  чтени  данных отлаживаемого устройства, формированию слу0 жебных управл ющих сигналов и тактовой частоты блока 29. Блок 28 со встроенным таймером и ОЗУ предназначен дл  выдачи информации на ШД2, формированиюуправ- л ющих сигналов и запроса прерывани 

5 при работе в работе в режиме программировани  ППЗУ. В качестве блоков 2, 3, 4, 28 используем БИС 1821 Р.У55. Ключи 30. 31 с третьим состо нием предназначен дл  сопр жени  блока 25 с ШУ1 и ША1. Ключ 27 с

™ третьим состо нием обеспечивает подключение блока 28 к ШД2. Элемент И 25 транслирует тэктовую.частоту 42 на счетный вход таймера программировани  ПЗУ, вход щего в состав блока 28. Элементы И 6,7 схемы сравнени  8, элемент ИЛИ 14, триггер 18 готовности предназначен дл  формировани  управл ющего сигнала готовность 63 а зависимости от выбранного режима отладки . Шинные формирователи 9, 10 предназ5

начены дл  сопр жени  ШД1 и ША1 с ОЗУ 15. Мультиплексор 11 управл ет подключением ОЗУ 15 либо к ША1, ШД1. ШУ1, либо к ША2.ЩД2.ДУ2.

Контроллер 25 ПДП предназначен дл  организации обмена информацией между управл ющей микроЭВМ и отлаживаемым устройством. В качестве блока 25 используетс  БИС ПДП 580 ВТ 57. Элемент И 13 управл ет триггером готовности 1.7 контроллера ПДП 25. Регистр 24 защелкивает старший байт адреса, формируемый контроллером 25 и выдает его на ША2. Триггер 16 запроса пр мого доступа запускает контроллер 25 в режимах обмена по пр мому доступу к пам ти. Ключ 23 с третьим состо нием выставл ет на ШУ2 младший байт адреса. Триггеры 19, 20, 21, 22 предназначены дл  формировани  сигналов управлени  сброс, блокировка пам ти, запрос прерывани , запрос отлаживаемой микро- ЭВМ. В качестве триггеров могут быть использованы D-триггеры.

Устройство в процессе отладки программ обеспечивает следующие режимы работы:

отладка 8-разр дных микропроцессорных устройств; .

отладка 16-разр дных микропроцессорных устройств;

обмен информацией между управл ющей микроЭВМ и отлаживаемым устройством в режиме ПДП;

работа с отладочным ОЗУ;

программирование ПЗУ микропроцессорных устройств;

сброс отлаживаемых микроЭВМ и их запуск;

пошаговое выполнение программ;

останов программы по заданному адресу и количеству циклов;

останов по прерыванию, возникающему в отлаживаемом микропроцессорном устройстве;

останов по командам ВВОД или ВЫВОД;

блокировка пам ти отлаживаемого микропроцессорного устройства;

прерывание отлаживаемого микропроцессорного устройстаа, задаваемое через устройство отладки.

Режимы работы задаютс  программно отладочной микроЭВМ через блоки 4 и 28. Работа устройства начинаетс  с его начальной установки посредством сигнала СБРОС 65 шины ШУ2, подаваемого из отладочной микроЭВМ.

5

0

Этап выбора и назначени  устройств осуществл етс  пользователем, который программно определ ет на каком из п системных рангов ИРПС будет осуществл тьс 

сопр жение управл ющей микроЭВМ с устройством отладки (фиг.1). Этап загрузки отлаживаемых программ в пам ть микропроцессорных устройств производитс  посредством управл ющей программы

отладочной микроЭВМ. В данном случае устройство отладки по рангу ИРПС приемопередатчиком 29 последовательного канала принимает команду управлени , формат которой определ ет режим работы, а также начальный и конечный адрес загружаемой зоны пам ти отлаживаемого устройства. По заполнению выходного буфера, приемопередатчик 29 вырабатывает сигнал готовность приема R X RDY, который  вл етс  сигналом запроса прерывани  46 микро- процессора 5. Микропроцессор 5 переходит на подпрограмму обработки запроса 46, считывает входной регистр приемопередат5 чика 29 и в соответствии с информацией команды управлени  осуществл ет настройку программно-управл емых блоков 4, 28 и контроллера 25 ПДП. Одновременно . процессор 5 устанавливает в единичное соо сто ние сигнал установка пр мого доступа к пам ти 76, разблокиру  тем самым триггер 16 ПДП. По завершению процесса настройки устройства отладки на режим загрузки, по каналу ИРПС передаютс  дан5 ные, которые необходимо загрузить в ОЗУ отлаживаемого устройства. Когда байт данных прин т приемопередатчиком 29, формируетс  запрос прерывани  46, микропроцессор 5 переходит на подпрог0 рамму обработки информации, считывает в аккумул тор содержимое приемопередатчика 29 и посылает байт данных в порт А блока 28, где он защелкиваетс . Затем по команде ВЫВОД микропроцессора 5 фор5 мируетс  управл ющий сигнал 51 установ- китриггера 16 ПДП, который своим выходом переводит вход запроса пр мого доступа контроллера ПДП 25 в активное состо ние. В ответ на поступление запроса пр мого

0 доступа DRQ контроллер 25 ПДП формирует сигнал HOLD запрос-захвата, который подаетс  на Д-вход 22 и тактируетс  частотой 62. Триггер 22 переходит в другое устойчивое состо ние и формирует на ШУ 2 сигнал

° запрос захвата 68. Микропроцессор отлаживаемого устройства переходит в третье . состо ние и отвечает сигналом подтверждение захвата 69, поступающим на соответствующий вход контроллера ПДП 25 и

перевод щим в третье состо ние ключи 30 и 31, через .Которые проход т сигналы записи 37, чтени  33 и младший байт адреса 55 от микропроцессора 5 при настройке контроллера на требуемый режим работы. Одновременно сигнал подтверждение захвата 69 открывает ключ 27, и выходные данные, записанные в порт А блока 28 поступают на ЩД2, а контроллер 25 ПДП формирует сигнал строб адреса AS по переднему фронту которого в регистр 24 адреса записываетс  старший байт адреса и разрешение адреса AEN, который открываетс  регистр 24 и элемент 23. Таким образом , на ША 2 будет установлен адрес загружаемого ОЗУ. Кроме этого передним фронтом строба адреса AS опрокидываетс  триггер 16 и активный уровень сигнала запроса доступа DRQ снимаетс  с соответствующего входа контроллера 25. Затем в соответствии с алгоритмом функционировани  контроллер 25 при выставленных адресах и данных на LUA2 и ШД2 формирует сигнал Запись пам ти 66 на ШУ2. Таким образом происходит единичный цикл данных в ОЗУ отлаживаемого устройства. Контроллер 25 ждет прихода следующего байта данных по каналу ИРПС 81, когда оп ть будет выработан запрос прерывани  46 и микропроцессор 5 взведет триггер 16. Использование триггера 16 позвол ет синхронизировать по времени относительно медленный по времени обмен по ИРПС и быстродействующий режим ПДП. Скорость обмена управл ющей микроЭВМ и отлаживаемого устройства1 будет определ тьс  параметрами канала ИРПС 81. Временна  диаграмма функционировани  в режиме записи информации в пам ть отлаживаемого устройства представлена на фиг.З.

Передача информации из пам ти отлаживаемого устройства в ведущую микро- ЭВМ осуществл етс  под действием управл ющей программы. При этом устройство отладки по каналу ИРПС приемопередатчиком 29 принимает команду управлени , формат которой определ ет режим работы, а также начальный и конечный адрес пам ти отлаживаемого устройства.

По Приему приемопередатчиком 29 команды управлени  формируетс  запрос прерывани  46. Микропроцессор 5 переходит на подпрограмму обработки запроса прерывани  46, считывает входной регистр приемопередатчика 29 и в соответствии с содержимым команды управлени  осуществл ет настройку блоков 4,28 и контроллера 25 ПДП на режим чтени  пам ти, причем

порт А блока 4 настраиваетс  на режим стробируемого чтени , когда входна - информаци  защелкиваетс  во входном буфере по переднему фронту сигнала чтени 

пам ти 58. Кроме того, микропроцессор 5 устанавливает в единичное состо ние сигнал установка пр мого доступа в пам ти 76 и сигнал запрет выдачи 80, который в состо нии захвата ША2, ШД2. и ШУ2 блокирует передачу содержимого блока 28 через ключ 27. Затем микропроцессор 5 по команде ВЫВОД настраивает приемопередатчик 29 на режим передачи, при этом формируетс  сигнал готовности передачи Т X RDY, который  вл етс  запросом прерывани  45. При его по влении происходит переход на соответствующую подпрограмму, в кото- рой по команде ВЫВОД формируетс  управл ющий сигнал 51 установки триггера 16 запроса ПДП. Триггер 16 своим выходом переводит в активное состо ние вход DRQ запроса пр мого доступа контроллера 25 ПДП. Затем контроллер 25 ДПД формирует

сигнал ЗАПРОС захвата HOLD, который подаетс  на D вход триггера 22 захвата и тактируетс  частотой 62. Триггер 22 переходит в другое устойчивое состо ние информирует на ШУ2 сигнал запрос захвата 68.

Микропроцессор 5 отлаживаемого устройства переходит в третье состо ние и отвечает сигналом подтверждение захвата 69, поступающим на контроллер 25 ПДП и перевод щим в третье состо ние ключи 30 и

31. через которые поступают управл ющие сигналы 37,33 и младший байт адреса 55 от микропроцессора при настройке контроллера 25 ПДП на данный режим работы. В соответствии с алгоритмом функционировани  контроллер 25 ПДП формирует сигнал AS строб адреса, по переднему фронту которого в блок 4 записываетс  старший байт адреса и AEN разрешение адреса, которым открываетс  регистр 24 и элемент 23. Таким

образом на ША2 будет установлен адрес считываемого ОЗУ. Затем контроллер 25 устанавливает сигнал чтение пам ти 58 на ШУ2 и его задним фронтом в блок 4 защелкиваютс  данные с ШД2. Блок 4 выставл ет

запрос прерывани  41, по которому микропроцессор считывает соответствующий порт, выполн   команду ВВОД, и по команде ВЫВОД байт данных записывает в приемопередатчик 29 и принимает от него

сигнал готовность передачи Т X RDY, который  вл етс  запросом прерывани  45, по которому начинаетс  очередной цикл чтени  пам ти отлаживаемого устройства. Конец обмена, характеризуемый обращением

к последнему адресу пам ти отлаживаемого устройства, сопровождаетс  формированием соответствующего сигнала ТС, который подаетс  на один из входов 44 запроса прерывани . Поэтому запросу44 микропроцессор 5 выходит из программы обмена по каналу пр мого доступа. Временна  диаграмма функционировани  в режиме чтени  информации из пам ти отлаживаемого устройства представлена на фиг.4.

Следующий после загрузки этап прогона программы осуществл етс  либо в непрерывном режиме, либо по шагам. Пользователь с клавиатуры видеотерминала набирает соответствующую отладочную директиву, котора  представл етс  определенной командой управлени , передаваемой в устройство отладки по каналу ИРПС 81 и обрабатываетс  микропроцессором 5 . Требуемый режим работы определ етс  состо нием порта С блока 4, запись информации в который производитс  по сигналу 37. В этом случае внутренний управл ющий сигнал 74, поступающий на Д-вход триггера 19 блокировки пам ти и сигнала 73, поступающий на Д-вход триггера 20 сброса обеспечивают сигналы блокировка пам ти 64 и сброс 65 уровн  лог.О, В случае непрерывного режима работы в порте С блока 4 устанавливаютс  в состо ние лог. О сигналы 70, 71 и два разр да порта С блока 3, поступающие на элементы И6 и И7, в результате чего с выхода элемента ИЛИ 14 на Д-вход триггера готовности поступает лог. О и формируетс  единичный сигнал ШУ2 -63 готовность.

При работе в режиме выполнени  отлаживаемой программы по шагам устанавливаетс  в единичное состо ние сигнал 70, который через элемент ИЛИ 14 поступает на Д-вход триггера 18. На С-вход поступает сигнал 61 - начало цикла. В результате формируетс  нулевой сигнал готовность 63. После чего отлаживаемое устройство переходит в состо ние ожидани , на ШД2 и ША2 будут находитьс  текущие значени  данных и адресов. Микропроцессор 5 по команде ВВОД считывает блок 2 адреса и порты А и В блока данных 4, а затем через приемопередатчик 29 передает их содержимое в управл ющую микроЭВМ. Прогон отлаживаемой программы на шаг осуществл етс  установкой триггера 18 готовности в единичное состо ние путем подачи управл ющего сигнала 53 на Р вход.

Функционирование устройства в режиме прогона рабочих программ с признаком останова определ етс  установкой в еди

ничное состо ние сигналов 71 - задание режима останов по адресу, задание режима останов по прерывани м (поступает с порта 6 блока 2 на элемент 6), задание ре- жима останов по командам ВВОД и ВЫВОД (поступает с порта С блока 2 на элемент 7).

При отладке рабочих программ с остановом по командам ВВОД и ВЫВОД устанавливетс  в единичное состо ние бит порта С блока 2, поступающий на первый вход элемента И 7. На второй входэлемен-о та И 7 поступает сигнал ШУ2 59, признак команд ВВОДА/ВЫВОДА. Выход элемента

«у| ч соединен с одним из четырех входов элемента ИЛИ 14, на выходе которого будет установлен уровень лог. 1 при наличии в отлаживаемой программе команд ВВОДА и ВЫВОДА. В этом случае на Д-вход триггера готовности 18 поступает лог. Г и по приходу управл ющего сигнала ШУ2 61 начало команды на С-вход триггера 18 будет сформирован сигнал готовность 63 с уровнем лог. О. Отлаживаемое устройство переходит в состо ние ожидани . На ША2 будет установлен адрес устройства ввода/вывода , на ШД2 считываемые или запи- сываемые во внешнее устройство данные, в

зависимости от того, как выполн етс  команда ВВОД или ВЫВОД.

Затем микропроцессор 5 по команде ВВОД считывает ШД2 и ША2 соответственно через блоки 2, 4 и через приемопередатчик 29 передает их в управл ющую микроЭВМ. Пуск программы после останова осуществл етс  переустановкой триггера 18 готовности управл ющим сигналом 53. При отладке рабочих программ в режиме останов по прерывани м устанавливаетс  в единичное состо ние бит порта С регистра, поступающий на первый вход элемента И 6. На второй вход этого элемента поступает сигнал ШУ2 60 подтверждение

прерывани . Выход элемента И 6 соединен с одним из четырех входов элемента ИЛИ 14, на выходе которого будет установлен уровень лог. 1 при наличии в отлаживаемой программе подтверждени 

прерывани . В этом случае на Д-вход триггера готовности 18 поступает лог. 1й и по приходу управл ющего сигнала ШУ2 61 начало команды на С-вход триггера будет сформирован сигнал 63 готовность с уровнем лог. О. Отлаживаемое устройство переходит в состо ни-э ожидани . На ША2 будет находитьс  адрес возврата в отлаживаемую программу по завершению обработки прерываний, на ШД2 - код команды

RESTART, определ ющий вектор прерываний . Считывание шин ШД2 и ША2 производитс  так же, как ив цикле ВВОД и ВЫВОД.

При отладке рабочих программ в режи- ме останов по адресу микропроцессорное устройство переходит в состо ние ожидани , когда отлаживаема  программа проходит через заданный дрес останова требуемое количество циклов, Дл  этой це- ли по каналу ИРПС 81 микропроцессор 5 принимает информацию, содержащую тип режима отладки (в данном случае останов по адресу, адрес останова и количество цик- лов). Затем по команде ВВОД осуществл - етс  запись в блок 3 адреса останова, а его встроенный таймер настраиваетс  на требуемое количество циклов прохождени  заданного адреса. Запуск режима осуществл етс  установкой в единичное состо ние управл ющего сигнала 71 установка режима останова по заданному адресу блока 4. В этом случае открываетс  схема сравнени  8, котора  осуществл ет сравне- ние адреса останова, записанного в блок 3, с текущим значением ША2. В случае совпадени  адресов схема 8 вырабатывает сигнал равенства. Выход элемента 8 соединен со счетным входом вычитани  таймера блока 2, Когда значение таймера станет нулевым, т.е. программа пройдет заданное количество цикло, формируетс  сигнал переноса, ко- торый поступает на один из входов элемента ИЛИ 14, а выход элемента ИЛИ 14 св зан с Д-входом триггера готовности 18. Таким образом, на Д-входе триггера 18 по витс  логическа  единица при условии нулевого значени  таймера блока 2. Триггер готовности 18 сформирует сигнал готов- ность 63 по переднему фронту сигнала 61 начала команды, идущего на С-вход. Процессор отлаживаемого устройства перейдет в состо ние ожидани . На ША2 будет находитьс  адрес останова, на ШД2 соответст- вующие этому адресу данные. Считывание шин микроЭВМ производитс  так же, как и в предыдущих режимах работы с остановом.

Помимо формировани  сигнала готовность устройство может формировать сиг- нал 65 сброс, поступающий на отлаживаемую микроЭВМ. Дл  этого служит триггер 20. На Д-вход поступает управл ющий сигнал 73, который устанавливаетс  в состо ние логической единицы через соответствующий разр д порта М блока 4. На С-вход триггера 20 принимаетс  тактова  частота 62. Снимаетс  сброс подачей на Д-вход триггера 20 нулевого сигнала 73 по переднему фронту тактовой частоты 62.

Применение триггера в схеме формировани  сброса необходимо дл  того, чтобы асинхронный сигнал, сформированный в порте С блока 4 был переведен к временной диаграмме работы отглаживаемой микро- ЭВМ. Дл  этой же цели синхронизации управл ющих сигналов 72, 76, 74 используютс  триггер 21 запроса прерывани , триггер запроса 22 захвата и триггер 19 блокировки пам ти.

Помимо выше перечисленных, устройство отладки программ обеспечивает режим работы с отладочным ОЗУ 15, необходимость введени  которого обусловлена следующими причинами.

Отладка программного обеспечени  микропроцессорных устройств включает в себ  прогон программ в реальном масштабе времени и их корректировку по результатам выполнени  команд пам ти. Так как отлаживаемые устройства имеют в своем составе ПЗУ, то естественно вести отладку программ в области адресов ПЗУ не представл етс  возможным. Дл  обеспечени  работы в требуемой зоне адресов в устройстве имеетс  отладочное ОЗУ, в которое загружаетс  рабоча  программа из управл ющей микроЭВМ по каналу ИРПС 81, а затем это ОЗУ 15 переключаетс  на шины адреса, данных и управлени  микропроцессорного устройства и подаетс  сигнал блокировка пам ти 64. который отключает ПЗУ, место которой зан лоотла- дочное ОЗУ 15. При работе в режиме загрузки отладочного ОЗУ 15 микропроцессор 5 по каналу ИРПС 81 принимает команду управлени , содержащую тип режима работы и декодирует ее. Затем в соответствий с заданным режимом по команде ввод устанавливаетс  в единичное состо ние управл ющий сигнал 78 требование захвата путем обращени  к соответствующему биту порта С блока 28. Сигнал 78, поступает на S вход триггера запроса захвата 22, устанавливает в единичное состо ние сигнал 68 за- прос захвата , в результате чего микропроцессор отлаживаемого устройства переходит в состо ние захвата и отключаетс  от ША2 и ШД2, которые св заны с соответствующими входами отладочного ОЗУ 15. Следующей командой ВВОД устанавливаетс  в единичное состо ние управл ющий сигнал 75 загрузка ОЗУ, который открывает шинные формирователи данных 9 и адресов 10, подключа  таким образом ОЗУ 15 к внутренним шинам данных ШД1 и

адресов ША1. Этим же сигналом 75 мультиплексор 11 подключает к ОЗУ 15 старшие адреса ША1 и сигнал запись 37. Таким образом ОЗУ 15 подключаетс  к внутренним шинам ШД1, ША1 и ШУ1. Затем по каналу ИРПС 81 на приемопередатчик 29 поступает массив данных, которые необходимо загрузить в ОЗУ 15. Микропроцессор 5 по запросу прерывани  46 принимает поступающую информацию и формирует цикл записи ее в ОЗУ 15. Дл  того, чтобы в это врем  не произошло обращение к ОЗУ блоков , 2, 3, 4, 28 адресные пол  и ОЗУ 15 должны быть разнесены, По завершению обмена сигнал загрузка ОЗУ 75 снова устанавливаетс  в состо ние в состо ние логического нул , шинные формирователи 9, 10, переход т в третье состо ние и как следствие ША1 и ШД1 отключаютс  от ОЗУ 15, а мультиплексор 11 переключаетс  на ША2 и ШУ2. Таким образом отладочное ОЗУ будет подключено к микропроцессорному устройству . Дл  того, чтобы пользователь мог работать в данном режиме необходимо установить единичный сигнал 74 блокировка пам ти и нулевой сигнал запрос захвата 78 по команде ВЫВОД с обращением к порту С блока 28. В этом случае блокируетс  ПЗУ микропроцессорного устройства и микропроцессор отлаживаемого устройства выходит из захвата, а вместо ПЗУ подключаетс  ОЗУ 15.

Следующий этап после загрузки рабочих программ в пам ть отлаживаемого устройства , их прогона и корректировки заключаетс  в программировании ПЗУ с ультрафиолетовым стиранием. В этом случае устройство отладки по рангу ИРПС приемопередатчиком 29 последовательного канала принимает команду управлени , формат которой определ ет режим работы, а также начальный и конечный адрес программируемого ПЗУ и вырабатывает запрос прерывани  46, поступающий на соответствующий вход микропроцессора 5. Микропроцессор 5 переходит на подпрограмму обработки прерываний и в соответствии с кодом команды управлени  осуществл ет настройку программных блоков 4,328 и контроллера 25 ПДП. Затем производитс  настройка встроенного таймера блока 28 на временную задержку 50 мсек, необходимую выдержать дл  соблюдени  временной диаграммы программировани  ПЗУ с УФ стиранием .

После передачи по ИРПС команды управлени  и настройки устройства на режим программировани  осуществл етс  пере

сылка массива данных из управл ющей мик- роЭВМ в ОЗУ блоков 4, 28. Затем микропроцессор , загрузив последний байт информации в п.ам ть, по команде ВЫВОД защелкивает первый байт в порт А блока 28 и устанавливает в состо ние логического нул  управл ющий сигнал 76 установка пр мого доступа к пам ти, блокиру  тем самым С вход триггера 16 запроса ПДП.

Следующей командой ВЫВОД формируетс  управл ющий сигнал 51, поступающий на S-вход триггера 16, который переводит вход запроса пр мого доступа DRQ контроллера 26 в активное состо ние. В ответ на поступление апроса пр мого доступа контроллер 25 формирует сигнал запрос захвата HOLD, который подаетс  на D-вход триггера 22 и тактируетс  частотой 62. Триггер 22 формирует на ШУ2 единичный сигнал 68 Запрос захвата. Микропроцессор отлаживаемого устройства отключаетс  от ШД2, ДА2, ШУ2 и отвечает сигналом подтзерждение захвата 69, поступающим на соответствующий

вход контроллера ПДП 25 и перевод щим в третье состо ние элементы 30,31, через которые проход т сигналы записи 37, чтение 33 и младший байт адреса 55 от микропро- цессора 5 при настройке контроллера на

требуемый режим работы.

Одновременно сигнал 69 подтверждение захвата открывает элемент 27 и байт данных, записанный в порте А блока 28 поступает на ШД2, а контроллер ПДП формиРУет сигналы AS строб адреса, по переднему фронту которого в регистр адреса 24 записываетс  старший байт адреса и сигнал AEN разрешение адреса, которым открываетс  регистр 24 и элементы 23. Таким образом на ША2 будет установлен адрес программируемого ПЗУ.

Затем в соответствии с алгоритмом функционировани  контроллер при выставленных адресах и данных на ША2 и ШД2

формирует сигнал 66, запись пам ти на ШУ2. Передний фронт строба адреса AS через элемент И 13 при единичном сигнале 77 программирование ППЗУ поступает на С-вход триггера 17 готовности контроллера

25 ПДП, последний, в свою очередь, выходом нулевого уровн  переводит в состо ние ожидани  контроллер 25, в результате чего на ША2, ШД2 будут удерживатьс  адрес и данные программировани , а на ШУ2 сигнал 66 запись пам ти. Одновременно выходной сигнал триггера 17 открывает элемент И26 и тактова  частота 37 поступает на счетный вход таймера блока 28, настроенного на 50 мсек. Дл  соблюдени 

временной диаграммы программировани  БИС ППЗУ с УФ стиранием микропроцессор через врем  не менее 4 мксек после выдачи управл ющего сигнала 51 по команде ВЫВОД установкой определенного бита порта С регистра 28 формируетс  сигнал 79 запись ППЗУ.

По истечении 50 мсек, необходимых дл 

программировани  ППЗУ, таймер регистра выдает одиночный импульс 47, который по- ступает на один из входов запросов прерывани  микропроцессора 5. Последний переходит на подпрограмму обработки прерывани , снимает управл ющий сигнал 79, а сигналом 52 установка триггера готовно- С.ТИ ППД через триггеры 16, 17 выводит контроллер из цикла ожидани  с завершением захвата шин ША2 и ШД2. Программирование следующей  чейки пам ти осуществл етс  по тому же алгоритму с записью очередного байта информации в порт А блока 28. Временна  диаграмма данного отладочного режима представлена на фиг.5.

Работа с восьмиразр дными или шест- надцатиразр дными микропроцессорными устройствами определ етс  пользователем перед началом отладки. В этом случае задаетс  конфигураци  программно-доступных портов блоков 2, 3, 4, 28. Дл  отладки вось- миразр дных процессоров испоьзуютс  порты А, В блоков 2,3, порты А блоков 4,28. Дл  отладки шестнадцатиразр дных процессоров используютс  все порты в соответствии с фиг. 1.

В качестве отладочной микроЭВМ могут использоватьс  отечественные микро- ЭВМ ИСКРА 1030, С-1840, ЕС-1810 и другие совместно с сервисным периферийным оборудованием. Стандартное програм- мное обеспечение указанных микроЭВМ дл  работы с предлагаемыми п устройствами расширено дополнительным интерпретатором командной строки и программным монитором.

Интерпретатор командной строки анализирует консольный ввод (с клавиатуры видеотерминала ) и в зависимости от введенной информации передает управление на загрузчик операционной системы или загрузчки программного монитора.

При переходе в режим отладки программного обеспечени  используетс  программный монитор, который позвол ет работаь как с программой в отлаживаемых микроЭВМ, так и в самой отладочной микроЭВМ .

Процедуры выполнени  деректив программного монитора по каналу ИРПС поступают в устройство отладки, где анализируютс  и обрабатываютс , обеспечива  вводи вывод информации на УВВ, работу с пам тью и регистрами ввода-вывода и управлени  ходом выполнени  программ отлаживаемых микроЭВМ.

Программный монитор дает возможность пользователю работать по следующим дерективам: заполнение области пам ти константой, сравнение двух массивов пам ти, перемещение массива пам ти, подсчет контрольной суммы области пам ти , замена содержимого пам ти, вывод на устройство отображени  содержимого области пам ти, запуск и останов микропроцессора по заданному адресу, трассировка программы, редактирование регистров общего назначени , чтение пам ти с ВЫВОДОМ ее содержимого в управл ющую микроЭВМ, запись в пам ть отглаживаемого устройства информации из управл ющей микроЭВМ, установка номера отлаживаемой микроЭВМ.

Предлагаемое устройство совместно с отладочной микроЭВМ позвол ет осуществить полный цикл разработки программного обеспечени : составлени , исправлени  программ, отладки их на микроЭВМ и мик- ро-процессорных устройствах. Помимо ска- занного устройство . обладает программно-аппаратной гибкостью. Так, за счет ввода нескольких устройств обеспечиваетс  многопрограммна  отладка микропроцессорных систем, что повышает производительность процесса отладки программ .

С учетом указанных возможностей, предложенное устройство позвол ет осуществить полный процесс разработки программного обеспечени , а также контроль и диагностику микропроцессорных устройств .

Claims (1)

1. Формула изобретен и  

   Устройство дл  отладки программ микроЭВМ , содержащее блок задани  адреса, блок входных данных и режимов отладки, дешифратор адреса, блок адреса останова и режимов отладки, блок выходных данных и режимов отладки, схему сравнени , первый и второй элементы И, элемент ИЛИ, триггеры готовности, блокировки пам ти, запроса прерывани , сброса и запроса захвата, причем первый адресный вход блока задани  адреса соединен с первым младшим байтом адресной шины отлаживаемой микроЭВМ, второй адресный вход блока задани  адреса

   соединен с вторым байтом адресной шины отлаживаемой микроЭВМ, третий адресный вход блока задани  адреса соединен со старшими разр дами адресной шины отлаживаемой микроЭВМ, четвертый адресный вход блока задани  адреса и первые адресные входы блока входных данных и режимов отладки, блока адреса останова и режимов отладки, дешифратора адреса и блока выходных данных и режимов отладки соединены с внутренней адресной шиной управл ющей микроЭВМ, п тый и шестой входы блока задани  адреса, второй и третий входы блока входных данных и режимов отладки  вл ютс  входами устройства дл  подключени  к выходам записи и чтени  шины управлени  управл ющей микро- ЭВМ, вторые входы блока адреса останова и блока выходных данных и режимов отладки  вл ютс  входами устройства дл  подключени  к выходу записи шины управлени  управл ющей микроЭВМ, пер- вый-четвертый выходы дешифратора адреса соединены соответственно с седьмым входом выборки блока задани  адреса, третьим входом выборки блока адреса останова и режимов отладки, третьим входом выборки блока выходных данных и режимов отладки , четвертым входом выборки блока входных данных и режимов отладки, восьмой вход-выход блока задани  адреса, п тый вход-выход блока входых данных и режимов отладки, четвертые входы блока адреса останова и режимов отладки, а также блока выходных данных и режимов отладки  вл ютс  входами-выходами устройства дл  подключени  к шине данных управл ющей микроЭВМ, первый, второй и третий выходы блока адреса останова и режимов отладки образуют выход адреса останова дл  режима Останов по адресу, который соединен с первым входом схемы сравнени , второй вход схемы сравнени   вл етс  входом устройства и подключен к адресной шине отлаживаемой микроЭВМ, выход схемы сравнени  соединен с входом таймера блока задани  адреса, работающем в вычитающем режиме, выход которого соединен с первым входом элемента ИЛИ, шестой вход блока входных данных и режимов отладки  вл етс  входом младшего байта данных соответствующей шины отлаживаемого устройства , седьмой вход блока входных данных и режимов отладки  вл етс  входом старшего байта данных одноименной шины отлаживаемой микроЭВМ, четвертый, выход блока адреса останова и режимов отладки задает отладочный режим Останов по прерывани м и соединен с первым входом5

   первого элемента И. п тый выход блока адреса останова и режимов отладки задает отладочный режим Останов по командам ввод и вывод и соединен с первым входом 5 второго элемента И, первый выход блока входных данных и режимов отладки определ ет пошаговый отладочный режим и соединен с вторым входом элемента ИЛИ, второй выход блока входных данных и режимов отладки задает режим Останов по адресу и соединен с третьим разрешающим входом схемы сравнени , третий выход блока входных данных и режимов отладки задает управл ющий сигнал Запрос прерывани  и соединен с информационным входом триггера запроса прерывани , четвертый выход блока блока входных данных и режимов отладки задает управл ющий сигнал

   П Сброс и соединен с информационным входом триггера сброса, п тый выход блока входных данных и режимов отладки задает управл ющий сигнал Блокировки пам ти и соединен с информационным

   5 входом триггера блокировки пам ти, выходы триггеров блокировки пам ти, запроса прерывани , сброса и запроса захвата  вл ютс  выходами устройства дл  подключени  к входам

   Q одноименных сигналов шины управлени  отлаживаемой микроЭВМ, входы синхронизации триггеров блокировки пам ти, запроса прерывани , сброса и запроса захвата соединены с входом устройства, со5 единенным с выходом тактовой частоты шины управлени  отлаживаемой микроЭВМ, второй вход первого элемента И  вл етс  входом устройства дл  подключени  к выходу подтверждени  прерывани  шины уп0 равлени  отлаживаемой микроЭВМ, выход первого элемента И соединен с третьим входом элемента ИЛИ, второй вход второго элемента И  вл етс  входом устройства дл  подключени  к выходу признака команд

   5 ввод-вывода шины управлени  отлаживаемой микроЭВМ, выход второго элемента И соединен с четвертым входом элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом триггера готовно0 сти. тактовый вход триггера готовности  вл етс  входом устройства дл  подключени  к выходу сигнала Начало цикла шины управлени  отлаживаемой микроЭВМ, выход триггера готовности  вл етс  выходом

   5 устройства дл  подключени  к входу сигнала Готовность шины управлени  отлаживаемой микроЭВМ, дев тый вход блока задани  адреса, п тый вход блока адреса останова и режимов отладки, восьмой вход блока входных данных и режимов отладки и

   п тый вход блока выходных данных и режимов отладки соединены с входом устройства дл  подключени  к выходу управл ющего сигнала Пам ть устройства ввода-вывода управл ющей микроЭВМ, отличающее с   тем, что, с целью повышени  производительности при отладке программ и расширени  функциональных возможностей за счет возможности отладки восьми- и шестнадцатиразр дных процессоров, в устройство введены шинный формирователь данных, шинный формирователь адреса, адресный мультиплексор, отладочный блок пам ти, третий элемент И, триггер запроса пр мого доступа, четвертый элемент И, триггера готовности контроллера пр мого доступа к пам ти, регистр-защелка старшего байта адреса, перва -четверта  группы трехстабильных ключей, контроллер пр мого доступа к пам ти, п тый элемент И, причем первые входы шинного формировател  данных и регистра-защелки старшего байта адреса, а также первый вход-выход контроллера пр мого доступа к пам ти соединены входом-выходом устройства дл  подключени  к внутренней шине данных управл ющей микроЭВМ, выход таймера блока выходных данных и режимов отладки  вл етс  выходом устройства дл  подключени  к входу первого запроса прерывани  внутренней шины управлени  управл ющей микроЭВМ, первые входы шинного формировател  адреса, адресного мультиплексора и четвертой группы трехстабильных ключей соединены с адресной шиной управл ющей микроЭВМ, первый вход третьей группы трехстабильных ключей и второй вход адресного мультиплексора соединены с входом устройства дл  подключени  к выходу записи шины управлени  управл ющей микроЭВМ, второй вход третьей группы трехстабильных ключей  вл етс  входом устройства дл  подключени  к выходу чтени  шины управлени  управл ющей микроЭВМ, тактовый вход контроллера пр мого доступа к пам ти и первый вход п того элемента И соединены с входом устройства дл  подключени  к выходу та кто вой частоты шины управлени  управл ющей микроЭВМ, п тый-восьмой выходы дешифратора адреса соответственно соединены с входами выборки контроллера пр мого доступа , с первыми установочными входами триггера запроса пр мого доступа к пам ти и триггера готовности контроллера пр мого доступа к пам ти, с вторым установочным входом триггера запроса пр мого доступа к пам ти и установочным входом триггера готовности , первый выход блока блока выход- ных данных и режимов отладки.

   определ ющий режим загрузки ОЗУ, соединен с вторыми входами шинных формиров- телей данных, адреса и с третьим входом адресного мультиплексора, второй выход

   блока выходных данных и режимов отладки, определ ющий режим установки пр мого доступа к пам ти, соединен с первым входом третьего элемента И, третий выход блока выходных данных и режимов отладки,

   0 режима Программирование ППЗУ соединен с первым входом четвертого элемента И, четвертый выход блока выходных данных и режимов отладки соединен с установочным входом триггера запроса захвата, п 5 тый выход блока выходных донных и режимов отладки  вл етс  выходом устройства дл  подключени  к входу записи ППЗУ внешней шины управлени  отлаживаемой микроЭВМ, шестой выход запрета выдачи

   0 блока выходных данных и режимов отладки соединен с первым входом второй группы трехстабильных ключей, выход шинного формировател  адреса, первый и второй выходы адресного мультиплексора, первый

   5 вход отладочного блока пам ти соединены с внешней шиной адреса отлаживаемой микроЭВМ, выход шинного формировател  данных соединен с вторым входом отладочного блока пам ти и внешней шиной данных

   0 отлаживаемой микроЭВМ, четвертый вход адресного мультиплексора соединен с шестым выходом блока входных данных и режимов отладки и соединен с входом устройства дл  подключени  к выходу чте5 ни  внешней шины управлени  отлаживаемой микроЭВМ, п тый вход адресного мультиплексора соединен с внешней шиной адреса отливаемой микроЭВМ, третий и четвертый выходы адресного мультиплексо0 ра соединены с третьим и четвертым входами отладочного блока пам ти, выход строба адреса контроллера пр мого доступа к пам ти соединен с вторым входом регистра защелки старшего байта адреса и вторыми

   5 входами третьего и четвертого элемента И, выход разрешени  адреса контроллера пр мого доступа к пам ти соединен с первым входом первой группы трехстабильных ключей и третьим входом регистра-защелки

   0 старшего байта, выход запроса захвата контроллера пр мого доступа к пам ти соединен с информационным входом триггера запроса захвата, вход подтверждени  захвата контроллера пр мого доступа к па5 м ти, вторые входы второй и четвертой группы трехстабильных ключей, третий вход третьей группы трехстабильных ключей соединены с входом устройства дл  подключени  к выходу подтверждени  захвата внешней шины управлени  отлаживземой микроЭВМ, вход контроллера пр мого доступа пам ти записи пам ти соединен с первым выходом третьей группы трехстабильных ключей и входом устройства дл  подключени  к одноименному выходу внешней шины управлени  отлаживаемой микроЭВМ, вход контроллера пр мого доступа к пам ти чтени  соединен с вторым выходом третьей группы трехстабильных ключей и входом устройства дл  подключени  к одноименному выходу внешней шины управлени  отлаживаемой микроЭВМ, выход триггера готовности контроллера пр мого доступа к пам ти соединен с входом готовности контроллера пр мого доступа к пам ти и вторым входом п того элемента И, выход которого соединен со счетным входом таймера блока выходных данных и режимов отладки, седьмой и восьмой выходы блока выходных данных и режимов отладки образуют выход шестнадцатиразр дного информационного слова, который соединен с третьим входом второй группы трехстабильных ключей, четвёртый и п тый входы второй группы трехстабильных ключей  вл ютс  входами устройства дл  подключени  к выходам блокировки пам ти и подтверждени  прерывани  внешней шины управлени  отлаживаемой микроЭВМ, выход второй группы трехстабильных ключей  вл етс  выходом устройства дл  подключени  к входу внешней шины данных отлаживаемой микроЭВМ. выход третьего элемента И соединен с тактовым входом триггера запроса пр мого доступа к пам ти, выход четвертого

   элемента И соединен с тактовым входом триггера готовности контроллера пр мого доступа к пам ти, выходы первой группы трехстабильных ключей и регистра защелки старшего байта адреса  вл ютс  выходами

   устройства дл  подключени  к входам внешней шины адреса отлаживаемой микроЭВМ, выход четвертой группы трехстабильных ключей соединен с адресным входом контроллера пр мого доступа к пам ти и вторым

   входом первой группы трехстабильных ключей, выход триггера запроса пр мого доступа соединен с входом запроса контроллера пр мого доступа к пам ти, выход конца счета которого  вл етс  выходом устройства дл  подключени  к входу второго запроса прерывани  внутренней шины управлени  управл ющей микроЭВМ, седьмой выход блока входных данных и режимов отладки  вл етс  выходом устройства дл  подключени  к входу третьего запроса прерывани  внутренней шины управлени  управл ющей микроЭВМ, восьмой выход и дев тый вход блока входных данных и режимов отладки, дев тый и дес тый выходы дешифратора адреса соединены с выходами устройства дл  подключени  к внутренней шине управлени  управл ющей микроЭВМ.

   Фиг.1

   w: T&SStiSSS™1

   --/---

   Чтение первого faufrtef

   Фиг. 4

   Чтение Второго байта

   5 3

   г

   SI