JPH02156334A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02156334A JPH02156334A JP63311146A JP31114688A JPH02156334A JP H02156334 A JPH02156334 A JP H02156334A JP 63311146 A JP63311146 A JP 63311146A JP 31114688 A JP31114688 A JP 31114688A JP H02156334 A JPH02156334 A JP H02156334A
- Authority
- JP
- Japan
- Prior art keywords
- mode
- register
- signal
- interrupt
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000005070 sampling Methods 0.000 claims abstract description 10
- 230000010365 information processing Effects 0.000 claims description 21
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30174—Runtime instruction translation, e.g. macros for non-native instruction set, e.g. Javabyte, legacy code
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45533—Hypervisors; Virtual machine monitors
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の動作モード切り換え方式に関
し、特に命令コード体系の異なるプログラムを実行する
複数の動作モードを備えた情報処理装置に関する。
し、特に命令コード体系の異なるプログラムを実行する
複数の動作モードを備えた情報処理装置に関する。
命令コード体系の異なるプログラムを実行する機能を備
えた情報処理装置としては、特開昭６２−２５７５３３
号公報に記載のデータ処理装置等が知られている。例え
ば、命令コード体系の異なる他のデータ処理装置のプロ
グラムを実行できるエミュレーションモードと、本来の
命令コード体系に基づくプログラムを実行するネイティ
ブモードとを備えたデータ処理装置の場合、エミュレー
ションモード時に命令コードを解釈するデコーダと、ネ
イティブモード時に命令コードを解釈するデコーダと、
両デコーダを選択するためのモードレジスタとを備え、
モードレジスタが“０”にリセットされている時はエミ
ュレーションモードのデコーダが動作し、モードレジス
タが１”にセットされている時はネイティブモードのデ
コーダが動作して命令実行する。この際のモードレジス
タは、モード切り換えの命令の実行及び割り込み発生時
のマイクロプログラムによりセットまたはリセットされ
る。通常、両モードの切り換えは、モニタあるいはオペ
レーティングシステムと呼ばれる上位のプログラムにお
いて管理される。
えた情報処理装置としては、特開昭６２−２５７５３３
号公報に記載のデータ処理装置等が知られている。例え
ば、命令コード体系の異なる他のデータ処理装置のプロ
グラムを実行できるエミュレーションモードと、本来の
命令コード体系に基づくプログラムを実行するネイティ
ブモードとを備えたデータ処理装置の場合、エミュレー
ションモード時に命令コードを解釈するデコーダと、ネ
イティブモード時に命令コードを解釈するデコーダと、
両デコーダを選択するためのモードレジスタとを備え、
モードレジスタが“０”にリセットされている時はエミ
ュレーションモードのデコーダが動作し、モードレジス
タが１”にセットされている時はネイティブモードのデ
コーダが動作して命令実行する。この際のモードレジス
タは、モード切り換えの命令の実行及び割り込み発生時
のマイクロプログラムによりセットまたはリセットされ
る。通常、両モードの切り換えは、モニタあるいはオペ
レーティングシステムと呼ばれる上位のプログラムにお
いて管理される。
上述のような従来の情報処理装置では、外部からの割り
込みの受は付けにより起動される割り込み処理のプログ
ラムは、あらかじめ定められた動作モードにおいてのみ
実行されるようになっていた。これは、エミュレーショ
ンモードと、ネイティブモードが混在するメインプログ
ラムの実行中に外部割り込みが発生した場合、そのタイ
ミングが両モードのいずれであるのかを判別してそれぞ
れの動作モードで割り込みプログラムを実行するのは困
難なためで、具体的には、キーボード等周辺装置からの
外部割り込みを受は付けると、割り込み起動時のマイク
ロプログラムにより強制的にモードレジスタを“１”に
セットしてネイティブモードに切り換わり、ネイティブ
モードのモニタプログラム中のデータ入出力あるいは装
置制御の割り込み処理が起動されるようになっていた。
込みの受は付けにより起動される割り込み処理のプログ
ラムは、あらかじめ定められた動作モードにおいてのみ
実行されるようになっていた。これは、エミュレーショ
ンモードと、ネイティブモードが混在するメインプログ
ラムの実行中に外部割り込みが発生した場合、そのタイ
ミングが両モードのいずれであるのかを判別してそれぞ
れの動作モードで割り込みプログラムを実行するのは困
難なためで、具体的には、キーボード等周辺装置からの
外部割り込みを受は付けると、割り込み起動時のマイク
ロプログラムにより強制的にモードレジスタを“１”に
セットしてネイティブモードに切り換わり、ネイティブ
モードのモニタプログラム中のデータ入出力あるいは装
置制御の割り込み処理が起動されるようになっていた。
従って、エミュレーションモードでもこのような割り込
み処理を実行したい場合は、割り込みを一旦ネイティブ
モードで受は付け、その割り込み処理をプログラムの最
初でエミュレーションモードへの切り換え命令を実行す
ることによりモードレジスタを“０″にリセットしてエ
ミュレーションモードに切り換え、以降、エミュレーシ
ョンモードでの割り込み処理を実行するようにしていた
。
み処理を実行したい場合は、割り込みを一旦ネイティブ
モードで受は付け、その割り込み処理をプログラムの最
初でエミュレーションモードへの切り換え命令を実行す
ることによりモードレジスタを“０″にリセットしてエ
ミュレーションモードに切り換え、以降、エミュレーシ
ョンモードでの割り込み処理を実行するようにしていた
。
ここで、モード切り換えの命令は、通常、割り込みハン
ドリング形式をとり、モード切り換え直前のデータ処理
装置の実行状態の一次退避と、所定のベクタアドレスへ
の分岐の処理を行なうが、例えば１６ビツトの一般のマ
イクロコンピュータを用いた場合、５０命令サイクル程
度を要し、動作クロックが８ＭＨｚならば、６．２５μ
ｓの実行時間となる。このため、エミュレーションモー
ドでの割り込み処理実行時には、モード切り換えの命令
実行時間がオーバーヘッドとなり、割り込みの応答性が
悪いものになるという欠点を有していた。特に、本来必
要のないモード切り換えのための命令処理が介在するこ
とによるタイミングの不一致は、割り込み処理も含めた
より厳密なエミュレーションを実現するという応用にお
いて致命的な問題となっていた。
ドリング形式をとり、モード切り換え直前のデータ処理
装置の実行状態の一次退避と、所定のベクタアドレスへ
の分岐の処理を行なうが、例えば１６ビツトの一般のマ
イクロコンピュータを用いた場合、５０命令サイクル程
度を要し、動作クロックが８ＭＨｚならば、６．２５μ
ｓの実行時間となる。このため、エミュレーションモー
ドでの割り込み処理実行時には、モード切り換えの命令
実行時間がオーバーヘッドとなり、割り込みの応答性が
悪いものになるという欠点を有していた。特に、本来必
要のないモード切り換えのための命令処理が介在するこ
とによるタイミングの不一致は、割り込み処理も含めた
より厳密なエミュレーションを実現するという応用にお
いて致命的な問題となっていた。
また、上記の例とは逆に、基本プログラムはネイティブ
モードで実行し、一部の割り込み処理はエミュレーショ
ンモードで実行する応用には、割り込み起動時のマイク
ロプログラムにより強制的にモードレジスタを“０”に
リセットしてエミュレーションモードに切り換わり、割
り込み処理を起動するような情報処理装置を別途実現す
る必要もあり、アプリケーションに応じて割り込み処理
をどちらのモードでも実行できるような方式が望まれて
いた。
モードで実行し、一部の割り込み処理はエミュレーショ
ンモードで実行する応用には、割り込み起動時のマイク
ロプログラムにより強制的にモードレジスタを“０”に
リセットしてエミュレーションモードに切り換わり、割
り込み処理を起動するような情報処理装置を別途実現す
る必要もあり、アプリケーションに応じて割り込み処理
をどちらのモードでも実行できるような方式が望まれて
いた。
本発明は、このような従来の情報処理装置の問題点を改
善すべくなされたものであって、動作モードを任意に切
り換えることができる操作性及び汎用性に優れた情報処
理装置を安価に提供することを目的としている。
善すべくなされたものであって、動作モードを任意に切
り換えることができる操作性及び汎用性に優れた情報処
理装置を安価に提供することを目的としている。
本発明の情報処理装置は、第一の命令コード体系に基づ
く動作モードと第二の命令コード体系に基づく動作モー
ドとを有するマイクロプログラム制御の情報処理装置で
あって、マイクロプログラムでセット、リセット可能な
モードレジスタの状態により、第一の命令コード体系に
基づく動作モードか、第二の命令コード体系に基づく動
作モードかを切り換える手段を備えた情報処理装置にお
いて、動作モードを指定するための外部端子と、モード
レジスタが、モード指定の外部端子に入力される信号レ
ベルをマイクロプログラムにより生成するサンプリング
信号によりサンプリングした結果に基づきセット、リセ
ットするモード指定手段を有しているものである。
く動作モードと第二の命令コード体系に基づく動作モー
ドとを有するマイクロプログラム制御の情報処理装置で
あって、マイクロプログラムでセット、リセット可能な
モードレジスタの状態により、第一の命令コード体系に
基づく動作モードか、第二の命令コード体系に基づく動
作モードかを切り換える手段を備えた情報処理装置にお
いて、動作モードを指定するための外部端子と、モード
レジスタが、モード指定の外部端子に入力される信号レ
ベルをマイクロプログラムにより生成するサンプリング
信号によりサンプリングした結果に基づきセット、リセ
ットするモード指定手段を有しているものである。
すなわち、従来の情報処理装置が、モードレジスタの切
り換えをモード切り換えの命令の実行及び割り込み発生
時のマイクロプログラムにより単一にセットまたはリセ
ットして実現していたのに対し、本発明の情報処理装置
は、モード指定の外部端子を備え、入力される信号レベ
ルの状態を条件としてモードレジスタをセット５ リセ
、トスるようにしている。
り換えをモード切り換えの命令の実行及び割り込み発生
時のマイクロプログラムにより単一にセットまたはリセ
ットして実現していたのに対し、本発明の情報処理装置
は、モード指定の外部端子を備え、入力される信号レベ
ルの状態を条件としてモードレジスタをセット５ リセ
、トスるようにしている。
以下に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例に関わる情報処理装置の内
部構成を示したブロック図で、マイクロコンピュータ１
はシステム全体を制御し、データ入力装置としてキーボ
ード１５が外部に接続されている。
部構成を示したブロック図で、マイクロコンピュータ１
はシステム全体を制御し、データ入力装置としてキーボ
ード１５が外部に接続されている。
マイクロコンピュータｌは、中央処理部２（以下、ＣＰ
Ｕ２と示す、）、モード指定レジスタ３゜制御回路５及
び割り込み制御部１３とから構成され、モード指定端子
８及び割り込み端子１４を備えている。モード指定端子
８は、外部で論理値“１”レベルまたは論理値“０”レ
ベルに接続され、割り込み端子１４には、キーボード１
５からの割り込み信号が入力される。割り込み制御部１
３は、この割り込み信号を受は付けるとＣＰＵ２に割り
込み要求を出力する。
Ｕ２と示す、）、モード指定レジスタ３゜制御回路５及
び割り込み制御部１３とから構成され、モード指定端子
８及び割り込み端子１４を備えている。モード指定端子
８は、外部で論理値“１”レベルまたは論理値“０”レ
ベルに接続され、割り込み端子１４には、キーボード１
５からの割り込み信号が入力される。割り込み制御部１
３は、この割り込み信号を受は付けるとＣＰＵ２に割り
込み要求を出力する。
ＣＰＵ２は、不図示の記憶装置から読木出した命令コー
ドを内部の命令デコーダでデコードした結果に基づき所
定のマイクロプログラムを実行することにより各種制御
信号を生成し、算術論理演算やデータ転送等のデータ処
理を実現する。また、割り込み制御部１３から割り込み
要求を受は付けると、割り込み処理起動のマイクロプロ
グラムを実行する。ここで、命令デコーダは、ネイティ
ブモードとエミュレーションモードの２系統を備えてお
り、モード指定レジスタ３の出力であるモード切り換え
信号４のレベルにより切り換えられ、モード指定レジス
タ３が“０”の時エミュレーションモードの命令デコー
ダが選択され、“ｌ”の時ネイティブモードの命令デコ
ーダが選択される。制御回路５は、モード指定端子８か
ら入力されるモード指定信号９およびＣＰＵ２における
割り込み処理起動のマイクロプログラムにより生成する
信号であるサンプリング信号１０を入力とし、モード指
定レジスタ３のセット信号６及びリセット信号７を生成
して出力する。
ドを内部の命令デコーダでデコードした結果に基づき所
定のマイクロプログラムを実行することにより各種制御
信号を生成し、算術論理演算やデータ転送等のデータ処
理を実現する。また、割り込み制御部１３から割り込み
要求を受は付けると、割り込み処理起動のマイクロプロ
グラムを実行する。ここで、命令デコーダは、ネイティ
ブモードとエミュレーションモードの２系統を備えてお
り、モード指定レジスタ３の出力であるモード切り換え
信号４のレベルにより切り換えられ、モード指定レジス
タ３が“０”の時エミュレーションモードの命令デコー
ダが選択され、“ｌ”の時ネイティブモードの命令デコ
ーダが選択される。制御回路５は、モード指定端子８か
ら入力されるモード指定信号９およびＣＰＵ２における
割り込み処理起動のマイクロプログラムにより生成する
信号であるサンプリング信号１０を入力とし、モード指
定レジスタ３のセット信号６及びリセット信号７を生成
して出力する。
第２図は、モード指定レジスタ３及び制御回路５の詳細
な構成図である。モード指定レジスタ３は、内部にセッ
ト、リセット可能なフリップフロップを備え、ＣＰＵ２
の内部の動作状態を示すＰＳＷの１ビツトに割り付けら
れており、ＣＰＵ２から読み書き可能である。また、シ
ステムリセット信号１６により、オアゲート１７を介し
てハードウェア的に“１”にセットされる。制御回路５
は、ゲート回路で構成されており、ＣＰＵ ２からのサ
ンプリング信号１０がアクティブになると、モード指定
信号９の状態により、論理値“１”のレベルの時はモー
ド指定レジスタ３０セツト信号６がアクティブになり、
モード指定レジスタ３が“１″にセットされる。一方、
モード指定信号９が論理値“０”レベルの時はモード指
定レジスタ３のリセット信号７がアクティブになり、モ
ード指定レジスタ３が“０”にリセットされる。さらに
、ＣＰＵ２におけるネイティブモードへの切り換え命令
のマイクロプログラムの実行により、モード指定レジス
タ３のプリセット信号１１がアクティブになりオアゲー
ト１７を介してモード指定レジスタ３が“１″にセット
され、また、エミュレーションモードへの切り換え命令
のマイクロプログラムの実行により、モード指定レジス
タ３のクリア信号１２がアクティブになりモード指定レ
ジスタ３が“Ｏ”にリセットされる。
な構成図である。モード指定レジスタ３は、内部にセッ
ト、リセット可能なフリップフロップを備え、ＣＰＵ２
の内部の動作状態を示すＰＳＷの１ビツトに割り付けら
れており、ＣＰＵ２から読み書き可能である。また、シ
ステムリセット信号１６により、オアゲート１７を介し
てハードウェア的に“１”にセットされる。制御回路５
は、ゲート回路で構成されており、ＣＰＵ ２からのサ
ンプリング信号１０がアクティブになると、モード指定
信号９の状態により、論理値“１”のレベルの時はモー
ド指定レジスタ３０セツト信号６がアクティブになり、
モード指定レジスタ３が“１″にセットされる。一方、
モード指定信号９が論理値“０”レベルの時はモード指
定レジスタ３のリセット信号７がアクティブになり、モ
ード指定レジスタ３が“０”にリセットされる。さらに
、ＣＰＵ２におけるネイティブモードへの切り換え命令
のマイクロプログラムの実行により、モード指定レジス
タ３のプリセット信号１１がアクティブになりオアゲー
ト１７を介してモード指定レジスタ３が“１″にセット
され、また、エミュレーションモードへの切り換え命令
のマイクロプログラムの実行により、モード指定レジス
タ３のクリア信号１２がアクティブになりモード指定レ
ジスタ３が“Ｏ”にリセットされる。
ここで、モード指定端子８を論理値“１”にレベル接続
し、モニタプログラムはネイティブモード、アプリケー
ジ厘ンのプログラムはエミュレーションモードで実行す
るようにした場合の動作について説明する。システムリ
セット信号１６によりモード指定レジスタ３が“１″に
セットされ、先ずネイティブモード下で割り込み制御部
１３やＣＰＵ２内部のレジスタ設定等の初期設定のモニ
タプログラムが実行される。一連の処理が終了後、続い
てエミュレーションモードへの切り換え命令を実行し、
モード指定レジスタ３が“０”にリセットされ、以降、
エミュレーションモードにおけるアプリケージ目ンプロ
グラムを起動し、処理を継続する。そこで、キーボード
１５からブレーク等のキー人力により割り込み要求が発
生すると、ＣＰＵ２にてプログラム中断の割り込み処理
を起動するためのマイクロプログラムを実行し、モード
切り換え直前のＣＰＵ２の実行状態としてのＰＳＷ値等
をスタックと呼ばれる不図示の記憶装置の所定のメモリ
領域に退避し、モード指定端子８の状態に基づきモード
指定レジスタ３を“１″にセットした後、ネイティブモ
ードにて中断処理のモニタプログラムを実行する。ここ
で、中断したアプリケーションプログラムを再開スる場
合には、割り込み処理起動時にスタック領域に配置され
たＰＳＷ値を元のＰＳＷに戻すリターン命令を実行すれ
ば再びエミュレーションモードに切り換わり、処理を再
開する。
し、モニタプログラムはネイティブモード、アプリケー
ジ厘ンのプログラムはエミュレーションモードで実行す
るようにした場合の動作について説明する。システムリ
セット信号１６によりモード指定レジスタ３が“１″に
セットされ、先ずネイティブモード下で割り込み制御部
１３やＣＰＵ２内部のレジスタ設定等の初期設定のモニ
タプログラムが実行される。一連の処理が終了後、続い
てエミュレーションモードへの切り換え命令を実行し、
モード指定レジスタ３が“０”にリセットされ、以降、
エミュレーションモードにおけるアプリケージ目ンプロ
グラムを起動し、処理を継続する。そこで、キーボード
１５からブレーク等のキー人力により割り込み要求が発
生すると、ＣＰＵ２にてプログラム中断の割り込み処理
を起動するためのマイクロプログラムを実行し、モード
切り換え直前のＣＰＵ２の実行状態としてのＰＳＷ値等
をスタックと呼ばれる不図示の記憶装置の所定のメモリ
領域に退避し、モード指定端子８の状態に基づきモード
指定レジスタ３を“１″にセットした後、ネイティブモ
ードにて中断処理のモニタプログラムを実行する。ここ
で、中断したアプリケーションプログラムを再開スる場
合には、割り込み処理起動時にスタック領域に配置され
たＰＳＷ値を元のＰＳＷに戻すリターン命令を実行すれ
ば再びエミュレーションモードに切り換わり、処理を再
開する。
一方、モニタプログラムの一部である上記キー人力の割
り込み処理をエミュレーションモードにて実行する応用
では、モード指定端子８の論理値“０”レベルに接続し
ておけばよく、割り込み処理起動のマイクロプログラム
の実行によりモード指定レジスタ３が“０”にリセット
され、エミュレーションモードにて中断処理のモニタプ
ログラムが実行される。
り込み処理をエミュレーションモードにて実行する応用
では、モード指定端子８の論理値“０”レベルに接続し
ておけばよく、割り込み処理起動のマイクロプログラム
の実行によりモード指定レジスタ３が“０”にリセット
され、エミュレーションモードにて中断処理のモニタプ
ログラムが実行される。
また、モード指定端子８は、上述の例のように所定のレ
ベルに固定しておく以外に、プロゲラムチセット、リセ
ット可能な外部レジスタを付加し、これを介してプログ
ラム中でダイナミックに切り換える応用も可能である。
ベルに固定しておく以外に、プロゲラムチセット、リセ
ット可能な外部レジスタを付加し、これを介してプログ
ラム中でダイナミックに切り換える応用も可能である。
次に、本発明の第二の実施例について図面を参照して説
明する。第二の実施例の情報処理装置は、システムリセ
ット時に外部端子の信号レベルをサンプリングして動作
モードを切り換えるようにしたものである。
明する。第二の実施例の情報処理装置は、システムリセ
ット時に外部端子の信号レベルをサンプリングして動作
モードを切り換えるようにしたものである。
第二の実施例の情報処理装置の内部構成は、第一実施例
の第一図の構成に対し、ＣＰＵ２が出力するサンプリン
グ信号１０が、システムリセット直後に起動される各種
レジスタのセットアツプのマイクロプログラムにより生
成されるようになっている。その他全体の構成は第一図
の構成と同一であり、その詳細な説明は省略する。
の第一図の構成に対し、ＣＰＵ２が出力するサンプリン
グ信号１０が、システムリセット直後に起動される各種
レジスタのセットアツプのマイクロプログラムにより生
成されるようになっている。その他全体の構成は第一図
の構成と同一であり、その詳細な説明は省略する。
第３図は、第二の実施例のモード指定レジスタ３及び制
御回路５の詳細なブロック図である。
御回路５の詳細なブロック図である。
モード指定レジスタ３は、セット、リセット可能なフリ
ップフロップで構成されており、制御回路５において、
システムリセット時のマイクロプログラムによりＣＰＵ
２からのサンプリング信号１０がアクティブになると、
第一の実施例と同様に、モード指定信号９の状態により
、論理値“１”レベルの時はモード指定レジスタ３のセ
ット信号６がアクティブになり“１”にセットされ、一
方、モード指定信号９が論理値“０”レベルの時はモー
ド指定レジスタ３のリセット信号７がアクティブになり
“０”にリセットされる。また、ＣＰＵ２におけるネイ
ティブモードへの切り換え命令のマイクロフログラムの
実行により、モード指定レジスタ３のプリセット信号１
１がアクティブになり“１”にセットされ、エミュレー
ションモードへの切り換え命令のマイクロプログラムの
実行により、モード指定レジスタ３のクリア信号１２が
アクティブになり“０”にリセットされる。また、第一
の実施例と同様に、モード指定レジスタ３はＣＰＵ２の
内部の動作状態を示すＰＳＷの１ビツトに割り付けられ
ており、ＣＰＵ２から読み書き可能である。
ップフロップで構成されており、制御回路５において、
システムリセット時のマイクロプログラムによりＣＰＵ
２からのサンプリング信号１０がアクティブになると、
第一の実施例と同様に、モード指定信号９の状態により
、論理値“１”レベルの時はモード指定レジスタ３のセ
ット信号６がアクティブになり“１”にセットされ、一
方、モード指定信号９が論理値“０”レベルの時はモー
ド指定レジスタ３のリセット信号７がアクティブになり
“０”にリセットされる。また、ＣＰＵ２におけるネイ
ティブモードへの切り換え命令のマイクロフログラムの
実行により、モード指定レジスタ３のプリセット信号１
１がアクティブになり“１”にセットされ、エミュレー
ションモードへの切り換え命令のマイクロプログラムの
実行により、モード指定レジスタ３のクリア信号１２が
アクティブになり“０”にリセットされる。また、第一
の実施例と同様に、モード指定レジスタ３はＣＰＵ２の
内部の動作状態を示すＰＳＷの１ビツトに割り付けられ
ており、ＣＰＵ２から読み書き可能である。
本実施例では、モード指定端子８を論理値“１ｎレベル
または論理値“０”レベルに接続し、システムリセット
をかけることにより、直後に起動されるマイクロプログ
ラム中でそれぞれネイティブモード、エミュレーション
モードに切す換わり、マイクロプログラム終了後直ちに
それぞれの動作モードにて所定のプログラム処理を開始
する。プログラム実行中に他方の動作モードに切り換え
る場合は、それぞれエミュレーションモードへの切き換
え命令、ネイティブモードへの切り換え命令を実行する
。
または論理値“０”レベルに接続し、システムリセット
をかけることにより、直後に起動されるマイクロプログ
ラム中でそれぞれネイティブモード、エミュレーション
モードに切す換わり、マイクロプログラム終了後直ちに
それぞれの動作モードにて所定のプログラム処理を開始
する。プログラム実行中に他方の動作モードに切り換え
る場合は、それぞれエミュレーションモードへの切き換
え命令、ネイティブモードへの切り換え命令を実行する
。
また、第一の実施例の手法と組み合わせて、システムリ
セット時及び割り込み処理起動時の両者でモード指定端
子８をサンプリングする方式も容易に実現可能である。
セット時及び割り込み処理起動時の両者でモード指定端
子８をサンプリングする方式も容易に実現可能である。
以上説明したように、本発明によれば、任意の動作モー
ドでの割り込み処理を、モード切り換えの命令を用いる
ことなく実行でき、また、モード切り換えの命令が介在
することなく、システムリセット直後から任意の動作モ
ードで命令実行が可能であるため、高速でかつ融通性、
汎用性に優れた情報処理装置を最小限にノ・−ドウエア
で容易に実現できる効果がある。
ドでの割り込み処理を、モード切り換えの命令を用いる
ことなく実行でき、また、モード切り換えの命令が介在
することなく、システムリセット直後から任意の動作モ
ードで命令実行が可能であるため、高速でかつ融通性、
汎用性に優れた情報処理装置を最小限にノ・−ドウエア
で容易に実現できる効果がある。
スタ３と制御回路５の詳細な構成図である。
１・・・・・・マイクロコンピュータ、２・・・・・・
中央処理部（ＣＰＵ）、３・・・・・・モード指定レジ
スタ、４・・・・・・モード切り換え信号、５・・・・
・・制御回路、６・・・・・・セット信号、７・・・・
・・リセット信号、訃・・・・・モード指定端子、９・
・・・・・モード指定信号、１０・・・・・・サンプリ
ング信号、１１・・・・・・プリセット信号、１２・・
・・・・クリア信号、１３・・・・・・割り込み制御部
、１４・・・・・・割り込み端子、１５・・・・・・キ
ーボード、１６・・・・・・システムリセット信号、１
７・・・・・・オアゲート。
中央処理部（ＣＰＵ）、３・・・・・・モード指定レジ
スタ、４・・・・・・モード切り換え信号、５・・・・
・・制御回路、６・・・・・・セット信号、７・・・・
・・リセット信号、訃・・・・・モード指定端子、９・
・・・・・モード指定信号、１０・・・・・・サンプリ
ング信号、１１・・・・・・プリセット信号、１２・・
・・・・クリア信号、１３・・・・・・割り込み制御部
、１４・・・・・・割り込み端子、１５・・・・・・キ
ーボード、１６・・・・・・システムリセット信号、１
７・・・・・・オアゲート。
代理人 弁理士 内 原 晋
第１図は、本発明の情報処理装置の第一の実施例のブロ
ック図、第２図は、第一の実施例のモード指定レジスタ
３と制御回路５の詳細な構成図である。第３図は、第二
の実施例のモード指定レジ箭１図
ック図、第２図は、第一の実施例のモード指定レジスタ
３と制御回路５の詳細な構成図である。第３図は、第二
の実施例のモード指定レジ箭１図
Claims (1)
- 第一の命令コード体系に基づく動作モードと第二の命令
コード体系に基づく動作モードとを有するマイクロプロ
グラム制御の情報処理装置であって、前記マイクロプロ
グラムでセット、リセット可能なモードレジスタの状態
により、前記第一の命令コード体系に基づく動作モード
か、前記第二の命令コード体系に基づく動作モードかを
切り換える手段を備えた情報処理装置において、動作モ
ードを指定するための外部端子と、該外部端子に入力さ
れる信号レベルを前記マイクロプログラムにより生成す
るサンプリング信号によりサンプリングした結果に基づ
き前記モードレジスタをセット、リセットするモード指
定手段とを備えていることを特徴とする情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311146A JP2655615B2 (ja) | 1988-12-08 | 1988-12-08 | 情報処理装置 |
| US07/447,290 US5274831A (en) | 1988-12-08 | 1989-12-07 | Microprocessor in response to an interrupt request for executing a microinstruction for sampling the mode of operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311146A JP2655615B2 (ja) | 1988-12-08 | 1988-12-08 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02156334A true JPH02156334A (ja) | 1990-06-15 |
| JP2655615B2 JP2655615B2 (ja) | 1997-09-24 |
Family
ID=18013666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63311146A Expired - Fee Related JP2655615B2 (ja) | 1988-12-08 | 1988-12-08 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5274831A (ja) |
| JP (1) | JP2655615B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785886B1 (en) | 1998-05-15 | 2004-08-31 | Vmware, Inc. | Deferred shadowing of segment descriptors in a virtual machine monitor for a segmented computer architecture |
| US7516453B1 (en) | 1998-10-26 | 2009-04-07 | Vmware, Inc. | Binary translator with precise exception synchronization mechanism |
| US8631066B2 (en) | 1998-09-10 | 2014-01-14 | Vmware, Inc. | Mechanism for providing virtual machines for use by multiple users |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3172214B2 (ja) * | 1991-09-30 | 2001-06-04 | 富士通株式会社 | 状態モード設定方式 |
| DE69317149T2 (de) * | 1992-05-12 | 1998-10-08 | Nec Corp | Mikrocomputer mit Befehlsspeicher für Befehle zum Auslesen interner Bedingungen |
| JPH06139107A (ja) * | 1992-10-30 | 1994-05-20 | Nec Corp | ブレイクアドレス検出回路 |
| US5596755A (en) * | 1992-11-03 | 1997-01-21 | Microsoft Corporation | Mechanism for using common code to handle hardware interrupts in multiple processor modes |
| US5452456A (en) * | 1992-12-18 | 1995-09-19 | Apple Computer, Inc. | Apparatus for executing a plurality of program segments having different object code types in a single program or processor environment |
| US5682533A (en) * | 1994-09-27 | 1997-10-28 | Telefonaktiebolaget Lm Ericsson (Publ) | Updating software within a telecommunications switch without interrupting existing communication and neither moving nor converting data |
| US5652894A (en) * | 1995-09-29 | 1997-07-29 | Intel Corporation | Method and apparatus for providing power saving modes to a pipelined processor |
| US6513057B1 (en) * | 1996-10-28 | 2003-01-28 | Unisys Corporation | Heterogeneous symmetric multi-processing system |
| US5875336A (en) * | 1997-03-31 | 1999-02-23 | International Business Machines Corporation | Method and system for translating a non-native bytecode to a set of codes native to a processor within a computer system |
| US6820051B1 (en) * | 1999-02-19 | 2004-11-16 | Texas Instruments Incorporated | Software emulation monitor employed with hardware suspend mode |
| JP4194953B2 (ja) * | 2002-04-18 | 2008-12-10 | エヌエックスピー ビー ヴィ | 多重命令発行プロセッサ |
| US7870472B2 (en) * | 2007-01-31 | 2011-01-11 | Sandisk 3D Llc | Methods and apparatus for employing redundant arrays to configure non-volatile memory |
| US7870471B2 (en) * | 2007-01-31 | 2011-01-11 | Sandisk 3D Llc | Methods and apparatus for employing redundant arrays to configure non-volatile memory |
| US20130201316A1 (en) | 2012-01-09 | 2013-08-08 | May Patents Ltd. | System and method for server based control |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083165A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 動作モ−ド設定方式 |
| JPS6071962U (ja) * | 1983-10-19 | 1985-05-21 | 富士フアコム制御株式会社 | 動作モ−ド設定装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4374418A (en) * | 1979-06-27 | 1983-02-15 | Burroughs Corporation | Linear microsequencer unit cooperating with microprocessor system having dual modes |
| US4519032A (en) * | 1982-06-09 | 1985-05-21 | At&T Bell Laboratories | Memory management arrangement for microprocessor systems |
| EP0153764B1 (en) * | 1984-03-02 | 1993-11-03 | Nec Corporation | Information processor having an interruption operating function |
| US4779187A (en) * | 1985-04-10 | 1988-10-18 | Microsoft Corporation | Method and operating system for executing programs in a multi-mode microprocessor |
| EP0266800B1 (en) * | 1986-11-07 | 1995-03-15 | Nec Corporation | Data processor having different interrupt processing modes |
| US4947315A (en) * | 1986-12-03 | 1990-08-07 | Finnigan Corporation | System for controlling instrument using a levels data structure and concurrently running compiler task and operator task |
| JPS63245529A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | レジスタ退避復元装置 |
| JPH0731611B2 (ja) * | 1987-08-27 | 1995-04-10 | 日本電気株式会社 | 装置動作モ−ド切替回路 |
-
1988
- 1988-12-08 JP JP63311146A patent/JP2655615B2/ja not_active Expired - Fee Related
-
1989
- 1989-12-07 US US07/447,290 patent/US5274831A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083165A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 動作モ−ド設定方式 |
| JPS6071962U (ja) * | 1983-10-19 | 1985-05-21 | 富士フアコム制御株式会社 | 動作モ−ド設定装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785886B1 (en) | 1998-05-15 | 2004-08-31 | Vmware, Inc. | Deferred shadowing of segment descriptors in a virtual machine monitor for a segmented computer architecture |
| US8631066B2 (en) | 1998-09-10 | 2014-01-14 | Vmware, Inc. | Mechanism for providing virtual machines for use by multiple users |
| US9323550B2 (en) | 1998-09-10 | 2016-04-26 | Vmware, Inc. | Mechanism for providing virtual machines for use by multiple users |
| US7516453B1 (en) | 1998-10-26 | 2009-04-07 | Vmware, Inc. | Binary translator with precise exception synchronization mechanism |
Also Published As
| Publication number | Publication date |
|---|---|
| US5274831A (en) | 1993-12-28 |
| JP2655615B2 (ja) | 1997-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4181938A (en) | Processor device | |
| JPH02156334A (ja) | 情報処理装置 | |
| US4095268A (en) | System for stopping and restarting the operation of a data processor | |
| JP2577023B2 (ja) | 情報処理装置のアドレス拡張制御方式 | |
| JPH04359323A (ja) | マイクロコンピュータ | |
| JPH02176832A (ja) | マイクロコンピュータ | |
| JP3449812B2 (ja) | 制御用電子装置 | |
| JPH05224894A (ja) | オペレーティングシステムの切替え方式 | |
| JPH05250161A (ja) | マイクロコンピュータ装置 | |
| JPS6230452B2 (ja) | ||
| JPH036758A (ja) | マイクロプロセッサ | |
| JPH04106653A (ja) | 並列処理システム | |
| JPH0883187A (ja) | データ処理装置 | |
| JPH06314197A (ja) | 補助処理装置 | |
| JPS6349941A (ja) | 演算処理装置 | |
| JPH0481939A (ja) | マイクロコンピュータの制御方式 | |
| JPS61165131A (ja) | チヤネル処理装置 | |
| JPS6231439A (ja) | 命令再処理制御方式 | |
| JPH07104781B2 (ja) | マイクロプログラム制御方式 | |
| JPH01300345A (ja) | パルス発生装置 | |
| JPS6191727A (ja) | 情報引継ぎ方式 | |
| JPH0233652A (ja) | 電子機器 | |
| JPS60164850A (ja) | プロセツサにおける命令実行動作の停止方式 | |
| JPS62212755A (ja) | チヤネル制御装置 | |
| JPS61267137A (ja) | 割込み動作制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |