JPH04179263A - 樹脂封止型半導体装置とその製造方法 - Google Patents
樹脂封止型半導体装置とその製造方法Info
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- JPH04179263A JPH04179263A JP2306305A JP30630590A JPH04179263A JP H04179263 A JPH04179263 A JP H04179263A JP 2306305 A JP2306305 A JP 2306305A JP 30630590 A JP30630590 A JP 30630590A JP H04179263 A JPH04179263 A JP H04179263A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業−■二の利用分野〕
本発明は樹脂対d、型半導体装置とその製造方法に係り
、特に高集積化に好適な樹脂封止型半導体装置とその製
造方法に関する。
、特に高集積化に好適な樹脂封止型半導体装置とその製
造方法に関する。
崖遵体装置の高集積化を達成する」二で、一つのパッケ
ージに複数の半導体素子を搭載することは直接的であり
、非常に有効な手段である。
ージに複数の半導体素子を搭載することは直接的であり
、非常に有効な手段である。
しかしながら、複数の半導体素子を平面状に配置するの
ではパッケージの外形が大きくなるので、高集積化とい
う点では効果が小さい。従って高集積化を達成するため
には複数の半導体素子を重ねてパッケージ内に搭載しな
ければならない。
ではパッケージの外形が大きくなるので、高集積化とい
う点では効果が小さい。従って高集積化を達成するため
には複数の半導体素子を重ねてパッケージ内に搭載しな
ければならない。
複数の゛f4体素体製子つのパッケージに重ねて搭載す
る方法としては、タブの両面に半導体素子を搭載する方
法があり、例えば特開昭6:!−8529号公報、同6
2.−1.31555号公報、特開平1−220837
号公報及び同1−257361号公報に開示されている
。
る方法としては、タブの両面に半導体素子を搭載する方
法があり、例えば特開昭6:!−8529号公報、同6
2.−1.31555号公報、特開平1−220837
号公報及び同1−257361号公報に開示されている
。
また、大きさの異なる2枚の半導体素子を重ねて搭載す
る方法としては特開平1−295454号公報。
る方法としては特開平1−295454号公報。
同2−15660号公報に示されている。
更に複数個の半導体素子を外部リード、内部リードから
成る複数枚のリードフレームにそれぞれ1個ずつ搭載し
、これらを多層状に重ねて封止する構造が特開昭63−
124450号公報、同63−220559号公報に示
されている。
成る複数枚のリードフレームにそれぞれ1個ずつ搭載し
、これらを多層状に重ねて封止する構造が特開昭63−
124450号公報、同63−220559号公報に示
されている。
一つのパッケージに複数の半導体素子を重ねて搭載する
他の方法として、半導体素子とり−トフレームの電気的
接続に特殊な方法を用いる構造が特開昭61−5986
2号公報、特開平]−99248号公報に開示され、さ
らに他の方法として、多層状に重ねたリードフレームを
パッケージ内部で接続する構造が特開昭62−1199
52号公報に開示されている。
他の方法として、半導体素子とり−トフレームの電気的
接続に特殊な方法を用いる構造が特開昭61−5986
2号公報、特開平]−99248号公報に開示され、さ
らに他の方法として、多層状に重ねたリードフレームを
パッケージ内部で接続する構造が特開昭62−1199
52号公報に開示されている。
また特開昭62−260352号公報、同62−293
749号公報では、複数の半導体素子を基板に対して垂
直に並へて搭載する方法が開示されている。
749号公報では、複数の半導体素子を基板に対して垂
直に並へて搭載する方法が開示されている。
上記従来技術のうち、タブの両面に半導体素子を搭載す
る方法は、本質的に素子の枚数が2枚だけであり、それ
以上の高集積化は不可能である。
る方法は、本質的に素子の枚数が2枚だけであり、それ
以上の高集積化は不可能である。
さらに、タブの両面に搭載された両方の素子とり−トフ
レームをワイヤにより電気的に接続するのは困難である
。
レームをワイヤにより電気的に接続するのは困難である
。
大きさの異なる複数の素子を重ねて搭載する方法は、搭
載できる半導体素子の寸法の限定を生し、例えば記憶素
子のように同一寸法の半導体素子を複数搭載して高集積
化を達成する場合には、用い 。
載できる半導体素子の寸法の限定を生し、例えば記憶素
子のように同一寸法の半導体素子を複数搭載して高集積
化を達成する場合には、用い 。
ることができない。また、半導体素子とリードフレーム
の段差が大きくなると、ワイヤが半導体素子のコーナ部
に接触しやすくなるという欠点もある。
の段差が大きくなると、ワイヤが半導体素子のコーナ部
に接触しやすくなるという欠点もある。
また、複数枚のリードフレームを用いる方法は、パッケ
ージ表面で突出する外部リードが多層状態になるため、
現在広く用いられているトランスファモールドにより樹
脂封止することが不可能であり、量産には適さない。
ージ表面で突出する外部リードが多層状態になるため、
現在広く用いられているトランスファモールドにより樹
脂封止することが不可能であり、量産には適さない。
素子とリードフレームの電気的接続に特殊な方法を用い
る方法は、公知例で開示されている限りでは、接続部の
信頼性が現在広く用いられているワイヤによる接続に比
へて不十分であり、現状では実用化は困難である。
る方法は、公知例で開示されている限りでは、接続部の
信頼性が現在広く用いられているワイヤによる接続に比
へて不十分であり、現状では実用化は困難である。
また、半導体素子を垂直に並へる方法は、素子と基板の
電気的接続して特殊な方法が用いられ、前述のように実
用化は困難である。これらの方法では素子の電極を片側
に寄せて設ける必要があり、 −素子の設計の自
由度をドげるという欠点がある。
電気的接続して特殊な方法が用いられ、前述のように実
用化は困難である。これらの方法では素子の電極を片側
に寄せて設ける必要があり、 −素子の設計の自
由度をドげるという欠点がある。
多層状に重ねたリードフレームをパッケージ内部で接続
する方法は、外部リードに連続する内部リードと素子が
平行であるため、構造的に、一つのパッケージに搭載で
きる半導体素子は、3枚が限度である。
する方法は、外部リードに連続する内部リードと素子が
平行であるため、構造的に、一つのパッケージに搭載で
きる半導体素子は、3枚が限度である。
さらに、上記公知例の共通の欠点は、素子が増えるに従
って増大する発熱をパッケージ外部に逃かす考慮がなさ
れていない点にある。
って増大する発熱をパッケージ外部に逃かす考慮がなさ
れていない点にある。
本発明の主たる目的は、上記公知例の欠点を克服し、素
子とリードフレームの接続に現在量も信頼件の高いワイ
ヤ接続を用い、3枚以上の任意寸法の半導体素子を量産
に適したトランスファモールドを用いて一つのパッケー
ジに搭載し、半導体装置の高隼積化と高信頼化を達7成
することにある。
子とリードフレームの接続に現在量も信頼件の高いワイ
ヤ接続を用い、3枚以上の任意寸法の半導体素子を量産
に適したトランスファモールドを用いて一つのパッケー
ジに搭載し、半導体装置の高隼積化と高信頼化を達7成
することにある。
また、本発明の他の目的は、複数の半導体素子を−っの
パッケージに搭載することに伴う半導体素子の発熱量の
増大に対し、パッケージの熱抵抗を低減して、半導体素
子の温度を低く押さえることにある。
パッケージに搭載することに伴う半導体素子の発熱量の
増大に対し、パッケージの熱抵抗を低減して、半導体素
子の温度を低く押さえることにある。
本発明では、上記目的を達成するため、複数の素子をこ
の半導体装置を実装する基板に対し、略垂直に配置し、
樹脂封止した。更に、量産に適するように、リードを電
気的絶縁物を介して素子に直接接続した。また、熱抵抗
の低減を図るためには、封止樹脂にて放熱フィンを形成
し、素子をそのフィンの内部に配置した。
の半導体装置を実装する基板に対し、略垂直に配置し、
樹脂封止した。更に、量産に適するように、リードを電
気的絶縁物を介して素子に直接接続した。また、熱抵抗
の低減を図るためには、封止樹脂にて放熱フィンを形成
し、素子をそのフィンの内部に配置した。
本発明の樹脂封止型半導体装置は複数の半導体素子と、
外部り−1<群と内部リード群の集合体から成るり−I
へフレームと、前記゛1′:導体素子と前記リードフレ
ームを電気的に接続する部材を設け、前記リードフレー
ムの一部と前記半導体素子と前記電気的接続部材とを樹
脂で封止することによりパッケージを形成するものであ
る。
外部り−1<群と内部リード群の集合体から成るり−I
へフレームと、前記゛1′:導体素子と前記リードフレ
ームを電気的に接続する部材を設け、前記リードフレー
ムの一部と前記半導体素子と前記電気的接続部材とを樹
脂で封止することによりパッケージを形成するものであ
る。
第1の特徴は複数の半導体素子をこの半導体装置を実装
する基板に対して交差する方向に配置することにある。
する基板に対して交差する方向に配置することにある。
半導体素子群の代表的な配置方法は実装基板に対して略
垂直にするか、及び/または後記の第2のリードフレー
ム群の主面に対し略垂直にすることになる。
垂直にするか、及び/または後記の第2のリードフレー
ム群の主面に対し略垂直にすることになる。
第2の特徴はこの複数の半導体素子の回路形成面または
回路形成面の裏面に、電気的絶縁物を介して第1のリー
ドフレーム群を大々接続し、更に第1のリードフレーム
群と半導体素子とを例えばワイヤ等で電気的に接続する
ことにある。
回路形成面の裏面に、電気的絶縁物を介して第1のリー
ドフレーム群を大々接続し、更に第1のリードフレーム
群と半導体素子とを例えばワイヤ等で電気的に接続する
ことにある。
第3の特徴は第1のリードフレーム群の上記接続端部の
反対側の端部を外部リード群に連続する第2のリードフ
レーム群に接続することにある。
反対側の端部を外部リード群に連続する第2のリードフ
レーム群に接続することにある。
上記第3の改良案としてパッケージ内に内部配線板を設
け、この基板に第1のリードフレーム群と第2のリード
フレーム群を電気的に接続する構造も有効である。この
内部配線板は半導体装置を実装する基板に略平行に配置
され電気的絶縁物と配線パターンから成るものが化1表
的である。また内部配線板に代えて他の1枚の半導体素
子をこの半導体装置の実装基板に略平行に配置すること
も有効である。
け、この基板に第1のリードフレーム群と第2のリード
フレーム群を電気的に接続する構造も有効である。この
内部配線板は半導体装置を実装する基板に略平行に配置
され電気的絶縁物と配線パターンから成るものが化1表
的である。また内部配線板に代えて他の1枚の半導体素
子をこの半導体装置の実装基板に略平行に配置すること
も有効である。
また第2のリードフレー13群が外部リードと一体のリ
ードフレーム群とこれに接続するり−上フレーム群から
成ることが好ましい。
ードフレーム群とこれに接続するり−上フレーム群から
成ることが好ましい。
以上−において、複数の半導体素子は全て記憶素子であ
ることが有効である。また複数の半導体素子が記憶素子
とこの記憶素子を駆動制御する素子から成ることも有効
である。
ることが有効である。また複数の半導体素子が記憶素子
とこの記憶素子を駆動制御する素子から成ることも有効
である。
いずれにせよ放冷の観点で最も望ましい態様は、゛「導
体装置を実装する基板に対向するパッケージ表面の反対
側の面に封止樹脂による突起物を設け、この突起物の内
部に前記複数の゛を心棒素子の少なくとも一部分を収め
る構造となる。更には突起物は複数とし、夫々に1■■
記半導体素子の一部が収まるようにすることが望ましい
。
体装置を実装する基板に対向するパッケージ表面の反対
側の面に封止樹脂による突起物を設け、この突起物の内
部に前記複数の゛を心棒素子の少なくとも一部分を収め
る構造となる。更には突起物は複数とし、夫々に1■■
記半導体素子の一部が収まるようにすることが望ましい
。
本発明の半導体装置の型合方法は、半導体素子に絶縁膜
を介して第1のリードの端部を貼り付け。
を介して第1のリードの端部を貼り付け。
該第1のり−トと前記半導体素子とをワイヤポンディン
グし、前記第1のリードと外部リードに続く第2のリー
ドとを電気的に接続かつ固定し、その際前記半導体素子
が略垂直になるように配置し、しかる後以上の構成部品
を樹脂封止することを特徴とする。
グし、前記第1のリードと外部リードに続く第2のリー
ドとを電気的に接続かつ固定し、その際前記半導体素子
が略垂直になるように配置し、しかる後以上の構成部品
を樹脂封止することを特徴とする。
この場合、第2のリードに代えて、或いは第2のリード
の一部分として内部配線板或いは別の半導体素子を用い
ることも有効である。
の一部分として内部配線板或いは別の半導体素子を用い
ることも有効である。
[作用]
本発明では、半導体装置を実装する基板に平行に配置し
た、外部リード群に連続する内部リード群に対して、複
数の素子を配置し、前記素子に前記内部リード群とは異
なる内部リード群を素子に接着し、後者の内部リード群
と素子をワイヤで、両者のリード群とおしを溶接等で接
続したので、任意寸法、任意枚数の素子を一つのパッケ
ージに搭載することが可能であり、各部品の接続には、
従来より広く用いられている技術を適用したので、信頼
性、量産性に優れている。また、封止樹脂で形成した放
熱フィン内に素子を配置することにより、半導体素子か
らパッケージ表面までの樹脂を薄くできるので、熱抵抗
を低減することができる。
た、外部リード群に連続する内部リード群に対して、複
数の素子を配置し、前記素子に前記内部リード群とは異
なる内部リード群を素子に接着し、後者の内部リード群
と素子をワイヤで、両者のリード群とおしを溶接等で接
続したので、任意寸法、任意枚数の素子を一つのパッケ
ージに搭載することが可能であり、各部品の接続には、
従来より広く用いられている技術を適用したので、信頼
性、量産性に優れている。また、封止樹脂で形成した放
熱フィン内に素子を配置することにより、半導体素子か
らパッケージ表面までの樹脂を薄くできるので、熱抵抗
を低減することができる。
以下、本発明の実施例を用いて説明する。
本発明の第1実施例による樹脂封止型半導体装置の断面
図を第1図に示す。
図を第1図に示す。
本実施例では、この半導体装置を実装する基板に垂直に
、3個の半導体素子1a、lb、lcが配置されている
。それぞれの半導体素子の回路形成面には、電気的絶縁
物3a、3b+ 3cを介して、第1のリードフレーム
群2a、2b、2cが接着されており、第1のり−ドフ
レー13群と各素子は、ワイヤ5a、5b、5cにより
電気的に接続されている。
、3個の半導体素子1a、lb、lcが配置されている
。それぞれの半導体素子の回路形成面には、電気的絶縁
物3a、3b+ 3cを介して、第1のリードフレーム
群2a、2b、2cが接着されており、第1のり−ドフ
レー13群と各素子は、ワイヤ5a、5b、5cにより
電気的に接続されている。
第1のリードフレーム群の先端部7a、7b。
7cは、外部リードフレーム4a−1,,4,b−1に
連続する第2のリードフレーム群4 a −2。
連続する第2のリードフレーム群4 a −2。
4b−2に接続されている。外部リードを除く部材は、
樹脂6により封止されている。
樹脂6により封止されている。
次に、本実施例による半導体装置の製造方法の例につい
て述へる。まず、通常の多連のリードフレームを第1の
リードフレーム群として用い、これに樹脂フィルムを樹
脂接着剤で貼り付ける。半導体素子の回路形成面と樹脂
フィルムを接着し、第1のリードフレーム群と素子をワ
イヤで接続する。ここまでの工程は、すでに実用化して
5>るリー1へオンチップ構造半導体装置の製造工程と
全く同一である。
て述へる。まず、通常の多連のリードフレームを第1の
リードフレーム群として用い、これに樹脂フィルムを樹
脂接着剤で貼り付ける。半導体素子の回路形成面と樹脂
フィルムを接着し、第1のリードフレーム群と素子をワ
イヤで接続する。ここまでの工程は、すでに実用化して
5>るリー1へオンチップ構造半導体装置の製造工程と
全く同一である。
次に第1のリードフレーム群を切断し、先端を直角に折
り…口ずたものを必要個数用意する。続いて、通常の多
連のリードフレームを第2のリードフレーム群として用
い、先に用意した半導体素子、第1のリードフレームか
ら成る部品を、第2のリードフレームの所定の場所に治
具を用いて垂直に配置し、第1のリードフレーム先端と
第2のり−トフレームを溶接により接合する。このよう
に組立てた部品を通常の1〜ランスフアモ〜ルド技術に
より樹脂封止し、第2のリードフレームに切断。
り…口ずたものを必要個数用意する。続いて、通常の多
連のリードフレームを第2のリードフレーム群として用
い、先に用意した半導体素子、第1のリードフレームか
ら成る部品を、第2のリードフレームの所定の場所に治
具を用いて垂直に配置し、第1のリードフレーム先端と
第2のり−トフレームを溶接により接合する。このよう
に組立てた部品を通常の1〜ランスフアモ〜ルド技術に
より樹脂封止し、第2のリードフレームに切断。
折曲加工な施して外部リードを形成することにより、第
1図に示した樹脂封止型半導体装置を得ることができる
。
1図に示した樹脂封止型半導体装置を得ることができる
。
本実施例で用いる材料の例としては、リードフレーム群
には銅あるいは鉄ニツケル合金が挙げられ、第1のり−
トフレームと第2のリードフレームで別の材料を用いて
も良い。絶縁フィルムには、ポリイミド系樹脂を用いる
。ワイヤには、金を用い、表面を絶縁コートしたワイヤ
を用いても良い。
には銅あるいは鉄ニツケル合金が挙げられ、第1のり−
トフレームと第2のリードフレームで別の材料を用いて
も良い。絶縁フィルムには、ポリイミド系樹脂を用いる
。ワイヤには、金を用い、表面を絶縁コートしたワイヤ
を用いても良い。
封止樹脂には、フィンを含有したエポキシ樹脂を用いる
。リー1−フレームの1容接には、レーザービーム溶接
を用いる。
。リー1−フレームの1容接には、レーザービーム溶接
を用いる。
本実施例では、一つのパッケージに3枚の素子を搭載し
たが、任意の数の半導体素子を搭載することができる。
たが、任意の数の半導体素子を搭載することができる。
尚、各素子の寸法も任意である。
第1図の断面において、半導体素子1bと10は同一の
リード4 b−2に接続されているが、各半導体素子の
各電極とリードフレームの接続は電気回路的理由により
決定される。
リード4 b−2に接続されているが、各半導体素子の
各電極とリードフレームの接続は電気回路的理由により
決定される。
更に第1図の紙面垂直方向に複数列の半導体素子を配対
しても良い。例えば第1図において紙面垂直方向に3個
ずつ2列の半導体素子を配置すれば、全部で6個の半導
体素子を一つのパッケージに搭載することができる。
しても良い。例えば第1図において紙面垂直方向に3個
ずつ2列の半導体素子を配置すれば、全部で6個の半導
体素子を一つのパッケージに搭載することができる。
以上述べたように、本実施例によれば、任意枚数、任意
寸法の半導体素子を通常の材料、工程により一つのパッ
ケージに収納することができ、半導体装置の高集積化を
図ることができる。
寸法の半導体素子を通常の材料、工程により一つのパッ
ケージに収納することができ、半導体装置の高集積化を
図ることができる。
本発明の第2実施例による樹脂封止型半導体装置の断面
図を第2図に示す。
図を第2図に示す。
本実施例では、この半導体装置を実装する基板に垂直に
、3個の半導体素子La、lb、1.cが配置されてい
る。それぞれの素子の回路形成面の裏面には、電気絶縁
物3a、3b、3cを介して、第1のリードフレーム群
2a、2b、2cが接着されており、第1のリードフレ
ーム群と半導体素子は、ワイヤ5a、5b、5cにより
電気的に接続されている。その他の構造は、第1実施例
と同−である。
、3個の半導体素子La、lb、1.cが配置されてい
る。それぞれの素子の回路形成面の裏面には、電気絶縁
物3a、3b、3cを介して、第1のリードフレーム群
2a、2b、2cが接着されており、第1のリードフレ
ーム群と半導体素子は、ワイヤ5a、5b、5cにより
電気的に接続されている。その他の構造は、第1実施例
と同−である。
製造方法は、第1実施例1と同様であり、まず素子を絶
縁フィルムを介してリードフレームに接着し、リードフ
レームと素子をワイヤで接続したものを必要数用意し、
このれらを第2のリードフレームに溶接する。
縁フィルムを介してリードフレームに接着し、リードフ
レームと素子をワイヤで接続したものを必要数用意し、
このれらを第2のリードフレームに溶接する。
本実施例は、特に電極が素子周辺にi′l[!置された
素子を用いる場合に有効である。
素子を用いる場合に有効である。
本発明の第3実施例による樹脂封止型半導体装置の一断
面図を第3図に示す。
面図を第3図に示す。
本実施例では、素子、電気絶縁物、第1のり−トフレー
・11.ワイヤから成る構造は第1実施例と同じである
が、第1のリードフレームと第2のリードフレームの接
続方法が異なっている。すなわち、中央の半導体素子]
bと電気的に接続された第1のリードフレーム2bは、
第1のリードフレームの下方に設けられた第2のリード
フレームの一部8に溶接されている。
・11.ワイヤから成る構造は第1実施例と同じである
が、第1のリードフレームと第2のリードフレームの接
続方法が異なっている。すなわち、中央の半導体素子]
bと電気的に接続された第1のリードフレーム2bは、
第1のリードフレームの下方に設けられた第2のリード
フレームの一部8に溶接されている。
第4図は、第3実施例の第3図とは異なる断面を示す。
第2のリードフレームの一部8は、その先端部8aにお
いて、外部リード4a−1’ に溶接されている。従っ
て、半導体素子1bのワイヤ5 bで接続した電極は、
外部リード4a−1’ と電気的に接続することができ
る。
いて、外部リード4a−1’ に溶接されている。従っ
て、半導体素子1bのワイヤ5 bで接続した電極は、
外部リード4a−1’ と電気的に接続することができ
る。
このように、第2のリードフレームを外部り−トと一体
のリードフレームと外部リードに溶接等で接合したリー
ドフレームから構成して多層状態にすることにより、パ
ラ)1−ジ内部の電気的接続の自由度を増大することが
できる。
のリードフレームと外部リードに溶接等で接合したリー
ドフレームから構成して多層状態にすることにより、パ
ラ)1−ジ内部の電気的接続の自由度を増大することが
できる。
なお、本実施例では、第2のリードフレームは2Mにな
っているが、他のリードフレームをさらに溶接等により
接合することにより、さらに多層にすることは容易であ
る。また、リードフレーム8と外部リード4a−1’
との接続は、第1.第2のリードフレームの接続時に同
時に行っても良いし、予め8と4 a −1’ を接続
した第2のリードフレームを用意した後、第1のり−l
〜フレームを第2のリードフレームに溶接等で接続して
も良い。
っているが、他のリードフレームをさらに溶接等により
接合することにより、さらに多層にすることは容易であ
る。また、リードフレーム8と外部リード4a−1’
との接続は、第1.第2のリードフレームの接続時に同
時に行っても良いし、予め8と4 a −1’ を接続
した第2のリードフレームを用意した後、第1のり−l
〜フレームを第2のリードフレームに溶接等で接続して
も良い。
本発明の第4実施例による樹脂封止型半導体装置の断面
図を第5図に示す。
図を第5図に示す。
本実施例では、半導体素子、第1のリードフレーム、絶
縁物、ワイヤの構造は第1実施例と同じであるが、パッ
ケージ内部に絶縁物11と配線パターンloa、10b
から成る内部配線板9を水平に設け、配線パターン10
aと第1のリードフレーム2a、2b、2cおよびi[
!線パターン10aと外部り−F4a−1,4b−1に
連続する第2のリードフレーム11a−2,4b−2を
それぞれ接続することにより、素子と外部リードの電気
的接続を図った。
縁物、ワイヤの構造は第1実施例と同じであるが、パッ
ケージ内部に絶縁物11と配線パターンloa、10b
から成る内部配線板9を水平に設け、配線パターン10
aと第1のリードフレーム2a、2b、2cおよびi[
!線パターン10aと外部り−F4a−1,4b−1に
連続する第2のリードフレーム11a−2,4b−2を
それぞれ接続することにより、素子と外部リードの電気
的接続を図った。
内部配線板9は、表面の配線パターン1.0 aの他に
、内部の配線パターン10 bが設けられた多層基板と
な−)でおり、各層の電気的接続には、通常のプリント
載板と同様にスルーホール12髪用いている。
、内部の配線パターン10 bが設けられた多層基板と
な−)でおり、各層の電気的接続には、通常のプリント
載板と同様にスルーホール12髪用いている。
本実施例では、多層の内部配線板9を用いているので、
パッケージ内部の電気的接続の自由度が極めて大きい。
パッケージ内部の電気的接続の自由度が極めて大きい。
内部配線板9の材質としては、通常用いられているプリ
ント基板と同様のものを用いることができ、例えば、セ
ラミック基板、ガラスエポキシ基板を用いることができ
る。また、第1、第2のリードと内部配線板の接続には
、溶接を用いることが半導体装置の信頼性1−望ましい
が、はんだ等を用いたろう付けでも良い。また内部配線
板にキャパシタ、抵抗等の受動部品を搭載することもで
きる。
ント基板と同様のものを用いることができ、例えば、セ
ラミック基板、ガラスエポキシ基板を用いることができ
る。また、第1、第2のリードと内部配線板の接続には
、溶接を用いることが半導体装置の信頼性1−望ましい
が、はんだ等を用いたろう付けでも良い。また内部配線
板にキャパシタ、抵抗等の受動部品を搭載することもで
きる。
本発明の第5実施例による樹脂封止型半導体装置の一断
面図を第6図に示す。
面図を第6図に示す。
本実施例では、第3実施例の半導体装置における第2の
リードフレームの一部8に絶縁物3dを介して、水平に
配置された半導体素子1dを接着し、半導体素子1dと
第2のリードフレームの一部8とをワイヤ5dにより電
気的に接続している。
リードフレームの一部8に絶縁物3dを介して、水平に
配置された半導体素子1dを接着し、半導体素子1dと
第2のリードフレームの一部8とをワイヤ5dにより電
気的に接続している。
第2のリードフレームの一部8は、第3実施例の第4図
と同様に、他の断面において、他の外部リー1−に接続
されている。半導体装置を本実施例のように構成するこ
とにより、半導体素子を第1〜第4実施例の場合より一
個多く搭載することができる。
と同様に、他の断面において、他の外部リー1−に接続
されている。半導体装置を本実施例のように構成するこ
とにより、半導体素子を第1〜第4実施例の場合より一
個多く搭載することができる。
なお、半導体素子1dは、その回路形成面の裏[Kiを
第2のリードフレームの一部8に絶縁物を介して接着し
てもよいし、また1、第4実施例における内部配線板9
のF而に接着し、内部配線板9の下面に配線パターンを
設け、これと半導体素子1dの電極をワイヤ等により電
気的に接続しても良い。
第2のリードフレームの一部8に絶縁物を介して接着し
てもよいし、また1、第4実施例における内部配線板9
のF而に接着し、内部配線板9の下面に配線パターンを
設け、これと半導体素子1dの電極をワイヤ等により電
気的に接続しても良い。
本発明の第6実施例による樹脂封止型半導体装Yiの断
面を第7図に示す。
面を第7図に示す。
本実施例では、封止樹脂6の突起物6a、6b。
6cを設け、これらの突起物内部に半導体素子1、、
a、 1. b、 1. cをそれぞれ配置した。
a、 1. b、 1. cをそれぞれ配置した。
その他の構造は第1実施例と同しである。樹脂の突起物
6a、6b、6cは、放熱フィンの効率を発揮するため
、各半導体素子で発生した熱に効果よく外部に放熱する
ことができ、崖心体装置の熱抵抗を大幅に低減すること
ができる。この構造では、突起物+l;i−1ろ(・1
1脂のJqさは、熱抵抗低減のためにてきるだけ薄くす
ることが望ましい。なお、第2〜第5実施例においても
、各半導体素子を突起物の内部に配置することで、本実
施例と全く同し効果が得られることは、言うまでもない
。
6a、6b、6cは、放熱フィンの効率を発揮するため
、各半導体素子で発生した熱に効果よく外部に放熱する
ことができ、崖心体装置の熱抵抗を大幅に低減すること
ができる。この構造では、突起物+l;i−1ろ(・1
1脂のJqさは、熱抵抗低減のためにてきるだけ薄くす
ることが望ましい。なお、第2〜第5実施例においても
、各半導体素子を突起物の内部に配置することで、本実
施例と全く同し効果が得られることは、言うまでもない
。
本発明の第7実施例では、第1−〜第6実施例における
樹脂封止型半導体装置に搭載する半導体素子を記憶素子
に限定した。一般に、複搬の半導体素子を一つのパッケ
ージに搭載すると、内部配線が複雑になり、外部リード
の数が多くなるため、搭載できる半導体素子の種類と個
数に制限を受[づる。ところが、記憶素子では、搭載す
る半導体素子を多くしても、内部配線で処理することに
より、外部リードの数を増やす必要が無くなる。また、
内部配線自体もそれほど複雑にはならない。さらに、本
発明のように、複数個の素子を一つのパッケージに搭載
するメリットが大きいのは、記憶素子半導体装置である
。なお、本実施例において、搭載する素子を記憶素子と
これを暉動制御する半導体素子の2種にしても良い。ま
た、第4実施例を用いれば、記憶素子に必要なキャパシ
タを内蔵することも可能である。
樹脂封止型半導体装置に搭載する半導体素子を記憶素子
に限定した。一般に、複搬の半導体素子を一つのパッケ
ージに搭載すると、内部配線が複雑になり、外部リード
の数が多くなるため、搭載できる半導体素子の種類と個
数に制限を受[づる。ところが、記憶素子では、搭載す
る半導体素子を多くしても、内部配線で処理することに
より、外部リードの数を増やす必要が無くなる。また、
内部配線自体もそれほど複雑にはならない。さらに、本
発明のように、複数個の素子を一つのパッケージに搭載
するメリットが大きいのは、記憶素子半導体装置である
。なお、本実施例において、搭載する素子を記憶素子と
これを暉動制御する半導体素子の2種にしても良い。ま
た、第4実施例を用いれば、記憶素子に必要なキャパシ
タを内蔵することも可能である。
第8実施例シ第8図に示す。この例は樹脂封止体の突起
物による放冷フィンを備えたものの−・態様で、他は内
部記憶板9を用いた第4実施例と同じである。また第9
実施例を第9図に示す。この例は同しく樹脂封止体の突
起物による放冷フィンを備えたものの一態様で、他は別
の半導体素子]dを用いた第5実施例と同しである。
物による放冷フィンを備えたものの−・態様で、他は内
部記憶板9を用いた第4実施例と同じである。また第9
実施例を第9図に示す。この例は同しく樹脂封止体の突
起物による放冷フィンを備えたものの一態様で、他は別
の半導体素子]dを用いた第5実施例と同しである。
第10実施例は第10図の通りであり、第11図は第1
1実施例を示すものである。いずれも第8実施例、第1
〕実施例夫々におけるり一トオンチップタイプのリード
接続を、チンプオンリードのタイプに代えたものである
。
1実施例を示すものである。いずれも第8実施例、第1
〕実施例夫々におけるり一トオンチップタイプのリード
接続を、チンプオンリードのタイプに代えたものである
。
本発明による樹脂1′・f正型半導体装置は、以−ヒ説
明したように構成されているので、任意・]゛法、任意
枚数の半導体素子を一つのパッケージに重ねて搭載する
ことができるので、+4L−導体装置の集積度を大幅に
向I−させることができる。特に、記憶素子を用いた半
導体装置には有効である。
明したように構成されているので、任意・]゛法、任意
枚数の半導体素子を一つのパッケージに重ねて搭載する
ことができるので、+4L−導体装置の集積度を大幅に
向I−させることができる。特に、記憶素子を用いた半
導体装置には有効である。
4、回向の簡東な説明
一24=
第1図、第2図、第3図、第4図、第5図、第6図、第
7図、第8図、第9図、第10図並びに第11図は夫々
本発明の樹脂封止型半導体装置の実施例の断面図である
。
7図、第8図、第9図、第10図並びに第11図は夫々
本発明の樹脂封止型半導体装置の実施例の断面図である
。
1、、 a 、 11> 、 1 c 、 1 d
半導体素子、2a。
半導体素子、2a。
2b、2c・・第1のリードフレーム群、3a。
3b、3c 電気的絶縁物、4. a−1、4b−+
−。
−。
4a−1’ 、4b−1’ ・ 外部リード、4a−
2゜4b−2第2のリードフレーム群、5 a H5b
+5c、5d ワイヤ、6 封止樹脂、6a、6b
。
2゜4b−2第2のリードフレーム群、5 a H5b
+5c、5d ワイヤ、6 封止樹脂、6a、6b
。
6c 封止樹脂の突起物、7a、7b、7c 第1の
り−トフレーム群の先端、8 ・第2のリードフレーム
群の一部、8a・・第2のリードフレーム群の一部の先
端、9・・内部配線板、1− Oa 、 101)内部
配線板の配線パターン、11 内部配線板の絶縁物、1
2 ・内部配線板のスルーホール。
り−トフレーム群の先端、8 ・第2のリードフレーム
群の一部、8a・・第2のリードフレーム群の一部の先
端、9・・内部配線板、1− Oa 、 101)内部
配線板の配線パターン、11 内部配線板の絶縁物、1
2 ・内部配線板のスルーホール。
第3 図
S 笑2/lリードフレーム
第 4 図
/ス /b /c
第 5 図
12 スが−ホー2〆
第 7 図
力 Z 凶
Claims (1)
- 【特許請求の範囲】 1、複数の半導体素子と、外部リード群と内部リード群
の集合体から成るリードフレームと、前記半導体素子と
前記リードフレームを電気的に接続する部材を設け、前
記リードフレームの一部と前記半導体素子と前記電気的
接続部材とを樹脂で封止することによりパッケージを形
成する樹脂封止型半導体装置において、前記複数の半導
体素子をこの半導体装置を実装する基板に対して交差す
る方向に配置し、該複数の半導体素子の回路形成面に電
気的絶縁物を介して第1のリードフレーム群を夫々接続
し、該第1のリードフレーム群と前記半導体素子を電気
的に接続し、該第1のリードフレーム群の該接続端部の
反対側の端部を前記外部リード群に連続する第2のリー
ドフレーム群に接続することを特徴とする樹脂封止型半
導体装置。 2、複数の半導体素子と、外部リード群と内部リード群
の集合体から成るリードフレームと、前記半導体素子と
前記リードフレームを電気的に接続する部材を設け、前
記リードフレームの一部と前記半導体素子と前記電気的
接続部材とを樹脂で封止することによりパッケージを形
成する樹脂封止型半導体装置において、前記複数の半導
体素子をこの半導体装置を実装する基板に対して交差す
る方向に配置し、該複数の半導体素子の回路形成面の裏
面に電気的絶縁物を介して第1のリードフレーム群を夫
々接続し、該第1のリードフレーム群と前記半導体素子
を電気的に接続し、該第1のリードフレーム群の該接続
端部の反対側の端部を前記外部リード群に連続する第2
のリードフレーム群に接続することを特徴とする樹脂封
止型半導体装置。 3、複数の半導体素子と、外部リード群と内部リード群
の集合体から成るリードフレームと、前記半導体素子と
前記リードフレームを電気的に接続する部材を設け、前
記リードフレームの一部と前記半導体素子と前記電気的
接続部材とを樹脂で封止することによりパッケージを形
成する樹脂封止型半導体装置において、前記複数の半導
体素子をこの半導体装置を実装する基板に対して交差す
る方向に配置し、該複数の半導体素子の回路形成面に電
気的絶縁物を介して第1のリードフレーム群を夫々接続
し、パッケージ内に内部配線板を設け、この基板に前記
第1のリードフレーム群と外部リードに接続する第2の
リードフレーム群を電気的に接続することを特徴とする
樹脂封止型半導体装置。 4、複数の半導体素子と、外部リード群と内部リード群
の集合体から成るリードフレームと、前記半導体素子と
前記リードフレームを電気的に接続する部材を設け、前
記リードフレームの一部と前記半導体素子と前記電気的
接続部材とを樹脂で封止することによりパッケージを形
成する樹脂封止型半導体装置において、前記複数の半導
体素子をこの半導体装置を実装する基板に対して交差す
る方向に配置し、該複数の半導体素子の回路形成面の裏
面に電気的絶縁物を介して第1のリードフレーム群を夫
々接続し、パッケージ内に内部配線板を設け、この基板
に前記第1のリードフレーム群と外部リードに接続する
第2のリードフレーム群を電気的に接続することを特徴
とする樹脂封止型半導体装置。 5、請求項3または4において、前記内部配線板は半導
体装置を実装する基板に略平行に配置され電気的絶縁物
と配線パターンから成ることを特徴とする樹脂封止型半
導体装置。6、請求項1乃至5のいずれかにおいて、前
記複数の半導体素子の他に更に1枚の半導体素子をこの
半導体装置を実装する基板に略平行に配置し、前記外部
リード群に接続する前記第2のリードフレーム群と電気
的に接続したことを特徴とする樹脂封止型半導体装置。 7、請求項1乃至5のいずれかにおいて、前記第2のリ
ードフレーム群が外部リードと一体のリードフレーム群
とこれに接続するリードフレーム群から成ることを特徴
とする樹脂封止型半導体装置。 8、請求項1乃至7のいずれかにおいて、前記複数の半
導体素子の配置は前記実装基板に対して略垂直であるこ
とを特徴とする樹脂封止型半導体装置。 9、請求項1乃至7のいずれかにおいて、前記複数の半
導体素子の配置は前記第2のリードフレーム群の主面に
対し略垂直であることを特徴とする樹脂封止型半導体装
置。 10、請求項1乃至9のいずれかにおいて、前記複数の
半導体素子は全て記憶素子であることを特徴とする樹脂
封止型半導体装置。 11、請求項1乃至9のいずれかにおいて、前記複数の
半導体素子は記憶素子と該記憶素子を駆動制御する素子
から成ることを特徴とする樹脂封止型半導体装置。 12、請求項1乃至11のいずれかにおいて、前記第1
のリードフレーム群と前記各半導体素子との電気的接続
はワイヤによることを特徴とする樹脂封止型半導体装置
。 13、請求項1乃至12のいずれかにおいて、この半導
体装置を実装する基板に対向するパッケージ表面の反対
側の面に封止樹脂による突起物を設け、この突起物の内
部に前記複数の半導体素子の少なくとも一部分を収める
ことを特徴とする樹脂封止型半導体装置。 14、請求項13において、前記突起物は複数とし、夫
々に前記半導体素子の一部が収まるようにすることを特
徴とする樹脂封止型半導体装置。 15、半導体素子に絶縁膜を介して第1のリードフレー
ムの端部を貼り付け、該第1のリードと前記半導体素子
とをワイヤボンディングし、前記第1のリードと外部リ
ードに続く第2のリードとを電気的に接続かつ固定し、
その際前記半導体素子が略垂直になるように配置し、し
かる後以上の構成部品を樹脂封止することを特徴とする
樹脂封止型半導体装置の製造方法。 16、請求項15において、前記第2のリードに代えて
内部配線板を用いることを特徴とする樹脂封止型半導体
装置の製造方法。 17、請求項15において、前記第2のリードに代えて
別の半導体素子を用いることを特徴とする樹脂封止型半
導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2306305A JPH04179263A (ja) | 1990-11-14 | 1990-11-14 | 樹脂封止型半導体装置とその製造方法 |
KR1019910019487A KR950005450B1 (ko) | 1990-11-14 | 1991-11-04 | 수지봉지형 반도체장치와 그 제조방법 |
US07/791,551 US5295045A (en) | 1990-11-14 | 1991-11-14 | Plastic-molded-type semiconductor device and producing method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2306305A JPH04179263A (ja) | 1990-11-14 | 1990-11-14 | 樹脂封止型半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04179263A true JPH04179263A (ja) | 1992-06-25 |
Family
ID=17955509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2306305A Pending JPH04179263A (ja) | 1990-11-14 | 1990-11-14 | 樹脂封止型半導体装置とその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5295045A (ja) |
JP (1) | JPH04179263A (ja) |
KR (1) | KR950005450B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5463251A (en) * | 1992-07-08 | 1995-10-31 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor package having improved durability |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE9413550U1 (de) * | 1994-08-23 | 1996-01-11 | Dylec Ltd., Saint Peter Port, Guernsey | Halbleiteranordnung mit wenigstens einem Halbleiterbauelement |
DE19612599A1 (de) * | 1996-03-29 | 1997-10-02 | Bosch Gmbh Robert | Anordnung zur Befestigung eines Kabelbaums an einer Trägerplatte |
US6079332A (en) * | 1996-11-01 | 2000-06-27 | The Ensign-Bickford Company | Shock-resistant electronic circuit assembly |
US6311621B1 (en) | 1996-11-01 | 2001-11-06 | The Ensign-Bickford Company | Shock-resistant electronic circuit assembly |
US6037661A (en) * | 1996-12-20 | 2000-03-14 | International Business Machines | Multichip module |
JP2000068444A (ja) * | 1998-08-26 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置 |
US6885562B2 (en) * | 2001-12-28 | 2005-04-26 | Medtronic Physio-Control Manufacturing Corporation | Circuit package and method for making the same |
JP2003258192A (ja) * | 2002-03-01 | 2003-09-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
US6833978B2 (en) * | 2002-04-24 | 2004-12-21 | Hitachi Global Storage Technologies | Micro-actuator integrated lead suspension head terminations |
US20120119345A1 (en) * | 2010-11-15 | 2012-05-17 | Cho Sungwon | Integrated circuit packaging system with device mount and method of manufacture thereof |
CN102945821B (zh) * | 2012-11-28 | 2015-07-29 | 贵州振华风光半导体有限公司 | 高密度厚膜混合集成电路的集成方法 |
CN102931124B (zh) * | 2012-11-28 | 2015-11-18 | 贵州振华风光半导体有限公司 | 高密度薄膜混合集成电路的集成方法 |
CN103050414B (zh) * | 2012-11-28 | 2016-06-29 | 贵州振华风光半导体有限公司 | 三维集成高密度厚薄膜多芯片组件的集成方法 |
CN103107105B (zh) * | 2012-12-12 | 2015-06-24 | 贵州振华风光半导体有限公司 | 多芯片组件同质键合***质量一致性改进方法 |
CN103280424B (zh) * | 2012-12-12 | 2015-10-28 | 贵州振华风光半导体有限公司 | 一种高集成度功率厚膜混合集成电路的集成方法 |
CN103151276B (zh) * | 2012-12-12 | 2015-08-19 | 贵州振华风光半导体有限公司 | 一种高集成度功率薄膜混合集成电路的集成方法 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6159862A (ja) * | 1984-08-31 | 1986-03-27 | Fujitsu Ltd | 半導体装置 |
US5049527A (en) * | 1985-06-25 | 1991-09-17 | Hewlett-Packard Company | Optical isolator |
JPS628529A (ja) * | 1985-07-04 | 1987-01-16 | Toshiba Corp | 半導体装置の製造方法 |
JPS62119952A (ja) * | 1985-11-19 | 1987-06-01 | Nec Corp | 集積回路装置 |
JPS62131555A (ja) * | 1985-12-03 | 1987-06-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPS62260352A (ja) * | 1986-05-06 | 1987-11-12 | Mitsubishi Electric Corp | 半導体装置 |
JPS62293749A (ja) * | 1986-06-13 | 1987-12-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の3次元的実装構造およびその製造方法 |
JPS63124450A (ja) * | 1986-11-12 | 1988-05-27 | Nec Kyushu Ltd | 半導体集積回路 |
JPH0652768B2 (ja) * | 1987-03-09 | 1994-07-06 | 日本電気株式会社 | モ−ルドic |
JPH0199248A (ja) * | 1987-10-13 | 1989-04-18 | Mitsubishi Electric Corp | 半導体装置 |
JPH01220837A (ja) * | 1988-02-29 | 1989-09-04 | Nec Corp | 半導体集積回路装置 |
JPH01257361A (ja) * | 1988-04-07 | 1989-10-13 | Nec Corp | 樹脂封止型半導体装置 |
JPH01295454A (ja) * | 1988-05-24 | 1989-11-29 | Matsushita Electric Works Ltd | 半導体装置 |
IT1217801B (it) * | 1988-06-08 | 1990-03-30 | Honeywell Rull Italia S P A | Apparato per rimozione/inserzione a caldo su un bus di connessione di unita, di registrazione magnetica a supporto non rimovibile |
IT1221258B (it) * | 1988-06-22 | 1990-06-27 | Sgs Thomson Microelectronics | Contenitore plastico a cavita' per dispositivi semiconduttore |
JPH0750759B2 (ja) * | 1988-07-01 | 1995-05-31 | シャープ株式会社 | 半導体装置 |
JP2855719B2 (ja) * | 1989-03-20 | 1999-02-10 | セイコーエプソン株式会社 | 半導体装置 |
JPH0350758A (ja) * | 1989-07-18 | 1991-03-05 | Toshiba Corp | 樹脂封止型半導体装置 |
US5014113A (en) * | 1989-12-27 | 1991-05-07 | Motorola, Inc. | Multiple layer lead frame |
US5064968A (en) * | 1990-01-16 | 1991-11-12 | Hughes Aircraft Company | Domed lid for integrated circuit package |
US5161304A (en) * | 1990-06-06 | 1992-11-10 | Sgs-Thomson Microelectronics, Inc. | Method for packaging an electronic circuit device |
KR940007649B1 (ko) * | 1991-04-03 | 1994-08-22 | 삼성전자 주식회사 | 반도체 패키지 |
-
1990
- 1990-11-14 JP JP2306305A patent/JPH04179263A/ja active Pending
-
1991
- 1991-11-04 KR KR1019910019487A patent/KR950005450B1/ko not_active IP Right Cessation
- 1991-11-14 US US07/791,551 patent/US5295045A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5463251A (en) * | 1992-07-08 | 1995-10-31 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor package having improved durability |
Also Published As
Publication number | Publication date |
---|---|
US5295045A (en) | 1994-03-15 |
KR920010850A (ko) | 1992-06-27 |
KR950005450B1 (ko) | 1995-05-24 |
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