JPH09199526A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 １種類のパッケージでキャビティアップ方式
及びキャビティダウン方式の両方式のパッケージに対処
することが可能な技術を提供する。 【解決手段】 半導体チップ４を配置するキャビティ２
を有する配線基板１を用いてパッケージを構成した構造
において、前記キャビティ２側の面１Ａ及びこれと逆の
面１Ｂの所望位置に各々互いに導通する下地導電層１０
を設ける。この下地導電層には必要に応じて実装用電極
１１が接続可能に構成されている。
及びキャビティダウン方式の両方式のパッケージに対処
することが可能な技術を提供する。 【解決手段】 半導体チップ４を配置するキャビティ２
を有する配線基板１を用いてパッケージを構成した構造
において、前記キャビティ２側の面１Ａ及びこれと逆の
面１Ｂの所望位置に各々互いに導通する下地導電層１０
を設ける。この下地導電層には必要に応じて実装用電極
１１が接続可能に構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、キャビティを有する配線基板を用いてパッケ
ージを構成し、この配線基板の実装面にボール状の実装
用電極を設けた半導体装置に適用して有効な技術に関す
る。
し、特に、キャビティを有する配線基板を用いてパッケ
ージを構成し、この配線基板の実装面にボール状の実装
用電極を設けた半導体装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】半導体装置の代表として知られるＬＳＩ
は、多くの機能が要求されるにつれて集積度はより高ま
って、ますます多ピン化の傾向にある。このような多ピ
ン化に適したＬＳＩのパッケージとして、ＢＧＡ（Ｂａ
ｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造が知られている。こ
のようなＢＧＡ構造は、例えば、日経ＢＰ社発行、「日
経エレクトロニクス」、１９９４、２−１４号、Ｐ５９
〜Ｐ７３、あるいは同社発行、同誌、１９９４、２−２
８号、Ｐ１１１〜Ｐ１１７に記載されている。
は、多くの機能が要求されるにつれて集積度はより高ま
って、ますます多ピン化の傾向にある。このような多ピ
ン化に適したＬＳＩのパッケージとして、ＢＧＡ（Ｂａ
ｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造が知られている。こ
のようなＢＧＡ構造は、例えば、日経ＢＰ社発行、「日
経エレクトロニクス」、１９９４、２−１４号、Ｐ５９
〜Ｐ７３、あるいは同社発行、同誌、１９９４、２−２
８号、Ｐ１１１〜Ｐ１１７に記載されている。
【０００３】このＢＧＡ構造は、表面実装型のＬＳＩに
おいて、リードの代わりにボール状の実装用電極を用い
るようにしたものであり、この実装用電極は複数個がパ
ッケージを構成する配線基板の裏面（実装面）に格子状
に配置されている。このＢＧＡ構造のパッケージは、Ｌ
ＳＩにおいてこれ以前から用いられている代表的なパッ
ケージであるＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａ
ｇｅ）に比較して、より高集積化された場合のピンピッ
チを小さくでき、同じピン数の場合にはパッケージの面
積を小さくできるという利点がある。
おいて、リードの代わりにボール状の実装用電極を用い
るようにしたものであり、この実装用電極は複数個がパ
ッケージを構成する配線基板の裏面（実装面）に格子状
に配置されている。このＢＧＡ構造のパッケージは、Ｌ
ＳＩにおいてこれ以前から用いられている代表的なパッ
ケージであるＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａ
ｇｅ）に比較して、より高集積化された場合のピンピッ
チを小さくでき、同じピン数の場合にはパッケージの面
積を小さくできるという利点がある。
【０００４】また、ＬＳＩのパッケージとして、キャビ
ティを有する例えばセラミック、ＢＴ樹脂などからなる
多層配線構造の配線基板を用いて構成したものが知られ
ている。このパッケージは配線基板のキャビティ内に半
導体チップを配置して、実装基板に対してキャビティ側
を上方向に向けて実装するキャビティアップ方式、ある
いはキャビティ側を下方向に向けて実装するキャビティ
ダウン方式がある。
ティを有する例えばセラミック、ＢＴ樹脂などからなる
多層配線構造の配線基板を用いて構成したものが知られ
ている。このパッケージは配線基板のキャビティ内に半
導体チップを配置して、実装基板に対してキャビティ側
を上方向に向けて実装するキャビティアップ方式、ある
いはキャビティ側を下方向に向けて実装するキャビティ
ダウン方式がある。
【０００５】このようなキャビティアップ方式あるいは
キャビティダウン方式のパッケージは、例えば、日経Ｂ
Ｐ社発行、１９９３年５月３１日発行、「ＶＬＳＩパッ
ケージング技術（上）」、Ｐ１６５〜Ｐ１７１に記載さ
れている。
キャビティダウン方式のパッケージは、例えば、日経Ｂ
Ｐ社発行、１９９３年５月３１日発行、「ＶＬＳＩパッ
ケージング技術（上）」、Ｐ１６５〜Ｐ１７１に記載さ
れている。
【０００６】ここで、２種類のパッケージのうちキャビ
ティダウン方式のパッケージでは、配線基板の実装面と
反対側に放熱板を取り付けることができるので、特に放
熱性に優れているという利点を備えている。
ティダウン方式のパッケージでは、配線基板の実装面と
反対側に放熱板を取り付けることができるので、特に放
熱性に優れているという利点を備えている。
【０００７】キャビティアップ方式のパッケージでは、
実装面となるキャビティ側と逆の面の配線基板に下地導
電層を介してボール状の実装用電極を接続し、一方、キ
ャビティダウン方式のパッケージでは、実装面となるキ
ャビティ側の面の配線基板に下地導電層を介して実装用
電極を接続している。このため、キャビティアップ方式
では実装面となるキャビティ側と逆の面に下地導電層を
形成した配線基板を用い、キャビティダウン方式では実
装面となるキャビティ側の面に下地導電層を形成した配
線基板を用いている。
実装面となるキャビティ側と逆の面の配線基板に下地導
電層を介してボール状の実装用電極を接続し、一方、キ
ャビティダウン方式のパッケージでは、実装面となるキ
ャビティ側の面の配線基板に下地導電層を介して実装用
電極を接続している。このため、キャビティアップ方式
では実装面となるキャビティ側と逆の面に下地導電層を
形成した配線基板を用い、キャビティダウン方式では実
装面となるキャビティ側の面に下地導電層を形成した配
線基板を用いている。
【０００８】
【発明が解決しようとする課題】従来のＬＳＩにおい
て、前記のようなキャビティアップ方式及びキャビティ
ダウン方式の両方式のパッケージが必要な場合には、各
々キャビティ側と逆の面に下地導電層を形成した配線基
板及びキャビティ側の面に下地導電層を形成した配線基
板を用いなければならない。従って、２種類のパッケー
ジを用意しなければならないので、コストアップが避け
られないという問題がある。
て、前記のようなキャビティアップ方式及びキャビティ
ダウン方式の両方式のパッケージが必要な場合には、各
々キャビティ側と逆の面に下地導電層を形成した配線基
板及びキャビティ側の面に下地導電層を形成した配線基
板を用いなければならない。従って、２種類のパッケー
ジを用意しなければならないので、コストアップが避け
られないという問題がある。
【０００９】本発明の目的は、１種類のパッケージでキ
ャビティアップ方式及びキャビティダウン方式の両方式
のパッケージに対処することが可能な技術を提供するこ
とにある。
ャビティアップ方式及びキャビティダウン方式の両方式
のパッケージに対処することが可能な技術を提供するこ
とにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１２】本発明の半導体装置は、キャビティを有す
る配線基板を用いてパッケージを構成し、前記キャビテ
ィ内に半導体チップを配置するとともに、前記半導体チ
ップの表面と前記配線基板との間にワイヤをボンディン
グした半導体装置であって、前記配線基板のキャビティ
側の面及びこれと逆の面の所望位置に各々互いに導通す
る下地導電層を設け、この下地導電層に実装用電極を接
続可能に構成している。
る配線基板を用いてパッケージを構成し、前記キャビテ
ィ内に半導体チップを配置するとともに、前記半導体チ
ップの表面と前記配線基板との間にワイヤをボンディン
グした半導体装置であって、前記配線基板のキャビティ
側の面及びこれと逆の面の所望位置に各々互いに導通す
る下地導電層を設け、この下地導電層に実装用電極を接
続可能に構成している。
【００１３】上述した手段によれば、本発明の半導体装
置は、半導体チップを配置するキャビティを有する配線
基板を用いてパッケージを構成した構造において、前記
キャビティ側の面及びこれと逆の面の所望位置に各々互
いに導通する下地導電層を設け、この下地導電層に実装
用電極を接続可能に構成しているので、１種類のパッケ
ージでキャビティアップ方式及びキャビティダウン方式
の両方式のパッケージに対処することが可能となる。
置は、半導体チップを配置するキャビティを有する配線
基板を用いてパッケージを構成した構造において、前記
キャビティ側の面及びこれと逆の面の所望位置に各々互
いに導通する下地導電層を設け、この下地導電層に実装
用電極を接続可能に構成しているので、１種類のパッケ
ージでキャビティアップ方式及びキャビティダウン方式
の両方式のパッケージに対処することが可能となる。
【００１４】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。
施形態とともに詳細に説明する。
【００１５】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
【００１６】
（実施形態１）図１は本発明の実施形態１による半導体
装置を示す断面図で、複数の絶縁層１ａ、１ｂ、１ｃ…
が積層されて形成された例えばセラミック、ＢＴ樹脂な
どからなる多層配線構造の配線基板１のほぼ中央位置に
は、キャビティ２が設けられて、このキャビティ２内に
は絶縁性接着剤３を介して半導体チップ４が配置されて
いる。半導体チップ４の表面の電極５と配線基板１の配
線層６との間には例えばＡｕ、Ａｌなどからなるワイヤ
７がボンディングされている。
装置を示す断面図で、複数の絶縁層１ａ、１ｂ、１ｃ…
が積層されて形成された例えばセラミック、ＢＴ樹脂な
どからなる多層配線構造の配線基板１のほぼ中央位置に
は、キャビティ２が設けられて、このキャビティ２内に
は絶縁性接着剤３を介して半導体チップ４が配置されて
いる。半導体チップ４の表面の電極５と配線基板１の配
線層６との間には例えばＡｕ、Ａｌなどからなるワイヤ
７がボンディングされている。
【００１７】配線基板１の所望位置には各絶縁層１ａ、
１ｂ、１ｃ…を縦方向に貫通するようにスルーホール８
が形成されて、このスルーホール８内にはスルーホール
配線９が形成されている。配線基板１のキャビティ側の
面１Ａ及びキャビティ側と逆の面１Ｂに露出されている
スルーホール配線９の各端部には、例えば半田ボールラ
ンドからなる下地導電層１０が形成され、スルーホール
配線９を通じて対応した下地導電層１０同士が導通され
るようになっている。
１ｂ、１ｃ…を縦方向に貫通するようにスルーホール８
が形成されて、このスルーホール８内にはスルーホール
配線９が形成されている。配線基板１のキャビティ側の
面１Ａ及びキャビティ側と逆の面１Ｂに露出されている
スルーホール配線９の各端部には、例えば半田ボールラ
ンドからなる下地導電層１０が形成され、スルーホール
配線９を通じて対応した下地導電層１０同士が導通され
るようになっている。
【００１８】このように、配線基板１のキャビティ側の
面１Ａ及びキャビティ側と逆の面１Ｂの所望位置に、各
々互いに導通する下地導電層１０を形成することによ
り、いずれかの面を実装面として選んで、この面の下地
導電層１０に破線で示したようなボール状の半田電極か
らなる実装用電極１１を接続することが可能になってい
る。このような下地導電層１０及び実装用電極１１の形
成は、周知の半田形成技術を応用することによって、容
易に行うことができる。
面１Ａ及びキャビティ側と逆の面１Ｂの所望位置に、各
々互いに導通する下地導電層１０を形成することによ
り、いずれかの面を実装面として選んで、この面の下地
導電層１０に破線で示したようなボール状の半田電極か
らなる実装用電極１１を接続することが可能になってい
る。このような下地導電層１０及び実装用電極１１の形
成は、周知の半田形成技術を応用することによって、容
易に行うことができる。
【００１９】なお、このように配線基板１のキャビティ
側の面１Ａとキャビティ側と逆の面１Ｂに形成した下地
導電層１０をスルーホール配線９を通じて導通する場
合、各々の面に形成する下地導電層１０同士は鏡面対称
となるようなパターンに形成される。
側の面１Ａとキャビティ側と逆の面１Ｂに形成した下地
導電層１０をスルーホール配線９を通じて導通する場
合、各々の面に形成する下地導電層１０同士は鏡面対称
となるようなパターンに形成される。
【００２０】図１０はこの関係を示しており、（ａ）は
配線基板１のキャビティ側の面１Ａから見たパターン、
（ｂ）は配線基板１のキャビティ側と逆の面１Ｂから見
たパターンを示している。下地導電層１０Ａ同士は対応
関係にあることを示しており、例えば電源用端子を示し
ている。同様に、下地導電層１０Ｂ同士も対応関係にあ
ることを示しており、例えばＧＮＤ用端子を示してい
る。これら各下地導電層１０Ａ、１０Ｂには実装用電極
が接続可能になっている。
配線基板１のキャビティ側の面１Ａから見たパターン、
（ｂ）は配線基板１のキャビティ側と逆の面１Ｂから見
たパターンを示している。下地導電層１０Ａ同士は対応
関係にあることを示しており、例えば電源用端子を示し
ている。同様に、下地導電層１０Ｂ同士も対応関係にあ
ることを示しており、例えばＧＮＤ用端子を示してい
る。これら各下地導電層１０Ａ、１０Ｂには実装用電極
が接続可能になっている。
【００２１】次に、図２乃至図４を参照して、本実施形
態１による半導体装置の製造方法を工程順に説明する。
態１による半導体装置の製造方法を工程順に説明する。
【００２２】まず、図２に示すように、複数の絶縁層１
ａ、１ｂ、１ｃ…が積層されて形成された例えばセラミ
ック、ＢＴ樹脂などからなり、ほぼ中央位置にキャビテ
ィ２を有する配線基板１を用意する。この配線基板１に
は、予め、所望位置に各絶縁層１ａ、１ｂ、１ｃ…を縦
方向に貫通するようにスルーホール８を形成して、この
スルーホール８内にはスルーホール配線９を形成してお
き、さらに、配線基板１のキャビティ側の面１Ａ及びキ
ャビティ側と逆の面１Ｂに露出されているスルーホール
配線９の各端部には、例えば半田ボールランドからなる
下地導電層１０を形成しておくものとする。
ａ、１ｂ、１ｃ…が積層されて形成された例えばセラミ
ック、ＢＴ樹脂などからなり、ほぼ中央位置にキャビテ
ィ２を有する配線基板１を用意する。この配線基板１に
は、予め、所望位置に各絶縁層１ａ、１ｂ、１ｃ…を縦
方向に貫通するようにスルーホール８を形成して、この
スルーホール８内にはスルーホール配線９を形成してお
き、さらに、配線基板１のキャビティ側の面１Ａ及びキ
ャビティ側と逆の面１Ｂに露出されているスルーホール
配線９の各端部には、例えば半田ボールランドからなる
下地導電層１０を形成しておくものとする。
【００２３】次に、図３に示すように、配線基板１のキ
ャビティ２内に絶縁性接着剤３を介して半導体チップ４
を配置する。
ャビティ２内に絶縁性接着剤３を介して半導体チップ４
を配置する。
【００２４】続いて、図４に示すように、半導体チップ
４の表面の電極５と配線基板１の配線層６との間に例え
ばＡｕ、Ａｌなどからなるワイヤ７をボンディングす
る。このワイヤボンディングは、周知のＡｕボールボン
ディング法、あるいは超音波ボンディング法などによっ
て行うことができる。
４の表面の電極５と配線基板１の配線層６との間に例え
ばＡｕ、Ａｌなどからなるワイヤ７をボンディングす
る。このワイヤボンディングは、周知のＡｕボールボン
ディング法、あるいは超音波ボンディング法などによっ
て行うことができる。
【００２５】以上の工程によって、図１に示したような
構造の半導体装置が製造される。
構造の半導体装置が製造される。
【００２６】以上のような実施形態１によれば次のよう
な効果が得られる。
な効果が得られる。
【００２７】半導体チップ４を配置するキャビティ２を
有する配線基板１を用いてパッケージを構成した構造に
おいて、前記キャビティ２側の面１Ａ及びこれと逆の面
１Ｂの所望位置に各々互いに導通する下地導電層１０を
設け、この下地導電層に実装用電極１１を接続可能に構
成しているので、１種類のパッケージでキャビティアッ
プ方式及びキャビティダウン方式の両方式のパッケージ
に対処することが可能となる。
有する配線基板１を用いてパッケージを構成した構造に
おいて、前記キャビティ２側の面１Ａ及びこれと逆の面
１Ｂの所望位置に各々互いに導通する下地導電層１０を
設け、この下地導電層に実装用電極１１を接続可能に構
成しているので、１種類のパッケージでキャビティアッ
プ方式及びキャビティダウン方式の両方式のパッケージ
に対処することが可能となる。
【００２８】（実施形態２）図５は本発明の実施形態２
による半導体装置を示す断面図で、実施形態１で得られ
た半導体装置を用いて、キャビティアップ方式のパッケ
ージに適用した例を示すものである。
による半導体装置を示す断面図で、実施形態１で得られ
た半導体装置を用いて、キャビティアップ方式のパッケ
ージに適用した例を示すものである。
【００２９】配線基板１の実装面となるキャビティ側と
逆の面１Ｂにおける下地導電層１０にはボール状の半田
電極からなる実装用電極１１が接続され、キャビティ側
の面１Ａには下地導電層１０が残されたままで例えばＡ
ｌ、Ｆｅ−Ｎｉなどからなる板状の封止部材１２が取り
付けられて、キャビティ２は封止されている。あるい
は、封止部材は耐熱性に優れたポリイミド樹脂フィルム
などの絶縁体を用いることもできる。また、キャビティ
２内には予めゲル、樹脂などの特性安定剤が充填され
る。一般に、ゲルはボンディングワイヤ７としてＡｌを
用いた場合に使用され、樹脂はボンディングワイヤ７と
してＡｕを用いた場合に使用される。
逆の面１Ｂにおける下地導電層１０にはボール状の半田
電極からなる実装用電極１１が接続され、キャビティ側
の面１Ａには下地導電層１０が残されたままで例えばＡ
ｌ、Ｆｅ−Ｎｉなどからなる板状の封止部材１２が取り
付けられて、キャビティ２は封止されている。あるい
は、封止部材は耐熱性に優れたポリイミド樹脂フィルム
などの絶縁体を用いることもできる。また、キャビティ
２内には予めゲル、樹脂などの特性安定剤が充填され
る。一般に、ゲルはボンディングワイヤ７としてＡｌを
用いた場合に使用され、樹脂はボンディングワイヤ７と
してＡｕを用いた場合に使用される。
【００３０】図６は、実施形態２による半導体装置を実
装基板１３に実装した構造を示す断面図で、キャビティ
アップ方式のパッケージを有する半導体装置は、実装用
電極１１を介して実装基板１３の配線層１４に接続され
る。
装基板１３に実装した構造を示す断面図で、キャビティ
アップ方式のパッケージを有する半導体装置は、実装用
電極１１を介して実装基板１３の配線層１４に接続され
る。
【００３１】以上のような実施形態２によれば次のよう
な効果が得られる。
な効果が得られる。
【００３２】実施形態１による半導体装置を用いること
によりキャビティアップ方式のパッケージを製造するこ
とができるので、実施形態１と同様な効果が得られる他
に、キャビティアップ方式でパッケージを実装基板１３
に実装した場合でも、実装用電極１１が実装基板１３に
確実に接続されたか否かを、キャビティ側の面１Ａか
ら、この面１Ａに露出されている半田ボールランドから
なる下地導電層１０を通じて確認することができる。
によりキャビティアップ方式のパッケージを製造するこ
とができるので、実施形態１と同様な効果が得られる他
に、キャビティアップ方式でパッケージを実装基板１３
に実装した場合でも、実装用電極１１が実装基板１３に
確実に接続されたか否かを、キャビティ側の面１Ａか
ら、この面１Ａに露出されている半田ボールランドから
なる下地導電層１０を通じて確認することができる。
【００３３】（実施形態３）図７は本発明の実施形態３
による半導体装置を示す断面図で、実施形態１で得られ
た半導体装置を用いて、キャビティダウン方式のパッケ
ージに適用した例を示すものである。
による半導体装置を示す断面図で、実施形態１で得られ
た半導体装置を用いて、キャビティダウン方式のパッケ
ージに適用した例を示すものである。
【００３４】配線基板１の実装面となるキャビティ側の
面１Ａにおける下地導電層１０にはボール状の半田電極
からなる実装用電極１１が接続され、キャビティ側と逆
の面１Ｂには下地導電層１０が残されたままで例えばＡ
ｌ、Ｃｕあるいはこれらを主成分とする合金などからな
る放熱体１５が取り付けられている。
面１Ａにおける下地導電層１０にはボール状の半田電極
からなる実装用電極１１が接続され、キャビティ側と逆
の面１Ｂには下地導電層１０が残されたままで例えばＡ
ｌ、Ｃｕあるいはこれらを主成分とする合金などからな
る放熱体１５が取り付けられている。
【００３５】また、このようなキャビティアップ方式の
パッケージを有する半導体装置は、実装用電極１１を介
して実装基板１３の配線層１４に接続される。
パッケージを有する半導体装置は、実装用電極１１を介
して実装基板１３の配線層１４に接続される。
【００３６】以上のような実施形態３によれば次のよう
な効果が得られる。
な効果が得られる。
【００３７】実施形態１による半導体装置を用いること
によりキャビティダウン方式のパッケージを製造するこ
とができるので、実施形態１と同様な効果が得られる他
に、キャビティダウン方式でパッケージを実装基板１３
に実装するのでキャビティ側と逆の面１Ｂに放熱体１５
を取り付けることができるため、特に放熱性に優れた半
導体装置を得ることができる。
によりキャビティダウン方式のパッケージを製造するこ
とができるので、実施形態１と同様な効果が得られる他
に、キャビティダウン方式でパッケージを実装基板１３
に実装するのでキャビティ側と逆の面１Ｂに放熱体１５
を取り付けることができるため、特に放熱性に優れた半
導体装置を得ることができる。
【００３８】（実施形態４）図８は本発明の実施形態４
による半導体装置を示す断面図で、実施形態１で得られ
た半導体装置において、配線基板１に配置された半導体
チップ４に正常でない素子が検出された半導体装置を複
数例えば２個用いて、互いの配線基板１の正常な素子を
救済可能に構成した例を示すものである。
による半導体装置を示す断面図で、実施形態１で得られ
た半導体装置において、配線基板１に配置された半導体
チップ４に正常でない素子が検出された半導体装置を複
数例えば２個用いて、互いの配線基板１の正常な素子を
救済可能に構成した例を示すものである。
【００３９】実装基板１３にキャビティアップ方式で実
装されて、予めあるいはその後にテステングにより、半
導体チップ４に正常でない素子が検出された２つの半導
体装置がキャビティ側の面１Ａは開放されている（封止
されていない）状態で、キャビティ側の面１Ａの下地導
電層１０を利用してジャンパー線１６によって接続し
て、互いの配線基板１の正常な素子が動作可能になって
いる。
装されて、予めあるいはその後にテステングにより、半
導体チップ４に正常でない素子が検出された２つの半導
体装置がキャビティ側の面１Ａは開放されている（封止
されていない）状態で、キャビティ側の面１Ａの下地導
電層１０を利用してジャンパー線１６によって接続し
て、互いの配線基板１の正常な素子が動作可能になって
いる。
【００４０】以上のような実施形態４によれば次のよう
な効果が得られる。
な効果が得られる。
【００４１】実施形態１による半導体装置を用いること
によりキャビティアップ方式のパッケージを製造するこ
とができるので、実施形態１と同様な効果が得られる他
に、キャビティ側の面１Ａの下地導電層１０を利用する
ことにより、実装基板１３に接続したままで取り外すこ
となく、半導体チップ４に正常でない素子を含む２つの
半導体装置の正常な素子を救済することができるので、
正常な素子を生かす弧とができるため、コストダウンを
図ることができる。
によりキャビティアップ方式のパッケージを製造するこ
とができるので、実施形態１と同様な効果が得られる他
に、キャビティ側の面１Ａの下地導電層１０を利用する
ことにより、実装基板１３に接続したままで取り外すこ
となく、半導体チップ４に正常でない素子を含む２つの
半導体装置の正常な素子を救済することができるので、
正常な素子を生かす弧とができるため、コストダウンを
図ることができる。
【００４２】（実施形態５）図９は本発明の実施形態５
による半導体装置を示す断面図で、実施形態１で得られ
た半導体装置を複数用いて、縦方向に積層した例を示す
ものである。
による半導体装置を示す断面図で、実施形態１で得られ
た半導体装置を複数用いて、縦方向に積層した例を示す
ものである。
【００４３】実装基板１３にキャビティアップ方式で実
装された半導体装置の上には、他の半導体装置が実装用
電極１１を介して同様にキャビティ方式で実装されるこ
とにより、複数の半導体装置が縦方向に積層されてい
る。各配線基板１のキャビティ側の面１Ａは必要に応じ
て封止部材で封止される。
装された半導体装置の上には、他の半導体装置が実装用
電極１１を介して同様にキャビティ方式で実装されるこ
とにより、複数の半導体装置が縦方向に積層されてい
る。各配線基板１のキャビティ側の面１Ａは必要に応じ
て封止部材で封止される。
【００４４】以上のような実施形態５によれば次のよう
な効果が得られる。
な効果が得られる。
【００４５】実施形態１による半導体装置を用いること
によりキャビティダウン方式のパッケージを製造するこ
とができるので、実施形態１と同様な効果が得られる他
に、複数の半導体装置を縦方向に積層したので、水平方
向の面積を増加させることなく集積度を向上させること
ができるため、スペース的に制約のある用途に適用して
効果的都なる。
によりキャビティダウン方式のパッケージを製造するこ
とができるので、実施形態１と同様な効果が得られる他
に、複数の半導体装置を縦方向に積層したので、水平方
向の面積を増加させることなく集積度を向上させること
ができるため、スペース的に制約のある用途に適用して
効果的都なる。
【００４６】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００４７】例えば、前記実施形態では実装基板に対し
て半導体装置をキャビティアップ方式あるいはキャビテ
ィダウン方式で実装する例で説明したが、本発明は基本
的に対応する実装用電極がパッケージを構成する配線基
板のキャビティ側の面及びこれと逆の面に接続可能にな
っているので、常に両方式が適用可能である。
て半導体装置をキャビティアップ方式あるいはキャビテ
ィダウン方式で実装する例で説明したが、本発明は基本
的に対応する実装用電極がパッケージを構成する配線基
板のキャビティ側の面及びこれと逆の面に接続可能にな
っているので、常に両方式が適用可能である。
【００４８】また、実装基板に実装する半導体装置の数
は一例を示したものであり、任意の数を選ぶことが可能
である。
は一例を示したものであり、任意の数を選ぶことが可能
である。
【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置に適用した場合について説明したが、それ
に限定されるものではない。本発明は、少なくとも対応
した電極を配線基板の両面から取り出すことを条件とす
るものには適用できる
なされた発明をその背景となった利用分野である半導体
集積回路装置に適用した場合について説明したが、それ
に限定されるものではない。本発明は、少なくとも対応
した電極を配線基板の両面から取り出すことを条件とす
るものには適用できる
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００５１】半導体チップを配置するキャビティを有す
る配線基板を用いてパッケージを構成した構造におい
て、前記キャビティ側の面及びこれと逆の面の所望位置
に各々互いに導通する下地導電層を設け、この下地導電
層に実装用電極を接続可能に構成しているので、１種類
のパッケージでキャビティアップ方式及びキャビティダ
ウン方式の両方式のパッケージに対処することが可能と
なる。
る配線基板を用いてパッケージを構成した構造におい
て、前記キャビティ側の面及びこれと逆の面の所望位置
に各々互いに導通する下地導電層を設け、この下地導電
層に実装用電極を接続可能に構成しているので、１種類
のパッケージでキャビティアップ方式及びキャビティダ
ウン方式の両方式のパッケージに対処することが可能と
なる。
【図１】本発明の実施形態１による半導体装置を示す断
面図である。
面図である。
【図２】本発明の実施形態１による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図３】本発明の実施形態１による半導体装置の製造方
法の他の工程を示す断面図である。
法の他の工程を示す断面図である。
【図４】本発明の実施形態１による半導体装置の製造方
法のその他の工程を示す断面図である。
法のその他の工程を示す断面図である。
【図５】本発明の実施形態２による半導体装置を示す断
面図である。
面図である。
【図６】本発明の実施形態２による半導体装置の実装構
造を示す断面図である。
造を示す断面図である。
【図７】本発明の実施形態３による半導体装置を示す断
面図である。
面図である。
【図８】本発明の実施形態４による半導体装置を示す断
面図である。
面図である。
【図９】本発明の実施形態５による半導体装置を示す断
面図である。
面図である。
【図１０】本発明の各実施形態による半導体装置の配線
基板に形成される電極パターンの一例を示すもので、
（ａ）及び（ｂ）は平面図である。
基板に形成される電極パターンの一例を示すもので、
（ａ）及び（ｂ）は平面図である。
１…配線基板、１ａ、１ｂ、１ｃ…絶縁層、１Ａ…キャ
ビティ側の面、１Ｂ…キャビティ側と逆の面、２…キャ
ビティ、３…絶縁性接着剤、４…半導体チップ、５…半
導体チップの電極、６…配線基板の配線層、７…ボンデ
ィングワイヤ、８…スルーホール、９…スルーホール配
線、１０…下地導電層、１１…実装用電極、１２…封止
部材、１３…実装基板、１４…実装基板の配線層、１５
…放熱体、１６…ジャンパー線。
ビティ側の面、１Ｂ…キャビティ側と逆の面、２…キャ
ビティ、３…絶縁性接着剤、４…半導体チップ、５…半
導体チップの電極、６…配線基板の配線層、７…ボンデ
ィングワイヤ、８…スルーホール、９…スルーホール配
線、１０…下地導電層、１１…実装用電極、１２…封止
部材、１３…実装基板、１４…実装基板の配線層、１５
…放熱体、１６…ジャンパー線。
フロントページの続き (72)発明者 白井 優之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 松永 俊博 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 堤 安己 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 飛田 昭博 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 坪井 敏宏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 松上 昌二 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (7)
- 【請求項１】 キャビティを有する配線基板を用いてパ
ッケージを構成し、前記キャビティ内に半導体チップを
配置するとともに、前記半導体チップの表面と前記配線
基板との間にワイヤをボンディングした半導体装置であ
って、前記配線基板のキャビティ側の面及びこれと逆の
面の所望位置に各々互いに導通する下地導電層を設け、
この下地導電層に実装用電極を接続可能に構成したこと
を特徴とする半導体装置。 - 【請求項２】 前記配線基板のキャビティ側の面と逆の
面の所望位置にのみ実装用電極を接続するとともに、前
記キャビティ側の面を封止部材で覆ったことを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記配線基板のキャビティ側の面の所望
位置にのみ実装用電極を接続するとともに、前記キャビ
ティ側の面と逆の面に放熱体を取り付けたことを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】 前記実装用電極が接続されない一方側の
下地導電層を他の配線基板の下地導電層と接続可能にし
て、各々の配線基板に配置された半導体チップの正常な
素子を救済可能にしたことを特徴とする請求項１乃至３
のいずれか１項に記載の半導体装置。 - 【請求項５】 前記実装用電極を介して複数の配線基板
を縦方向に積層可能に構成したことを特徴とする請求項
１乃至３のいずれか１項に記載の半導体装置。 - 【請求項６】 前記下地導電層は半田ボールランドから
なることを特徴とする請求項１乃至５のいずれか１項に
記載の半導体装置。 - 【請求項７】 前記実装用電極は、ボール状の半田電極
からなることを特徴とする請求項１乃至６のいずれか１
項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006566A JPH09199526A (ja) | 1996-01-18 | 1996-01-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006566A JPH09199526A (ja) | 1996-01-18 | 1996-01-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199526A true JPH09199526A (ja) | 1997-07-31 |
Family
ID=11641893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006566A Withdrawn JPH09199526A (ja) | 1996-01-18 | 1996-01-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199526A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114436A (ja) * | 1998-09-30 | 2000-04-21 | Kinko Denshi Kofun Yugenkoshi | サ―マルビアを備えたキャビティダウンｉｃパッケ―ジ構造 |
| JP2002170924A (ja) * | 2000-11-29 | 2002-06-14 | Kyocera Corp | 積層型半導体装置および実装基板 |
| JP2002359343A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体装置 |
| JP2005005709A (ja) * | 2003-06-11 | 2005-01-06 | Samsung Electronics Co Ltd | チップ積層パッケージ、連結基板及びチップ連結方法 |
| WO2007129458A1 (ja) * | 2006-04-27 | 2007-11-15 | Sumitomo Bakelite Co., Ltd. | 半導体装置および半導体装置の製造方法 |
| JP2010521818A (ja) * | 2007-03-12 | 2010-06-24 | マイクロン テクノロジー， インク． | 半導体デバイスパッケージ化装置、パッケージ化された半導体部品、半導体デバイスパッケージ化装置の製造方法、及び半導体部品の製造方法 |
| CN107646156A (zh) * | 2015-05-11 | 2018-01-30 | 三星电子株式会社 | 天线设备及包括该天线设备的电子设备 |
| WO2019102522A1 (ja) * | 2017-11-21 | 2019-05-31 | 株式会社Ｆｕｊｉ | ３次元積層電子デバイスの製造方法及び３次元積層電子デバイス |
-
1996
- 1996-01-18 JP JP8006566A patent/JPH09199526A/ja not_active Withdrawn
Cited By (13)
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