JPS63124450A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63124450A JPS63124450A JP27018786A JP27018786A JPS63124450A JP S63124450 A JPS63124450 A JP S63124450A JP 27018786 A JP27018786 A JP 27018786A JP 27018786 A JP27018786 A JP 27018786A JP S63124450 A JPS63124450 A JP S63124450A
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- JP
- Japan
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- semiconductor integrated
- integrated circuit
- semiconductor
- resin
- lead frame
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000008188 pellet Substances 0.000 claims abstract description 16
- 239000011347 resin Substances 0.000 claims abstract description 6
- 229920005989 resin Polymers 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は半導体集積回路に関し、特に樹脂封止された半
導体集積回路に関する。
導体集積回路に関する。
従来、この種の半導体集積回路は、第２図に示すように
、リードフレームＩＣに半導体ペレッ）へ３ｃを搭載し
て樹脂封止を行なっており、内蔵されている１つの半導
体ペレットの機能のみであった。
、リードフレームＩＣに半導体ペレッ）へ３ｃを搭載し
て樹脂封止を行なっており、内蔵されている１つの半導
体ペレットの機能のみであった。
（発明が解決しようとする問題点〕
上述した従来の半導体集積回路は、１個が１つの半導体
ペレットとなっているので、動作機能に限りがあり、多
機能化に対応できないという欠点がある。
ペレットとなっているので、動作機能に限りがあり、多
機能化に対応できないという欠点がある。
又、従来の半導体集積回路で構成されるシステムで、大
規模な演算処理を行なうためには、複数の半導体集積回
路を組合せる必要があり、半導体集積回路の占める面積
が大きくなるという欠点がある。
規模な演算処理を行なうためには、複数の半導体集積回
路を組合せる必要があり、半導体集積回路の占める面積
が大きくなるという欠点がある。
本発明の半導体集積回路は、リードフレームに搭載した
半導体ペレッ１〜を所定の間隔で複数積重ね樹脂防止す
るように構成される。
半導体ペレッ１〜を所定の間隔で複数積重ね樹脂防止す
るように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
第１図に示ずように、リードフレーム１ａに搭載しワイ
ヤ２ｂで接続した半導体ペレット３ａとリードフレーム
１ｂに搭載しワイヤ２ｂで接続した半導体ペレット３ｂ
を一定の間隔をもたせて固定し、全体を樹脂４ａでモー
ルド封止する。
ヤ２ｂで接続した半導体ペレット３ａとリードフレーム
１ｂに搭載しワイヤ２ｂで接続した半導体ペレット３ｂ
を一定の間隔をもたせて固定し、全体を樹脂４ａでモー
ルド封止する。
ここで、半導体ペレット３ａと３ｂとは異なる機能でも
、同一の機能でもよく、又、積重ねの数は２個以上であ
ればよい。
、同一の機能でもよく、又、積重ねの数は２個以上であ
ればよい。
このように構成することにより、半導体集積回路の占め
る面積を小さくできると共に、従来のように、半導体集
積回路を用いて必要な機能をもたせたシステムを作る場
合、各種機能の半導体集積回路を組合せる必要があり、
システム内での半導体集積回路の占有面積が大きくなり
、システムの小型化を困難にしていたのと比べて、本発
明による１個の半導体集積回路は多機能化が可能であり
システムの小型化が容易になる。
る面積を小さくできると共に、従来のように、半導体集
積回路を用いて必要な機能をもたせたシステムを作る場
合、各種機能の半導体集積回路を組合せる必要があり、
システム内での半導体集積回路の占有面積が大きくなり
、システムの小型化を困難にしていたのと比べて、本発
明による１個の半導体集積回路は多機能化が可能であり
システムの小型化が容易になる。
以上説明したように本発明の半導体集積回路は、ペレッ
トを搭載したリードフレームを複数積重ねることにより
、半導体集積回路装置の占有面積を縮小できるという効
果がある。又、機能の異なる半導体ペレットを積重ねる
ことにより、半導体集積回路の多機能化が達成されるの
で、システム内での半導体集積回路の占有面積を小さく
でき、システムの小型化ができるという効果がある。
トを搭載したリードフレームを複数積重ねることにより
、半導体集積回路装置の占有面積を縮小できるという効
果がある。又、機能の異なる半導体ペレットを積重ねる
ことにより、半導体集積回路の多機能化が達成されるの
で、システム内での半導体集積回路の占有面積を小さく
でき、システムの小型化ができるという効果がある。
更に、異なる機能を有する半導体ペレットを搭載した複
数のリードフレームを一体に封入した半導体集積回路は
、従来の単一の機能、又は、複数の演算処理ができなか
った半導体集積回路と比べて、演算処理能力を高くでき
、かつ、要求される機能を容易に達成できるという効果
がある。
数のリードフレームを一体に封入した半導体集積回路は
、従来の単一の機能、又は、複数の演算処理ができなか
った半導体集積回路と比べて、演算処理能力を高くでき
、かつ、要求される機能を容易に達成できるという効果
がある。
第１図は本発明の一実施例の断面図、第２図は従来の半
導体集積回路の一例の断面図である。 ］、ａ、］ ｂ、１ ｃ−リードフレーム、２ａ。 ２ｂ、２ｃｍ・・ワイヤ、３ａ、３ｂ、３ｃ・−・半導
体ペレッ１〜．４ａ、４ｃ・・樹脂。
導体集積回路の一例の断面図である。 ］、ａ、］ ｂ、１ ｃ−リードフレーム、２ａ。 ２ｂ、２ｃｍ・・ワイヤ、３ａ、３ｂ、３ｃ・−・半導
体ペレッ１〜．４ａ、４ｃ・・樹脂。
Claims (1)
- リードフレームに搭載した半導体ペレットを所定の間
隔で複数積重ね樹脂封止することを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27018786A JPS63124450A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27018786A JPS63124450A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124450A true JPS63124450A (ja) | 1988-05-27 |
Family
ID=17482734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27018786A Pending JPS63124450A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974057A (en) * | 1986-10-31 | 1990-11-27 | Texas Instruments Incorporated | Semiconductor device package with circuit board and resin |
| US5295045A (en) * | 1990-11-14 | 1994-03-15 | Hitachi, Ltd. | Plastic-molded-type semiconductor device and producing method therefor |
-
1986
- 1986-11-12 JP JP27018786A patent/JPS63124450A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974057A (en) * | 1986-10-31 | 1990-11-27 | Texas Instruments Incorporated | Semiconductor device package with circuit board and resin |
| US5295045A (en) * | 1990-11-14 | 1994-03-15 | Hitachi, Ltd. | Plastic-molded-type semiconductor device and producing method therefor |
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