JPH04176167A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH04176167A JPH04176167A JP2303443A JP30344390A JPH04176167A JP H04176167 A JPH04176167 A JP H04176167A JP 2303443 A JP2303443 A JP 2303443A JP 30344390 A JP30344390 A JP 30344390A JP H04176167 A JPH04176167 A JP H04176167A
- Authority
- JP
- Japan
- Prior art keywords
- film
- storage electrode
- silicon film
- polycrystalline silicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000003860 storage Methods 0.000 claims abstract description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 239000007769 metal material Substances 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 239000012535 impurity Substances 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 238000001020 plasma etching Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000003517 fume Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の製造方法に関し、特にスタッ
ク型のＤＲＡＭの製造方法に関する。
ク型のＤＲＡＭの製造方法に関する。
従来、ＤＲＡ、Ｍには１トランジスタ、■キャパシタか
らなるメモリセルが多（採用されており、この構造のＤ
ＲＡＭの１種としてスタック型のメモリセルがある。
らなるメモリセルが多（採用されており、この構造のＤ
ＲＡＭの１種としてスタック型のメモリセルがある。
第３図（ａ、 ）〜（ｅ）は、従来のスタック型のメモ
リセルの製造方法を説明するための工程順の断面図であ
る。
リセルの製造方法を説明するための工程順の断面図であ
る。
・まず、第３図（ａ）に示すように、シリコン基板１に
フィールド酸化膜２．ゲート絶縁膜３．ゲート電極４．
ソース争ドレイン領域５．およびゲート電極４を覆う第
１の絶縁膜６を形成する。
フィールド酸化膜２．ゲート絶縁膜３．ゲート電極４．
ソース争ドレイン領域５．およびゲート電極４を覆う第
１の絶縁膜６を形成する。
次に、第３図（ｂ）に示すように、ＣＶＤ法を用いて全
表面に第２の絶縁膜７を形成し、容量８１りとなるとこ
ろにフメトリソグラフィおよび反応性イオンエツチング
（以下、ＲＩＥ法き記す）を用いてコンタクト孔８を開
孔する。
表面に第２の絶縁膜７を形成し、容量８１りとなるとこ
ろにフメトリソグラフィおよび反応性イオンエツチング
（以下、ＲＩＥ法き記す）を用いてコンタクト孔８を開
孔する。
次に、第３図（Ｃ）に示すように、ＣＶＩ）法を用いて
表面に多結晶シリコン膜を形成し、フメトレジスト９を
マスクにしたＲＩＥ法により、多結晶シリコン膜からな
る容量蓄積電極２０を形成する。
表面に多結晶シリコン膜を形成し、フメトレジスト９を
マスクにしたＲＩＥ法により、多結晶シリコン膜からな
る容量蓄積電極２０を形成する。
次に、第３図（ｄ）に示すように、表面に誘電体膜工２
を形成し、続いて多結晶シリコン膜からなる容量対向電
極１３を形成する。容量対向電極１３は容量蓄積電極２
０を覆うように形成され、誘電体膜１２は容量対向電極
１３をマスクにしてエツチングされる。
を形成し、続いて多結晶シリコン膜からなる容量対向電
極１３を形成する。容量対向電極１３は容量蓄積電極２
０を覆うように形成され、誘電体膜１２は容量対向電極
１３をマスクにしてエツチングされる。
次に、第３図（ｅ）に示すように、層間絶縁膜としての
第３の絶縁膜１４をＣＶＤ法により形成した後、ソース
・ドレイン領域５上の第３の絶縁膜１４．第２の絶縁膜
７を選択的に除去し、ビット用のコンタクト孔を開孔す
る。続いて、金属配線１５を形成する。
第３の絶縁膜１４をＣＶＤ法により形成した後、ソース
・ドレイン領域５上の第３の絶縁膜１４．第２の絶縁膜
７を選択的に除去し、ビット用のコンタクト孔を開孔す
る。続いて、金属配線１５を形成する。
上述した従来のスタック型メモリセルでは、キャパシタ
の容量値を大きくするためにゲート電極４の段差を利用
し、容量蓄積電極２０の表面積を増加させている。また
、容ｉ？を蓄積電１ｆＡ２０の多結晶シリコン膜の膜厚
は、段差部上でのエツチングの容易さを考慮して、でき
るだけ薄くしている。
の容量値を大きくするためにゲート電極４の段差を利用
し、容量蓄積電極２０の表面積を増加させている。また
、容ｉ？を蓄積電１ｆＡ２０の多結晶シリコン膜の膜厚
は、段差部上でのエツチングの容易さを考慮して、でき
るだけ薄くしている。
例えば、膜厚２００ｎｍ程度の多結晶シリコン膜を初期
には用いていた。しかし、容量蓄積電極２０の膜厚が薄
い場合には、容量蓄積電極２０の側面積が表面積の増大
に寄与する効果は小さい。
には用いていた。しかし、容量蓄積電極２０の膜厚が薄
い場合には、容量蓄積電極２０の側面積が表面積の増大
に寄与する効果は小さい。
メモリセルの面積が縮小して行く場合には、容量蓄積電
極２０のパターンも小さくせざるおえず、このような形
状の容量蓄積電極２０の表面だけを利用しているだけで
は充分な容量の面積を確保することができないという欠
点がある。
極２０のパターンも小さくせざるおえず、このような形
状の容量蓄積電極２０の表面だけを利用しているだけで
は充分な容量の面積を確保することができないという欠
点がある。
本発明の第１の態様は、
１つのＭＯＳトランジスタと、前記ＭＯＳトランジスタ
のソース令ドレイン領域の一方に接続するキャパシタと
からなるメモリセルををする半導体記憶装置のキャパシ
タ電極の形成方法において、 高濃度多結晶シリコン膜を成膜する工程と、高濃度多結
晶シリコン膜を所定形状に形成する工程と、 前記所定形状の高濃度多結晶シリコン膜の表面を覆って
、低濃度多結晶シリコン膜を成膜する工程と、 低濃度多結晶シリコン膜を異方性エツチングする工程と
、 を有している。
のソース令ドレイン領域の一方に接続するキャパシタと
からなるメモリセルををする半導体記憶装置のキャパシ
タ電極の形成方法において、 高濃度多結晶シリコン膜を成膜する工程と、高濃度多結
晶シリコン膜を所定形状に形成する工程と、 前記所定形状の高濃度多結晶シリコン膜の表面を覆って
、低濃度多結晶シリコン膜を成膜する工程と、 低濃度多結晶シリコン膜を異方性エツチングする工程と
、 を有している。
本発明の第２の態様は、
１つのＭＯＳトランジスタと、前記ＭＯＳトランジスタ
のソース書ドレイン領域の一方に接続するキャパシタと
からなるメモリセルを有する半導体記憶装置のキャパシ
タ電極の形成方法において、 第１の導電性膜を成膜する工程と、 第１の導電性膜、−にに、堆積膜を成膜する工程と、 堆積膜、および第１の導電性膜を所定形状に形成する工
程と、 前記所定形状に形成された堆積膜、および第１の導電性
膜の表面を覆って、第２の導電性膜を成膜する工程と、 第２の導電性膜を異方性エツチングする工程と、 を有している。
のソース書ドレイン領域の一方に接続するキャパシタと
からなるメモリセルを有する半導体記憶装置のキャパシ
タ電極の形成方法において、 第１の導電性膜を成膜する工程と、 第１の導電性膜、−にに、堆積膜を成膜する工程と、 堆積膜、および第１の導電性膜を所定形状に形成する工
程と、 前記所定形状に形成された堆積膜、および第１の導電性
膜の表面を覆って、第２の導電性膜を成膜する工程と、 第２の導電性膜を異方性エツチングする工程と、 を有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は、本発明の第１の実施例を説明
するための工程順の断面図である。
するための工程順の断面図である。
まず、第１図（ａ）に示すように、例えばｐ型のシリコ
ン基板１の表面にフィールド酸化膜２を形成する。素子
領域にゲート絶縁膜３を形成した後、所定の領域に多結
晶ンリコン膜からなるゲート電極４を形成し、これをマ
スクにしたイオン注入によりｎ＋型のソース・ドレイン
領域５を形成する。ＣＶＤ法により表面にシリコン酸化
膜を成長させた後、例えばＣＨＦ４と０２との混合ガス
等を用いたＲＩＥ法によるエッチバックを行ない、ゲー
ト電極４を覆う第１の絶縁膜６を形成する。更にＣＶＤ
法により全面に第２の絶縁膜７を形成した後、コンタク
ト孔８を開孔する。例えば膜厚６００ｎｍの多結晶シリ
コン膜を成長させた後、燐等の高濃度の不純物を拡散あ
るいはイオン注入する。このｎ＋型の多結晶シリコン膜
の表面に、所定形状のパターンを有するフｍ、 ｌ−レ
ジスト９を形成し、これをマスクにしてｔＥ法等により
多結晶シリコン膜をエツチングすることにより、ｎ＋型
の多結晶シリコン膜よりなる第１の容量蓄積電極１０を
形成する。
ン基板１の表面にフィールド酸化膜２を形成する。素子
領域にゲート絶縁膜３を形成した後、所定の領域に多結
晶ンリコン膜からなるゲート電極４を形成し、これをマ
スクにしたイオン注入によりｎ＋型のソース・ドレイン
領域５を形成する。ＣＶＤ法により表面にシリコン酸化
膜を成長させた後、例えばＣＨＦ４と０２との混合ガス
等を用いたＲＩＥ法によるエッチバックを行ない、ゲー
ト電極４を覆う第１の絶縁膜６を形成する。更にＣＶＤ
法により全面に第２の絶縁膜７を形成した後、コンタク
ト孔８を開孔する。例えば膜厚６００ｎｍの多結晶シリ
コン膜を成長させた後、燐等の高濃度の不純物を拡散あ
るいはイオン注入する。このｎ＋型の多結晶シリコン膜
の表面に、所定形状のパターンを有するフｍ、 ｌ−レ
ジスト９を形成し、これをマスクにしてｔＥ法等により
多結晶シリコン膜をエツチングすることにより、ｎ＋型
の多結晶シリコン膜よりなる第１の容量蓄積電極１０を
形成する。
次に、第１図（ｂ）に示すように、フォトレジスト９を
剥離し、表面に多結晶シリコン膜を例えば１１００ｎの
厚さに成長させ、燐等の低濃度の不純物を拡散あるいは
イオン注入してｎ型の第２の容量蓄積電極１１を形成す
る。ただし、ここでの不純物導入は第１の容量蓄積電極
１０の場合より少なめに行ない、ＲＩＥ法等によるドラ
イエツチング速度が第１の容量蓄積電極１０に比べて低
いようにしておくことが必要である。
剥離し、表面に多結晶シリコン膜を例えば１１００ｎの
厚さに成長させ、燐等の低濃度の不純物を拡散あるいは
イオン注入してｎ型の第２の容量蓄積電極１１を形成す
る。ただし、ここでの不純物導入は第１の容量蓄積電極
１０の場合より少なめに行ない、ＲＩＥ法等によるドラ
イエツチング速度が第１の容量蓄積電極１０に比べて低
いようにしておくことが必要である。
次に、第１図（Ｃ）に示すように、第１の容量蓄積電極
１０の」二表面に形成されている第２の容量蓄積電極１
１が完全に除去される時間より長い時間の異方性エツチ
ングをＲＩＥ法等で行なう。
１０の」二表面に形成されている第２の容量蓄積電極１
１が完全に除去される時間より長い時間の異方性エツチ
ングをＲＩＥ法等で行なう。
この結果、第１の容量蓄積電極１０の上表面に形成され
ている第２の容量蓄積電極１１が完全に除去された後、
第１の容量蓄積電極１０のエツチングがより速く進行し
、第１の容量蓄積電極１０は第１の容量蓄積電極１０ａ
の部分のみを残すことになる。一方、第２の容量蓄積電
極１１においては、第１の容量蓄積電極１０の側面に形
成されていた第２の容量蓄積電極１１ａのみが残ること
になる。容量蓄積電極は第１の容量蓄積電極１０ａと第
２の容量蓄積電極１１ａとから構成され、第１の容量蓄
積電極１０ａは容量蓄積電極の底の部分となり、第２の
容量蓄積電極１１ａは容量蓄積電極の筒状の部分となる
。
ている第２の容量蓄積電極１１が完全に除去された後、
第１の容量蓄積電極１０のエツチングがより速く進行し
、第１の容量蓄積電極１０は第１の容量蓄積電極１０ａ
の部分のみを残すことになる。一方、第２の容量蓄積電
極１１においては、第１の容量蓄積電極１０の側面に形
成されていた第２の容量蓄積電極１１ａのみが残ること
になる。容量蓄積電極は第１の容量蓄積電極１０ａと第
２の容量蓄積電極１１ａとから構成され、第１の容量蓄
積電極１０ａは容量蓄積電極の底の部分となり、第２の
容量蓄積電極１１ａは容量蓄積電極の筒状の部分となる
。
次に、第１図（ｄ）に示すように、誘電体膜１２、およ
び多結晶シリコン膜からなる容■対向電極１３を所定形
状に形成する。
び多結晶シリコン膜からなる容■対向電極１３を所定形
状に形成する。
次に、第１図（ｅ）に示すように、第３の絶縁膜１４を
堆積後、ソース働ドレイン領域５に至るビット用のコン
タクト孔を開孔し、アルミニウム等による金属配線１５
を形成する。
堆積後、ソース働ドレイン領域５に至るビット用のコン
タクト孔を開孔し、アルミニウム等による金属配線１５
を形成する。
第２図（ａ）〜（Ｃ）は、本発明の第２の実施例を説明
するための工程順の断面図である。
するための工程順の断面図である。
まず、第２図（ａ）に示すように、例えばｐ型のシリコ
ン基板１の表面にフィールド酸化膜２を形成する。素子
領域にゲート絶縁膜３を形成した後、所定の領域に多結
晶シリコン膜からなるゲート電極４を形成し、これをマ
スクにしたイオン注入によりｎ＋型のソース・ドレイン
領域５を形成する。ＣＶＤ法により表面にシリコン酸化
膜を成長させた後、例えばＣＨＦ４と０２との混合ガス
等を用いたＲＩＥ法によるエッチ／＜・ツクを行ない、
ゲート電極４を覆う第１の絶縁膜６を形成する。更にＣ
ＶＤ法により全面に第２の絶縁膜７を形成した後、コン
タクト孔８を開孔する。
ン基板１の表面にフィールド酸化膜２を形成する。素子
領域にゲート絶縁膜３を形成した後、所定の領域に多結
晶シリコン膜からなるゲート電極４を形成し、これをマ
スクにしたイオン注入によりｎ＋型のソース・ドレイン
領域５を形成する。ＣＶＤ法により表面にシリコン酸化
膜を成長させた後、例えばＣＨＦ４と０２との混合ガス
等を用いたＲＩＥ法によるエッチ／＜・ツクを行ない、
ゲート電極４を覆う第１の絶縁膜６を形成する。更にＣ
ＶＤ法により全面に第２の絶縁膜７を形成した後、コン
タクト孔８を開孔する。
その後、タングステン膜を成膜し、続いて例えば多結晶
シリコン膜等からなる堆積膜２１を所定の厚さ成長させ
る。この表面に所定の、Ｎ６ターンを有するフォトレジ
スト９を塗布、形成し、ＲＩＥ法等で堆積膜２１．タン
グステン膜を工・ソチングし、タングステン膜からなる
第１の容量蓄積電極１０ａを形成する。
シリコン膜等からなる堆積膜２１を所定の厚さ成長させ
る。この表面に所定の、Ｎ６ターンを有するフォトレジ
スト９を塗布、形成し、ＲＩＥ法等で堆積膜２１．タン
グステン膜を工・ソチングし、タングステン膜からなる
第１の容量蓄積電極１０ａを形成する。
次に、第２図（１））に示すように、フ第１・レジスト
９を剥離した後、表面に例えば厚さ１０００ｍのタング
ステン膜を成長させ、第２の容量蓄積電極１１を形成す
る。
９を剥離した後、表面に例えば厚さ１０００ｍのタング
ステン膜を成長させ、第２の容量蓄積電極１１を形成す
る。
次に、第２図（Ｃ）に示すように、弗素を含む混合ガス
を用いたＲＩＥ法等の異方性上・ソチングを行ない、積
層膜２１の除去、第２の容量蓄積電極１１ａの形成を行
なう。これにより容量蓄積電極は第１の容量蓄積電極１
０ａと第２の容量蓄積電極１１ａとから構成され、第１
の容量蓄積電極１０ａは容量蓄積電極の底の部分となり
、第２の容量蓄積電極１１ａは容量蓄積電極の筒状の部
分となる。このエツチングでは゛、多結晶シリコン膜の
エツチング速度がタングステン膜のそれより高いため、
堆積膜２１」二の第２の容量蓄積電極１１が除去される
と堆積膜２１のエツチングが急速に進む。堆積膜２１の
エツチングのストッパーとして第１の容量蓄積電極１０
ａが機能することにな″る。このため、本実施例の方法
は本発明の第１の実施例の方法より容易に所定形状の容
量蓄積電極を形成することができる。
を用いたＲＩＥ法等の異方性上・ソチングを行ない、積
層膜２１の除去、第２の容量蓄積電極１１ａの形成を行
なう。これにより容量蓄積電極は第１の容量蓄積電極１
０ａと第２の容量蓄積電極１１ａとから構成され、第１
の容量蓄積電極１０ａは容量蓄積電極の底の部分となり
、第２の容量蓄積電極１１ａは容量蓄積電極の筒状の部
分となる。このエツチングでは゛、多結晶シリコン膜の
エツチング速度がタングステン膜のそれより高いため、
堆積膜２１」二の第２の容量蓄積電極１１が除去される
と堆積膜２１のエツチングが急速に進む。堆積膜２１の
エツチングのストッパーとして第１の容量蓄積電極１０
ａが機能することにな″る。このため、本実施例の方法
は本発明の第１の実施例の方法より容易に所定形状の容
量蓄積電極を形成することができる。
なお、本実施例では、第１．第２の容量蓄積電極の構成
材料としてタングステンを用いたが、例えばモリブデン
、チタン等の他の高融点金属材料を用いてもよい。また
、第１．第２の容重、蓄積電極の構成材料を同一にせず
、これらの組み合せでもよい。また、堆積膜として多結
晶シリコンを用いたが、堆積膜としては第１．第２の容
量蓄積電極の構成材料よりエツチング速度の速い材料で
あればよい。
材料としてタングステンを用いたが、例えばモリブデン
、チタン等の他の高融点金属材料を用いてもよい。また
、第１．第２の容重、蓄積電極の構成材料を同一にせず
、これらの組み合せでもよい。また、堆積膜として多結
晶シリコンを用いたが、堆積膜としては第１．第２の容
量蓄積電極の構成材料よりエツチング速度の速い材料で
あればよい。
以上説明したように本発明の半導体記憶装置の製造方法
は、スタック型のメモリセルにおける底部を有する筒状
の容量蓄積電極を容易に形成することができるため、筒
状の部分の高さを増大させることによりキャパシタの対
向面積を簡単に増加させることが可能となる。
は、スタック型のメモリセルにおける底部を有する筒状
の容量蓄積電極を容易に形成することができるため、筒
状の部分の高さを増大させることによりキャパシタの対
向面積を簡単に増加させることが可能となる。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順の断面図、第２図（ａ）〜（ｃ）は本発
明の第２の実施例を説明するための工程順の断面図、第
３図（ａ、 ）〜（ｅ）は従来の半導体記憶装置の製造
方法を説明するための工程順の断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート絶縁膜、４・・・ゲート電極、５・・・ソ
ース・ドレイン領域、６・・・第１の絶縁膜、７・・・
第２の絶ｉ［，８・・・コンタクト孔、９・・・フォト
レジスト、１０．１０ａ・・・第１の容量蓄積電極、Ｉ
ＬＩＩａ・・・第２の容量蓄積電極、１２・・・誘電体
膜、１３・・・容量対向電極、１４・・・第３の絶縁膜
、１５・・・金属配線、２０・・・容量蓄積電極、２１
・・・堆積膜。
るための工程順の断面図、第２図（ａ）〜（ｃ）は本発
明の第２の実施例を説明するための工程順の断面図、第
３図（ａ、 ）〜（ｅ）は従来の半導体記憶装置の製造
方法を説明するための工程順の断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート絶縁膜、４・・・ゲート電極、５・・・ソ
ース・ドレイン領域、６・・・第１の絶縁膜、７・・・
第２の絶ｉ［，８・・・コンタクト孔、９・・・フォト
レジスト、１０．１０ａ・・・第１の容量蓄積電極、Ｉ
ＬＩＩａ・・・第２の容量蓄積電極、１２・・・誘電体
膜、１３・・・容量対向電極、１４・・・第３の絶縁膜
、１５・・・金属配線、２０・・・容量蓄積電極、２１
・・・堆積膜。
Claims (1)
- 【特許請求の範囲】 １、１つのＭＯＳトランジスタと、前記ＭＯＳトランジ
スタのソース・ドレイン領域の一方に接続するキャパシ
タとからなるメモリセルを有する半導体記憶装置のキャ
パシタ電極の形成方法において、 高濃度多結晶シリコン膜を成膜する工程と、前記高濃度
多結晶シリコン膜を所定形状に形成する工程と、 前記所定形状の前記高濃度多結晶シリコン膜の表面を覆
って、低濃度多結晶シリコン膜を成膜する工程と、 前記低濃度多結晶シリコン膜を異方性エッチングする工
程と、 を有することを特徴とする半導体記憶装置の製造方法。 ２、１つのＭＯＳトランジスタと、前記ＭＯＳトランジ
スタのソース・ドレイン領域の一方に接続するキャパシ
タとからなるメモリセルを有する半導体記憶装置のキャ
パシタ電極の形成方法において、 第１の導電性膜を成膜する工程と、 前記第１の導電性膜上に、堆積膜を成膜する工程と、 前記堆積膜、および前記第１の導電性膜を所定形状に形
成する工程と、 前記所定形状に形成された前記堆積膜、および前記第１
の導電性膜の表面を覆って、第２の導電性膜を成膜する
工程と、 前記第２の導電性膜を異方性エッチングする工程と、 を有することを特徴とする半導体記憶装置の製造方法。 ３、前記第１、および前記第２の導電性膜が、タングス
テン膜、モリブデン膜、あるいはチタン膜であることを
特徴とする請求項２記載の半導体記憶装置の製造方法。 ４、前記第１の導電性膜と前記第２の導電性膜とが、異
なる高融点金属材料からなることを特徴とする請求項２
記載の半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02303443A JP3123073B2 (ja) | 1990-11-08 | 1990-11-08 | 半導体記憶装置の製造方法 |
| DE69113579T DE69113579T2 (de) | 1990-11-08 | 1991-11-06 | Verfahren zur Herstellung einer DRAM-Zelle mit Stapelkondensator. |
| EP91118934A EP0487951B1 (en) | 1990-11-08 | 1991-11-06 | Method of fabricating a stacked capacitator DRAM cell |
| US07/788,889 US5273925A (en) | 1990-11-08 | 1991-11-07 | Method of fabricating semiconductor memory device having a cylindrical capacitor electrode |
| KR91019800A KR960016838B1 (en) | 1990-11-08 | 1991-11-08 | Method of manufacturing a capacitor node for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02303443A JP3123073B2 (ja) | 1990-11-08 | 1990-11-08 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04176167A true JPH04176167A (ja) | 1992-06-23 |
| JP3123073B2 JP3123073B2 (ja) | 2001-01-09 |
Family
ID=17921059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02303443A Expired - Fee Related JP3123073B2 (ja) | 1990-11-08 | 1990-11-08 | 半導体記憶装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5273925A (ja) |
| EP (1) | EP0487951B1 (ja) |
| JP (1) | JP3123073B2 (ja) |
| KR (1) | KR960016838B1 (ja) |
| DE (1) | DE69113579T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481127A (en) * | 1992-11-04 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a capacitor |
| KR100431711B1 (ko) * | 1996-12-30 | 2004-12-04 | 주식회사 하이닉스반도체 | 반도체장치의전하저장전극형성방법 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183121A (ja) * | 1991-04-01 | 1993-07-23 | Fujitsu Ltd | 半導体装置とその製造方法 |
| TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| JPH0831575B2 (ja) * | 1993-02-12 | 1996-03-27 | 日本電気株式会社 | 半導体記憶装置 |
| KR950021710A (ko) * | 1993-12-01 | 1995-07-26 | 김주용 | 반도체 장치의 캐패시터 제조방법 |
| JP2751016B2 (ja) * | 1993-12-27 | 1998-05-18 | 現代電子産業株式会社 | 半導体素子のキャパシタ製造方法 |
| JPH07263576A (ja) * | 1994-03-25 | 1995-10-13 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US5380673A (en) * | 1994-05-06 | 1995-01-10 | United Microelectronics Corporation | Dram capacitor structure |
| KR0126640B1 (ko) * | 1994-05-07 | 1998-04-02 | 김주용 | 반도체소자 및 그 제조방법 |
| KR970007967B1 (en) * | 1994-05-11 | 1997-05-19 | Hyundai Electronics Ind | Fabrication method and semiconductor device |
| US5564180A (en) * | 1994-11-14 | 1996-10-15 | United Microelectronics Corp. | Method of fabricating DRAM cell capacitor |
| US5604147A (en) * | 1995-05-12 | 1997-02-18 | Micron Technology, Inc. | Method of forming a cylindrical container stacked capacitor |
| US5529946A (en) * | 1995-06-30 | 1996-06-25 | United Microelectronics Corporation | Process of fabricating DRAM storage capacitors |
| US5578516A (en) * | 1995-07-07 | 1996-11-26 | Vanguard International Semiconductor Corporation | High capacitance dynamic random access memory manufacturing process |
| JP2751906B2 (ja) * | 1996-01-17 | 1998-05-18 | 日本電気株式会社 | 容量素子の形成方法 |
| US5726086A (en) * | 1996-11-18 | 1998-03-10 | Mosel Vitelic Inc. | Method of making self-aligned cylindrical capacitor structure of stack DRAMS |
| US5943582A (en) * | 1997-05-05 | 1999-08-24 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method for forming DRAM stacked capacitor |
| US6258662B1 (en) | 1997-05-06 | 2001-07-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming cylindrical DRAM capacitors |
| US5736450A (en) * | 1997-06-18 | 1998-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a cylindrical capacitor |
| US6358837B1 (en) | 1998-03-31 | 2002-03-19 | Lsi Logic Corporation | Method of electrically connecting and isolating components with vertical elements extending between interconnect layers in an integrated circuit |
| US6251740B1 (en) | 1998-12-23 | 2001-06-26 | Lsi Logic Corporation | Method of forming and electrically connecting a vertical interdigitated metal-insulator-metal capacitor extending between interconnect layers in an integrated circuit |
| US6441419B1 (en) | 1998-03-31 | 2002-08-27 | Lsi Logic Corporation | Encapsulated-metal vertical-interdigitated capacitor and damascene method of manufacturing same |
| US6057571A (en) * | 1998-03-31 | 2000-05-02 | Lsi Logic Corporation | High aspect ratio, metal-to-metal, linear capacitor for an integrated circuit |
| US6417535B1 (en) | 1998-12-23 | 2002-07-09 | Lsi Logic Corporation | Vertical interdigitated metal-insulator-metal capacitor for an integrated circuit |
| JP4807894B2 (ja) * | 1999-05-31 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6504202B1 (en) | 2000-02-02 | 2003-01-07 | Lsi Logic Corporation | Interconnect-embedded metal-insulator-metal capacitor |
| US6342734B1 (en) | 2000-04-27 | 2002-01-29 | Lsi Logic Corporation | Interconnect-integrated metal-insulator-metal capacitor and method of fabricating same |
| US6341056B1 (en) | 2000-05-17 | 2002-01-22 | Lsi Logic Corporation | Capacitor with multiple-component dielectric and method of fabricating same |
| US6566186B1 (en) | 2000-05-17 | 2003-05-20 | Lsi Logic Corporation | Capacitor with stoichiometrically adjusted dielectric and method of fabricating same |
| KR102031865B1 (ko) * | 2018-02-13 | 2019-10-15 | 오세돈 | 이차전지 파우치 전극리드 밀봉장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4561907A (en) * | 1984-07-12 | 1985-12-31 | Bruha Raicu | Process for forming low sheet resistance polysilicon having anisotropic etch characteristics |
| JPH0736437B2 (ja) * | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| JPH01120050A (ja) * | 1987-11-02 | 1989-05-12 | Hitachi Ltd | 半導体記憶装置 |
| US5140389A (en) * | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
| JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
| JPH0260162A (ja) * | 1988-08-25 | 1990-02-28 | Sony Corp | 半導体メモリ |
| JP2742271B2 (ja) * | 1988-09-30 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
| JPH02260453A (ja) * | 1989-03-31 | 1990-10-23 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2794761B2 (ja) * | 1989-04-07 | 1998-09-10 | 日本電気株式会社 | 半導体メモリセルとその製造方法 |
| DE69017802T2 (de) * | 1989-08-30 | 1995-09-07 | Nippon Electric Co | Dünnfilmkondensator und dessen Herstellungsverfahren. |
| JPH088341B2 (ja) * | 1989-10-06 | 1996-01-29 | 三菱電機株式会社 | 半導体記憶装置 |
| KR930002292B1 (ko) * | 1990-06-02 | 1993-03-29 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| US5219780A (en) * | 1991-03-14 | 1993-06-15 | Gold Star Electron Co., Ltd. | Method for fabricating a semiconductor memory cell |
-
1990
- 1990-11-08 JP JP02303443A patent/JP3123073B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-06 EP EP91118934A patent/EP0487951B1/en not_active Expired - Lifetime
- 1991-11-06 DE DE69113579T patent/DE69113579T2/de not_active Expired - Fee Related
- 1991-11-07 US US07/788,889 patent/US5273925A/en not_active Expired - Fee Related
- 1991-11-08 KR KR91019800A patent/KR960016838B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481127A (en) * | 1992-11-04 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a capacitor |
| US5633188A (en) * | 1992-11-04 | 1997-05-27 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device having a capacitor |
| KR100431711B1 (ko) * | 1996-12-30 | 2004-12-04 | 주식회사 하이닉스반도체 | 반도체장치의전하저장전극형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5273925A (en) | 1993-12-28 |
| JP3123073B2 (ja) | 2001-01-09 |
| EP0487951A1 (en) | 1992-06-03 |
| KR960016838B1 (en) | 1996-12-21 |
| EP0487951B1 (en) | 1995-10-04 |
| DE69113579D1 (de) | 1995-11-09 |
| DE69113579T2 (de) | 1996-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04176167A (ja) | 半導体記憶装置の製造方法 | |
| US4742018A (en) | Process for producing memory cell having stacked capacitor | |
| EP0430404B1 (en) | Method of manufacturing a capacitor for a DRAM cell | |
| US5567637A (en) | Method of fabricating a micro-trench floating gate electrode for flash memory cell | |
| JPH01152660A (ja) | 半導体記憶装置の製造方法 | |
| JP2885540B2 (ja) | メモリセルの製造方法 | |
| US6127221A (en) | In situ, one step, formation of selective hemispherical grain silicon layer, and a nitride-oxide dielectric capacitor layer, for a DRAM application | |
| JPH0691210B2 (ja) | Ｄｒａｍセル用高性能トレンチコンデンサ | |
| JPH02312270A (ja) | Ｄｒａｍセル及びその製造方法 | |
| WO2023108972A1 (zh) | 半导体结构的形成方法、叠层结构及其形成方法 | |
| US5534457A (en) | Method of forming a stacked capacitor with an "I" shaped storage node | |
| JPH02143456A (ja) | 積層型メモリセルの製造方法 | |
| JPS6123360A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0325972A (ja) | 半導体記憶装置とその製造方法 | |
| JPH02310959A (ja) | 半導体装置及びその製造方法 | |
| JP2565111B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH02257670A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH02122560A (ja) | 半導体記憶装置 | |
| KR100275938B1 (ko) | 캐패시터형성방법 | |
| JPH03148860A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0223657A (ja) | 半導体メモリ素子 | |
| JPS63278268A (ja) | ダイナミツクランダムアクセスメモリセル | |
| JPH022672A (ja) | 半導体メモリセルとその製造方法 | |
| KR930009591B1 (ko) | 이중 모스 셀 제조방법 | |
| KR100269609B1 (ko) | 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |