JPH0223657A - 半導体メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンデンサ部及びトランジスタを有するメモ
リセルが半導体基板上に複数個形成された半導体メモリ
素子に関し、より具体的にはダイナミックランダムアク
セスメモリ（以下、ｒＤＲＡＭＪと称す）のメモリセル
の構造の改良に関する。

（従来の技術） 半導体装置の中でも高集積化の先端を走るＤＲＡＭでは
、３年に４倍の割合で記憶容量が増大されてきている。

現在、ＩＭｂの容量のものが市販されているが、今後、
４Ｍｂ、１６Ｍｂ、６４Ｍｂと順次容量の大きなものが
増加していくと予想される。

ところで、集積度を向上させるには、ＤＲＡＭの記憶単
位であるメモリセルの面積を縮小する必要がある。しか
し、放射線によるソフトエラーを防止すると共に、充分
なＳ／Ｎ比の信号を確保するためには、メモリセル内の
電荷蓄積容量をある最低値以上としなければならない。

従って、４Ｍｂ以上のＤＲＡＭでは、電荷を蓄積するた
めのコンデンサ部を半導体基板表面に形成することが事
実上不可能となっている。そのため、コンデンサ部を、
半導体基板に形成した穴や溝（即ち、トレンチ）の内部
に、又は基板表面に形成されたＭＯＳ）ランジスタ上に
形成した、所謂三次元構造のメモリセルの採用が一般化
しつつある。

（発明が解決しようとする課題） 半導体基板に形成したトレンチの内部にコンデンサ部を
形成する構成では、穴や溝の深さに応じて容量を増大さ
せることが可能である。従って、このような構成は、メ
モリセルの面積を縮小する観点からは有利な構成である
と言うことができる。

しかしながら、比較的深いトレンチを再現性よく形成す
ることは、技術的には非常に困難であり、従って量産面
の観点からは有利な構成とは必ずしも言えない。

他方、コンデンサ部を、ＭＯＳ）ランジスタの上に形成
する、所謂スタック型メモリセルの場合には、再現性よ
く形成することが比較的容易である。従って、生産性の
点に於いてトレンチ内部にコンデンサ部を形成する構成
に比べて有利である。

しかしながら、トレンチを利用する構成に比べてコンデ
ンサ部の容量を大きくすることは難しい。

よって、スタック型メモリセルの場合には、１６Ｍｂや
６４Ｍｂのような、より高集積化されたメモリを構成す
ることは困難であると考えられている。

従って、本発明の目的は、６４ＭｂのＤＲＡＭのような
より高集積化されたＤＲＡＭにも対応可能なコンデンサ
部の構造を備えたスタック型のメモリセルを有する半導
体メモリ素子を提供することにある。

（課題を解決するための手段） 本発明の半導体メモリ素子は、半導体基板上に、コンデ
ンサ部とトランジスタとを有するメモリセルが複数個形
成されており、該コンデンサ部が、該トランジスタの一
部を覆うように形成されている半導体メモリ素子であっ
て、該コンデンサ部が、該トランジスタの１端子に電気
的に接続された第１の電極と、該第１の電極上に形成さ
れた第１の誘電体膜と、該第１の誘電体膜を介して該第
１の電極と対向するように形成された第２の電極と、該
第２の電極上に形成された第２の誘電体膜と、該第２の
誘電体膜を介して該第２の電極と対向するように形成さ
れており、該第１の電極と電気的に接続された第３の電
極とを備えており、該第２の電極が複数のメモリセル間
の共通配線とされており、そのことにより上記目的が達
成される。

本発明に於いて用いる半導体基板としては、ｐ型又はｎ
型のＳｉ基板を用いることが好ましく、ｐ型Ｓｉ基板を
用いることがより好ましい。

また、第１の誘電体膜及び第２の誘電体膜としては、例
えば、ＳｉＯ２、Ｓｉ、Ｎ、、Ｔａ２０１、又はＴ　ｉ
　Ｏ，、からなるもの、あるいはこれらの材料の複合膜
等を用いることができる。第１〜第３の電極は、燐ある
いは砒素ドープ多結晶シリコンで構成することが好まし
く、また第３の電極については、Ｗ、Ｔａ、Ｔｉ、ＡＩ
等の金属又はこれらとＳｉの化合物及び合金を用いるこ
とも可能である。

本発明に於ける第１、第２の誘電体膜の膜厚は、静電容
量が２Ｘ１０−７Ｆ／ｃｍ”　〜ｌＸｌ０−”Ｆ／ｃｍ
２の範囲となるように設定するのが望ましい。また、第
１の電極の膜厚については、０．５〜１．５μｍのもの
が好ましく、第２の電極の膜厚については０．０５〜０
．２μｍのものが好ましい。

（作用） 上述の構成によれば、所謂スタック型メモリセルに於い
て、メモリセル間の共通電極となるプレート電極である
第２の電極の両側に第１、第２の誘電体膜を介して第１
、第３の電極が対向配置されている。従って、第２の電
極に対して並列に２個の容量が接続された構成となり、
第２の電極の一方面側だけでなく、両面側に於いて電荷
の蓄積が可能となるため、コンデンサ部の容量が増大す
る。従って、限られた面積のメモリセル内でより大きな
容量のコンデンサ部を形成することが可能となる。

（実施例） 本発明を実施例について以下に説明する。

第１Ａ図は本発明の一実施例の部分を示す平面図であり
、第１Ｂ図（ｂ）は第１Ａ図のＢ−Ｂ線に沿う断面図で
ある。本実施例は、６４ＭｂのＤＲＡＭに適用可能なメ
モリセルについてのものであり、単位メモリセルは第１
Ａ図に於いて一点鎖線で囲まれた１、８μｍＸ１．２μ
ｍの広さの領域内に構成されている。機能的には、この
単位メモリセルは、１個のＮチャネルトランジスタＴと
１個のコンデンサ部Ｃとにより構成されている。

トランジスタＴは、ワード線４が高レベルにあるときに
導通し、ビット線２２とコンデンサ部Ｃとの間で電荷の
やり取りが生じ、信号の書込み又は読出しが行われる。

ワード線４が低レベルにあるときには、トランジスタＴ
が非導通状態となり、コンデンサ部Ｃはビット線２２か
ら分離される。

トランジスタＴは、ｐ型のシリコン基板１をチャネルと
しており、該チャネル上にゲート絶縁膜３を介してゲー
ト電極となるワード線４が形成されている。ワード線４
は、燐ドープ多結晶シリコンにより形成されている。ビ
ット線２２と接続されるトランジスタＴのドレイン領域
６、及びコンデンサ部Ｃに接続されるソース領域５は砒
素拡散層により構成されている。

他方、コンデンサ部Ｃは、ワード線４を部分的に被うよ
うに形成されている。即ち、トランジスタＴのソース領
域５と接続された第１の電極８と、複数のメモリセル間
の共通配線となるプレート電極を構成している第２の電
極１１と、第３の電極１８と、第１の誘電体膜としての
５ｉ０２膜１０と第２の誘電体膜としてのＳｉｏ２膜１
４と、よりなる。第１〜第３の電極８．１１．１８は、
いずれも燐ドープ結晶シリコンより構成されている。

第１Ａ図及び第１Ｂ図から明らかなように、本実施例で
は、プレート電極である第２の電極１１の両側にＳｉＯ
２膜１０．１４が配置されており、相互に電気的に接続
された第１、第３の電極８．１８と、第２の電極１１と
の間に２個の容量が形成された構成とされている。従っ
て、同一面積の従来のスタック型メモリセルに比べて、
より大きな容量を得ることが可能である。

次に、本実施例の製造工程の一例を第２図〜第６図を参
照して説明する。尚、各図中（ｂ）の図番を付された図
は、それぞれ、第２図（ａ）のｂｂ線に対応する線に沿
う断面図である。また、トランジスタＴの部分について
は従来から公知の方法で同様の手順で製作することがで
きるので、該部分の製造工程の説明は省略する。

第２図（ａ）及び（ｂ）は、それぞれ、トランジスタＴ
の部分を形成した後のメモリセルの平面図及び断面図で
ある。ここでは、素子分離に、いわゆるＢＯＸ法が採用
されている。即ち、ｐ型のＳｉ基板１に、深さ０．６μ
ｍのトレンチを形成し、トレンチの側壁にイオン注入法
によりボロンを浅く注入し、しかる後熱酸化法により１
００人のＳｉｎ，、膜を形成し、更にＬＰＣＶＤ法によ
り８１０２Ｍを堆積し、最後にエッチバックにより平坦
化して素子分離領域２を形成する。

次に、トランジスタＴのゲート絶縁膜３並びにゲート電
極となるワード線４を形成する工程に移る。尚、本実施
例では、折り返し１ビツト線構成を採用している。また
、ワード線４を構成する材料としては、多結晶シリコン
、ポリサイド、高融点金属等を利用することが可能であ
るが、本実施例では燐ドープ多結晶シリコンを採用して
いる。

先ず、トランジスタ領域上の平坦化時のエツチングスト
ッパとして用いた多結晶シリコンマスク等を剥離する。

次に、熱酸化法により１００人厚０ゲート絶縁ｗＡ３を
形成する。更に、燐ドープ多結晶シリコンを０．　　４
μｍ厚に堆積し、続けて０。

３μｍ厚のＣＶＤ−Ｓｉ０２膜（これは、後述するＳｉ
○２膜７の一部を構成するものである）を堆積する。形
成されたこの２層膜をワード線パターン４へ加工した後
に、燐（Ｐ）をイオン注入法により３０ｋｅＶのエネル
ギーで注入しく５×１０１３ｃｍ−２）、Ｏ．１μｍ厚
のＬＰＣＶＤ−Ｓ　ｉ　Ｏ２膜を堆積し、エッチバック
によりゲート電極スペーサ（Ｓｉ０２膜７の一部となる
）を形成し、更に砒１〇− 素を６０ｋｅＶのエネルギーで注入した（５×１０１５
ｃ　ｍ−２）。

以上の工程に於いて、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　
ＤｏｐｅｄＤｒａｉｎ）　構造のトランジスタＴのソー
ス領域５及びドレイン領域６が形成される。

更に、ＬＰＣＶＤ−３ｉ　Ｏ２膜をＯ，１μｍ厚に堆積
し、エッチバック工程によりワード線４の側壁にのみ５
ｉ０２膜を残す。このＳｉＯ２膜、並びに前述のゲート
電極スペーサＳｉ○２膜及びＣＶＤ−３ｉｎ２膜よりな
るＳ　ｉ　０２膜７によりワード線４が完全に被覆され
、同時にソース領域５及びドレイン領域６上の開口部が
他から絶縁分離された構造が得られる。

次に、コンデンサ部Ｃの作製工程を説明する。

先ず、燐ドープ多結晶シリコンを１μｍ厚に堆積し、Ｒ
ＩＥ法により、トランジスタＴのソース領域５に接続し
た第１の電極８と、トランジスタＴのドレイン領域６に
接続され、後にビット線２２とも接続される電極９に加
工する（第３図（ａ）及び（ｂ）参照）。

次に、６０人０のＳ　ｉ０２ＭＩ　Ｏ及び１０ａを熱酸
化法により形成し、燐ドープ多結晶シリコンを０．１μ
ｍ厚で堆積する。第１の電極８の上方、即ち第１の誘電
体膜となる５ｉ０２膜１０上の燐ドープ多結晶シリコン
を、プレート電極としての第２の電極１１に加工する。

このとき、電極９はマスクで被われていないので、その
側壁部にのみ燐ドープ多結晶シリコン１２が残ることに
なる。また、第１の電極８上に於いて、第１の電極８と
第３の電極１８を接続するために、プレート電極となる
第２の電極１１に開口部１３を設けた（第４図（ａ）及
び（ｂ））。

次に、７０人のＳｉＯ２膜１４及び１４ａを熱酸化法に
より形成し、第３の電極の一部となる０゜０５μｍ厚の
燐ドープ多結晶シリコン１５を堆積した。Ｓｉ○２膜１
４は第２の誘電体膜となる本実施例では、燐ドープ多結
晶シリコンを堆積する前に、第２の誘電体膜の一部をエ
ツチングする工程を実施しなかったため、この段階では
、第１の電極８と第３の電極１８とは未だ電気的に接続
されていない。よって、第１の電極８及びドレイン６上
の電８ｉ！９の上面に於いて、燐ドープ多結晶シリコン
１５に開口部１６及び１７を形成した（第５図（ａ）及
び（ｂ））。

しかる後、開口部１６及び１７のＳｉ○２膜１゜をエツ
チングにより除去し、０．０５μｍ厚の燐ドープ多結晶
シリコンを堆積する。この燐ドープ多結晶シリコンと上
述の燐ドープ多結晶シリコン１５とを併せて、第３の電
極１８、及びビット線２２と接続する電極１つにそれぞ
れ加工する。以上によりコンデンサ部Ｃを形成すること
ができる（第６図（ａ）及び（ｂ）参照）。

最後に、ＬＰＣＶＤ法及びＣＶＤ法によりＳｉＯ２膜２
０全２０し、エッチバック法により平坦化し、ビット線
２２とトランジスタＴのドレイン６とを接続するための
コンタクトホール２１を開口し、ＡｌＳｉ合金を０．５
μｍ厚に堆積し、ビット線２２に加工する。これによっ
て、第１Ａ図及び第１Ｂ［ｇに示した実施例のメモリセ
ルが得られる。

以上の工程により形成されたメモリセルでは、１メモリ
セル当たりの面積は１．８Ｘ１．２μｍ２．１６μｍ２
であり、最小寸法は０．３μｍである。レジストマスク
により加工されるパターンの最大アスペクト比は２．５
と比較的小さく、深いトレンチを掘設する場合のような
困難さはない。

更に、本実施例のメモリセルのコンデンサ部Ｃの容量は
３１　ｆＦと実用上問題のない大きさであった。また、
蓄積された電荷の保持時間についても、従来のスタック
型メモリセルと同様であることが確かめられた。

（発明の効果） 以上ように、本発明によれば、メモリセル領域内のトラ
ンジスタの一部を覆い、トランジスタの一端子に接続さ
れた第１の電極と、該第１の電極と第１の誘電体膜を介
して対向するように配置された第２の電極と、該第２の
電極と第２の誘電体膜を介して対向するように配置され
、かつ第１の電極と電気的に接続された第３の電極とに
よりコンデンサ部を形成することにより、従来のスタフ
り型メモリセルで得られなかった大容量コンデンサを実
現することが可能となる。従って、セル面積２μｍ２前
後のスタック型単位メモリセルにより６４ＭｂのＤＲＡ
Ｍを構成することも可能となる。

このように、本発明によって、今後ＤＲＡＭの記憶容量
を更に増大させる上で非常に利用価値の高いメモリセル
構造が提供される。

、・　　ｆ日 第１Ａ図は本発明の一実施例の要部を示す平面図、第１
Ｂ図は第１Ａ図のＢ−Ｂ線に沿う断面図、第２図（ａ）
及び（ｂ）〜第６図（ａ）及び（ｂ）はそれぞれその実
施例の製造工程を説明するための図、第２図（ａ）〜第
６図（ａ）は平面図、第２図（ｂ）〜第６図（ｂ）はそ
れぞれ第２図（ａ）のｂ−ｂ線に沿う対応の断面図であ
る。

Ｃ・・・コンデンサ部、Ｔ・・・トランジスタ、１・・
・ｐ型シリコン基板、４・・・ワード線、５・・・ソー
ス領域、６・・・ドレイン領域、８・・・第１の電極、
１０・・・ＳｉＯ２膜（第１の誘電体膜）、１１・・・
第２の電極、１４・・・ＳｉＯ２膜（第２の誘電体膜）
、１５・・・第３の電極の一部をなす燐ドープ多結晶シ
リコン膜、１８・・・第３の電極、２２・・・ビット線
。

以上

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に、コンデンサ部とトランジスタとを
   有するメモリセルが複数個形成されており、該コンデン
   サ部が、該トランジスタの一部を覆うように形成されて
   いる半導体メモリ素子であって、該コンデンサ部が、 該トランジスタの１端子に電気的に接続された第１の電
   極と、 該第１の電極上に形成された第１の誘電体膜と、該第１
   の誘電体膜を介して該第１の電極と対向するように形成
   された第２の電極と、 該第２の電極上に形成された第２の誘電体膜と、該第２
   の誘電体膜を介して該第２の電極と対向するように形成
   されており、該第１の電極と電気的に接続された第３の
   電極と を備えており、該第２の電極が複数のメモリセル間の共
   通配線である半導体メモリ素子。