JPH04112565A - 半導体抵抗素子及びその製造方法 - Google Patents
半導体抵抗素子及びその製造方法Info
- Publication number
- JPH04112565A JPH04112565A JP2231651A JP23165190A JPH04112565A JP H04112565 A JPH04112565 A JP H04112565A JP 2231651 A JP2231651 A JP 2231651A JP 23165190 A JP23165190 A JP 23165190A JP H04112565 A JPH04112565 A JP H04112565A
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- type
- epitaxial layer
- semiconductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路に形成する半導体抵抗素子及び
その製造方法に関し、特に小型化に好適の半導体抵抗素
子及びその製造方法に関する。
その製造方法に関し、特に小型化に好適の半導体抵抗素
子及びその製造方法に関する。
［従来の技術］
第３図（ａ）は従来の半導体抵抗素子を示す平面図、第
３図（ｂ）はその■−■線による断面図である。
３図（ｂ）はその■−■線による断面図である。
Ｐ型シリコン基板２１の表面にはＮ＋型抵拡散層２２選
択的に形成されている。Ｎ＋型抵拡散層２２含むＰ型シ
リコン基板２１上には、リン等を１０１５乃至ｌ０１６
原子／ ｃｍ ３ ドープしたＮ型エピタキシャル層２
４が形成されている。即ち、Ｐ型シリコン基板２１とＮ
型エピタキシャル層２４との間にＮ＋型抵拡散層２２埋
め込まれている。Ｎ型エピタキシャル層２４の表面には
Ｐ型シリコン基板２１に達する酸化膜絶縁領域２５が選
択的に形成されていて、これによりＮ＋型抵拡散層２２
びその直上域のＮ型エピタキシャル層２４が素子分離さ
れている。酸化膜絶縁領域２５の直下のＰ型シリコン基
板２１の表面には、素子間の反転を防止するためＰ＋型
拡散領域２３が選択的に形成されている。また、Ｎ＋型
抵拡散層２２直上域のＮ型エピタキシャル層２４の表面
には、イオン注入法によってボロン等を１０１７乃至１
ｏ２０原子／ ｃｍ ３ ドープすることにより、Ｐ−
型抵抗領域２７ａ乃至２７ｃが選択的に形成されている
。このＰ−型抵抗領域２７ａ乃至２７ｃは平面視で長方
形をなしており、相互に略平行に形成されている。Ｎ型
エピタキシャル層２４上には、絶縁膜２６が被着されて
いて、Ｐ−型抵抗領域２７ａ乃至２７ｃの各両端縁部上
にコンタクト孔２８が選択的に開口されている。そして
、絶縁膜２６上には、コンタクト孔２８を介してＰ−型
抵抗領域２７ａの一方の端縁部に接続される配線２９及
びコンタクト孔２８を介してＰ−型抵抗領域２７ａ乃至
２７ｃの各他方の端縁部に接続される配線３０がパター
ン形成されている。
択的に形成されている。Ｎ＋型抵拡散層２２含むＰ型シ
リコン基板２１上には、リン等を１０１５乃至ｌ０１６
原子／ ｃｍ ３ ドープしたＮ型エピタキシャル層２
４が形成されている。即ち、Ｐ型シリコン基板２１とＮ
型エピタキシャル層２４との間にＮ＋型抵拡散層２２埋
め込まれている。Ｎ型エピタキシャル層２４の表面には
Ｐ型シリコン基板２１に達する酸化膜絶縁領域２５が選
択的に形成されていて、これによりＮ＋型抵拡散層２２
びその直上域のＮ型エピタキシャル層２４が素子分離さ
れている。酸化膜絶縁領域２５の直下のＰ型シリコン基
板２１の表面には、素子間の反転を防止するためＰ＋型
拡散領域２３が選択的に形成されている。また、Ｎ＋型
抵拡散層２２直上域のＮ型エピタキシャル層２４の表面
には、イオン注入法によってボロン等を１０１７乃至１
ｏ２０原子／ ｃｍ ３ ドープすることにより、Ｐ−
型抵抗領域２７ａ乃至２７ｃが選択的に形成されている
。このＰ−型抵抗領域２７ａ乃至２７ｃは平面視で長方
形をなしており、相互に略平行に形成されている。Ｎ型
エピタキシャル層２４上には、絶縁膜２６が被着されて
いて、Ｐ−型抵抗領域２７ａ乃至２７ｃの各両端縁部上
にコンタクト孔２８が選択的に開口されている。そして
、絶縁膜２６上には、コンタクト孔２８を介してＰ−型
抵抗領域２７ａの一方の端縁部に接続される配線２９及
びコンタクト孔２８を介してＰ−型抵抗領域２７ａ乃至
２７ｃの各他方の端縁部に接続される配線３０がパター
ン形成されている。
このように構成される従来の半導体抵抗素子においては
、Ｐ−型抵抗領域２７ａ乃至２７ｃはＰＮ接合の空乏層
によりＮ型エピタキシャル層２４から絶縁分離され、抵
抗素子として動作する。例えば、Ｐ−型抵抗領域２７ａ
乃至２７ｃはボロン濃度が１０′７原子／Ｃロ３である
場合にはそのシート抵抗ρ３が約数十にΩ／口となり、
ボロン濃度が１０２０原子／ａｍ’である場合にはその
シート抵抗ρＳが約１００にΩ／口となる。即ち、ボロ
ン濃度が低いほど、空乏層がＰ−型抵抗領域２７ａ乃至
２７Ｃ側に拡がりやすくなり、実効的なシート抵抗ρ８
は大きくなる。
、Ｐ−型抵抗領域２７ａ乃至２７ｃはＰＮ接合の空乏層
によりＮ型エピタキシャル層２４から絶縁分離され、抵
抗素子として動作する。例えば、Ｐ−型抵抗領域２７ａ
乃至２７ｃはボロン濃度が１０′７原子／Ｃロ３である
場合にはそのシート抵抗ρ３が約数十にΩ／口となり、
ボロン濃度が１０２０原子／ａｍ’である場合にはその
シート抵抗ρＳが約１００にΩ／口となる。即ち、ボロ
ン濃度が低いほど、空乏層がＰ−型抵抗領域２７ａ乃至
２７Ｃ側に拡がりやすくなり、実効的なシート抵抗ρ８
は大きくなる。
なお、Ｐ−型抵抗領域２７ａ乃至２７ｃの抵抗値Ｒは下
記（１）式にて表される。
記（１）式にて表される。
Ｒ＝ρ８・Ｌ ／ ｗ＋ ｒ ｏ ・・・（
ｆ ）但し、ＬはＰ−型抵抗領域２７ａ乃至２７ｃのコ
ンタクト間の長さ（μｍ）、ＷはＰ−型抵抗領域２７ａ
乃至２７ｃの幅（μｍ）、ｒｏは引き出しコンタクト抵
抗（Ω）である。
ｆ ）但し、ＬはＰ−型抵抗領域２７ａ乃至２７ｃのコ
ンタクト間の長さ（μｍ）、ＷはＰ−型抵抗領域２７ａ
乃至２７ｃの幅（μｍ）、ｒｏは引き出しコンタクト抵
抗（Ω）である。
［発明が解決しようとする課題］
しかしながら、上述した従来の半導体抵抗素子は、平面
的な電気的抵抗素子であるため、低いシート抵抗ρ６で
高い抵抗値Ｒを得ようとする場合、抵抗長りを長くする
必要がある。また、高いシート抵抗ρ６で高い抵抗値Ｒ
を得ようとする場合には、ボロン等の注入量がバラツキ
やすくなるため、抵抗幅Ｗを大きくして空乏層による抵
抗値Ｒの変動を抑制する必要がある。このため、半導体
抵抗素子を小型化することが困難であるという問題点が
ある。
的な電気的抵抗素子であるため、低いシート抵抗ρ６で
高い抵抗値Ｒを得ようとする場合、抵抗長りを長くする
必要がある。また、高いシート抵抗ρ６で高い抵抗値Ｒ
を得ようとする場合には、ボロン等の注入量がバラツキ
やすくなるため、抵抗幅Ｗを大きくして空乏層による抵
抗値Ｒの変動を抑制する必要がある。このため、半導体
抵抗素子を小型化することが困難であるという問題点が
ある。
本発明はかかる問題点に鑑みてなされたものであって、
従来よりも小型化することができる半導体抵抗素子及び
その製造方法を提供することを目的とする。
従来よりも小型化することができる半導体抵抗素子及び
その製造方法を提供することを目的とする。
口課題を解決するための手段］
本発明に係る半導体抵抗素子は、第１導電型の半導体基
板に設けられた第２導電型のエピタキシャル層と、前記
半導体基板と前記エピタキシャル層との間に埋め込まれ
その不純物濃度が前記エピタキシャル層の不純物濃度よ
りも高い第２導電型の不純物拡散層と、前記エピタキシ
ャル層の表面から前記不純物拡散層にまで到達し前記エ
ピタキシャル層の表面に実質的に垂直の方向に延びる抵
抗領域と、この抵抗領域を規定する絶縁膜と、前記エピ
タキシャル層の表面と前記不純物拡散層との間に選択的
に設けられた引出領域とを有することを特徴とする特 なお、前記引出領域の替わりに、絶縁膜により規定され
る他の抵抗領域を設けてもよい。
板に設けられた第２導電型のエピタキシャル層と、前記
半導体基板と前記エピタキシャル層との間に埋め込まれ
その不純物濃度が前記エピタキシャル層の不純物濃度よ
りも高い第２導電型の不純物拡散層と、前記エピタキシ
ャル層の表面から前記不純物拡散層にまで到達し前記エ
ピタキシャル層の表面に実質的に垂直の方向に延びる抵
抗領域と、この抵抗領域を規定する絶縁膜と、前記エピ
タキシャル層の表面と前記不純物拡散層との間に選択的
に設けられた引出領域とを有することを特徴とする特 なお、前記引出領域の替わりに、絶縁膜により規定され
る他の抵抗領域を設けてもよい。
また、本発明に係る半導体抵抗素子の製造方法は、第１
導電型の半導体基板の表面に第２導電型の不純物拡散層
を選択的に形成する工程と、前記半導体基板上に第２導
電型のエピタキシャル層を成長させる工程と、エツチン
グにより前記エピタキシャル層の抵抗形成予定領域を囲
み前記不純物拡散層に達する筒状の溝を形成する工程と
、この溝内に絶縁膜を埋め込む工程とを有することを特
徴とする。
導電型の半導体基板の表面に第２導電型の不純物拡散層
を選択的に形成する工程と、前記半導体基板上に第２導
電型のエピタキシャル層を成長させる工程と、エツチン
グにより前記エピタキシャル層の抵抗形成予定領域を囲
み前記不純物拡散層に達する筒状の溝を形成する工程と
、この溝内に絶縁膜を埋め込む工程とを有することを特
徴とする。
［作用コ
本発明においては、不純物拡散層上のエピタキシャル層
に、絶縁膜により規定された抵抗領域がエピタキシャル
層の表面に対して垂直に延びるようにして設けられてい
る。この抵抗領域は不純物拡散層及び引出領域を介して
導出される。そして、前記抵抗領域の抵抗値はエピタキ
シャル層の厚さ及びその比抵抗並びに前記抵抗領域の幅
等により決定される。このため、所望の抵抗値を得よう
とした場合に、半導体抵抗素子の形成領域がエピタキシ
ャル層の表面に平行の方向に増大することはない。従っ
て、本発明によれば、半導体抵抗素子の形成面積を従来
に比して縮小することができ、半導体抵抗素子を小型化
することができる。
に、絶縁膜により規定された抵抗領域がエピタキシャル
層の表面に対して垂直に延びるようにして設けられてい
る。この抵抗領域は不純物拡散層及び引出領域を介して
導出される。そして、前記抵抗領域の抵抗値はエピタキ
シャル層の厚さ及びその比抵抗並びに前記抵抗領域の幅
等により決定される。このため、所望の抵抗値を得よう
とした場合に、半導体抵抗素子の形成領域がエピタキシ
ャル層の表面に平行の方向に増大することはない。従っ
て、本発明によれば、半導体抵抗素子の形成面積を従来
に比して縮小することができ、半導体抵抗素子を小型化
することができる。
また、本発明においては、前記引出領域の替わりに、絶
縁膜により規定される他の抵抗領域を設けることができ
る。この場合、前記不純物拡散層を介して１対の抵抗領
域を直列に接続できると共に、引出領域を格別に設ける
必要がない。
縁膜により規定される他の抵抗領域を設けることができ
る。この場合、前記不純物拡散層を介して１対の抵抗領
域を直列に接続できると共に、引出領域を格別に設ける
必要がない。
更に、本発明方法においては、半導体基板の表面に不純
物拡散層を選択的に形成し、前記半導体基板上にエピタ
キシャル層を成長させた後、エツチングにより前記エピ
タキシャル層の抵抗形成予定領域を囲み前記不純物拡散
層に達する筒状の溝を形成し、この溝内に絶縁膜を埋め
込む。これにより、上述の如く高集積化できる優れた半
導体抵抗素子を容易に製造することができる。
物拡散層を選択的に形成し、前記半導体基板上にエピタ
キシャル層を成長させた後、エツチングにより前記エピ
タキシャル層の抵抗形成予定領域を囲み前記不純物拡散
層に達する筒状の溝を形成し、この溝内に絶縁膜を埋め
込む。これにより、上述の如く高集積化できる優れた半
導体抵抗素子を容易に製造することができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図（ａ）は本発明の第１の実施例に係る半導体抵抗
素子を示す平面図、第１図（ｂ）はそのＩ−Ｉ線による
断面図である。
素子を示す平面図、第１図（ｂ）はそのＩ−Ｉ線による
断面図である。
Ｐ型シリコン基板１の表面にはＮ＋型型数散層２選択的
に形成されている。Ｎ＋型型数散層２含むＰ型シリコン
基板１上にはＮ型エピタキシャル層４が形成されている
。即ち、Ｐ型シリコン基板１とＮ型エピタキシャル層４
との間にＮ＋型型数散層２埋め込まれている。Ｎ型エピ
タキシャル層４の表面にはＰ型シリコン基板１に達する
酸化膜絶縁領域５が選択的に形成されていて、これによ
りＮ＋型型数散層２びその直上域のＮ型エピタキシャル
層４が素子分離されている。酸化膜絶縁領域５の直下の
Ｐ型シリコン基板１の表面には、素子間の反転を防止す
るためＰ＋型拡散領域３が選択的に設けられている。
に形成されている。Ｎ＋型型数散層２含むＰ型シリコン
基板１上にはＮ型エピタキシャル層４が形成されている
。即ち、Ｐ型シリコン基板１とＮ型エピタキシャル層４
との間にＮ＋型型数散層２埋め込まれている。Ｎ型エピ
タキシャル層４の表面にはＰ型シリコン基板１に達する
酸化膜絶縁領域５が選択的に形成されていて、これによ
りＮ＋型型数散層２びその直上域のＮ型エピタキシャル
層４が素子分離されている。酸化膜絶縁領域５の直下の
Ｐ型シリコン基板１の表面には、素子間の反転を防止す
るためＰ＋型拡散領域３が選択的に設けられている。
絶縁膜１３はＮ型エピタキシャル層４の表面からＮ＋型
型数散層２まで到達し、平面視でＮ型エピタキシャル層
４を局所的に取り囲むようにして形成されている。これ
により、絶縁膜１３によって囲まれた矩形領域内にＮ型
抵抗領域７が規定されている。このＮ型抵抗領域７はＮ
型エピタキシャル層４内の３箇所に設けられている。
型数散層２まで到達し、平面視でＮ型エピタキシャル層
４を局所的に取り囲むようにして形成されている。これ
により、絶縁膜１３によって囲まれた矩形領域内にＮ型
抵抗領域７が規定されている。このＮ型抵抗領域７はＮ
型エピタキシャル層４内の３箇所に設けられている。
また、Ｎ型エピタキシャル層４の表面にはＮ＋型型数散
層２達するＮ＋＋拡散領域１１（引出領域）が形成され
ている。
層２達するＮ＋＋拡散領域１１（引出領域）が形成され
ている。
Ｎ型エピタキシャル層４上には絶縁膜６が被着されてい
て、Ｎ型抵抗領域７上及びＮ＋＋拡散領域１１上にコン
タクト孔８が選択的に開口されている。そして、絶縁膜
６上には、コンタクト孔８を介して各Ｎ型抵抗領域７に
接続される配線９及びコンタクト孔８を介してＮ＋＋拡
散領域１１に接続される配線１０がパターン形成されて
いる。
て、Ｎ型抵抗領域７上及びＮ＋＋拡散領域１１上にコン
タクト孔８が選択的に開口されている。そして、絶縁膜
６上には、コンタクト孔８を介して各Ｎ型抵抗領域７に
接続される配線９及びコンタクト孔８を介してＮ＋＋拡
散領域１１に接続される配線１０がパターン形成されて
いる。
なお、Ｎ型抵抗領域７の表面には、不純物濃度が例えば
約１０１８原子／ ｃｍ ３のＮ＋＋拡散領域１２が形
成されている。このＮ＋＋拡散領域１２を設けることに
より配線９とＮ型抵抗領域７とがオーミック接触する。
約１０１８原子／ ｃｍ ３のＮ＋＋拡散領域１２が形
成されている。このＮ＋＋拡散領域１２を設けることに
より配線９とＮ型抵抗領域７とがオーミック接触する。
このように構成される半導体抵抗素子においては、Ｎ型
エピタキシャル層４の表面に対して実質的に垂直方向に
形成されたＮ型抵抗領域７が抵抗素子として動作し、Ｎ
“型拡散層２及びＮ′″型拡散領域１１．１２を介して
配線９と配線１０との間に所定の抵抗値が得られる。こ
の場合１Ｎ＋型拡散層２及びＮ＋＋拡散領域１１．１２
の不純物濃度はＮ型抵抗領域７の不純物濃度よりも十分
に高いため、この半導体抵抗素子の抵抗値はＮ型抵抗領
域７の抵抗値により決定される。そして、Ｎ型抵抗領域
７の抵抗値はＮ型エピタキシャル層４の厚さ及びその比
抵抗並びにＮ型抵抗領域７の幅等により決定されるため
、所望の抵抗値を得ようとした場合に、半導体抵抗素子
の形成領域がＰ型シリコン基板１の平面方向に増大する
ことはない。
エピタキシャル層４の表面に対して実質的に垂直方向に
形成されたＮ型抵抗領域７が抵抗素子として動作し、Ｎ
“型拡散層２及びＮ′″型拡散領域１１．１２を介して
配線９と配線１０との間に所定の抵抗値が得られる。こ
の場合１Ｎ＋型拡散層２及びＮ＋＋拡散領域１１．１２
の不純物濃度はＮ型抵抗領域７の不純物濃度よりも十分
に高いため、この半導体抵抗素子の抵抗値はＮ型抵抗領
域７の抵抗値により決定される。そして、Ｎ型抵抗領域
７の抵抗値はＮ型エピタキシャル層４の厚さ及びその比
抵抗並びにＮ型抵抗領域７の幅等により決定されるため
、所望の抵抗値を得ようとした場合に、半導体抵抗素子
の形成領域がＰ型シリコン基板１の平面方向に増大する
ことはない。
従って、本実施例によれば、半導体抵抗素子の形成面積
を従来の１７３乃至１／１０に縮小することができる。
を従来の１７３乃至１／１０に縮小することができる。
次に、上述した半導体抵抗素子の製造方法について説明
する。
する。
先ず、Ｐ型シリコン基板１の表面にＮ＋型型数散層２び
Ｐ′″型拡散領域３を選択的に形成する。
Ｐ′″型拡散領域３を選択的に形成する。
次いで、減圧成長法によりＰ型シリコン基板１上に厚さ
が例えばＩ乃至２μｍのＮ型エピタキ７ヤル層４を形成
する。その後、選択酸化法によりＮ型エピタキシャル層
４の表面にＰ型シリコン基板１に達する酸化膜絶縁領域
５を選択的に形成することにより Ｎ （″型拡散層２
及びその直上域のＮ型エピタキシャル層４を素子分離す
る。
が例えばＩ乃至２μｍのＮ型エピタキ７ヤル層４を形成
する。その後、選択酸化法によりＮ型エピタキシャル層
４の表面にＰ型シリコン基板１に達する酸化膜絶縁領域
５を選択的に形成することにより Ｎ （″型拡散層２
及びその直上域のＮ型エピタキシャル層４を素子分離す
る。
次に、Ｎ型エピタキシャル層４の表面にＮ＋型型数散層
２達するＮ＋＋拡散領域１１を選択的に形成する。
２達するＮ＋＋拡散領域１１を選択的に形成する。
次に、フォトリングラフィ技術によりＮ型エピタキシャ
ル層４上に所定のマスク材をパターン形成し、これをマ
スクとするドライエツチング！こよりＮ＋型型数散層２
上Ｎ型エピタキシャル層４を選択的に除去する。これに
より、Ｎ型抵抗領域７の周囲に幅が例えば０．５乃至１
．５μｍ１深さが例えば１．５乃至２．５μｍの溝を形
成する。次いで、前記溝内に酸化物系の絶縁膜１３を堆
積させた後、エツチングバック法により素子表面を平坦
化する。
ル層４上に所定のマスク材をパターン形成し、これをマ
スクとするドライエツチング！こよりＮ＋型型数散層２
上Ｎ型エピタキシャル層４を選択的に除去する。これに
より、Ｎ型抵抗領域７の周囲に幅が例えば０．５乃至１
．５μｍ１深さが例えば１．５乃至２．５μｍの溝を形
成する。次いで、前記溝内に酸化物系の絶縁膜１３を堆
積させた後、エツチングバック法により素子表面を平坦
化する。
次に、熱酸化法又は化学的気相成長（ＣＶＤ）法により
、全面に膜厚が例えば０．２乃至０．３μｍの絶縁膜６
を形成し、この絶縁膜６にコンタクト孔８を選択的に開
口する。なお、コンタクト孔８内に露出するＮ型抵抗領
域７の表面にはＮ＋＋拡散領域１２を形成する。その後
、絶縁膜６上に配線９，１０をパターン形成する。
、全面に膜厚が例えば０．２乃至０．３μｍの絶縁膜６
を形成し、この絶縁膜６にコンタクト孔８を選択的に開
口する。なお、コンタクト孔８内に露出するＮ型抵抗領
域７の表面にはＮ＋＋拡散領域１２を形成する。その後
、絶縁膜６上に配線９，１０をパターン形成する。
本実施例方法によれば、フォトリソグラフィ技術により
平面視パターンで１辺長が２μｍ以上の矩形のＮ型抵抗
領域７を形成することができる。
平面視パターンで１辺長が２μｍ以上の矩形のＮ型抵抗
領域７を形成することができる。
例えば、Ｎ型エピタキシャル層４の比抵抗を１Ω舎ｃｍ
とし、その厚さを１．０μｍとした場合、Ｎ型抵抗領域
７の平面視パターンを１辺長約２μｍの正方形にすると
数にΩの抵抗値を得ることができ、Ｎ型抵抗領域７の平
面視パターンを１辺長約５μｍの正方形にすると数百に
Ωの抵抗値を得ることができる。
とし、その厚さを１．０μｍとした場合、Ｎ型抵抗領域
７の平面視パターンを１辺長約２μｍの正方形にすると
数にΩの抵抗値を得ることができ、Ｎ型抵抗領域７の平
面視パターンを１辺長約５μｍの正方形にすると数百に
Ωの抵抗値を得ることができる。
第２図（ａ）は本発明の第２の実施例に係る半導体抵抗
素子を示す平面図、第２図（ｂ）はその■−■線による
断面図である。本実施例は第１図（ａ）及び（ｂ）にお
けるＮ＋＋拡散領域１１（引出領域）の替わりに他のＮ
型抵抗領域７を設けたものであるため、第２図（ａ）及
び（ｂ）において第１図（ａ）及び（ｂ）と同一物には
同一符号を付してその部分の詳細な説明は省略する。
素子を示す平面図、第２図（ｂ）はその■−■線による
断面図である。本実施例は第１図（ａ）及び（ｂ）にお
けるＮ＋＋拡散領域１１（引出領域）の替わりに他のＮ
型抵抗領域７を設けたものであるため、第２図（ａ）及
び（ｂ）において第１図（ａ）及び（ｂ）と同一物には
同一符号を付してその部分の詳細な説明は省略する。
絶縁膜１３はＮ型エピタキシャル層４の表面からＮ“型
拡散層２にまで到達し、平面視でＮ型エピタキシャル層
４を局所的に２つの領域で取り囲むようにして形成され
ている。これにより、絶縁膜１３によって囲まれた２つ
の矩形領域内に夫々Ｎ型抵抗領域７が規定されている。
拡散層２にまで到達し、平面視でＮ型エピタキシャル層
４を局所的に２つの領域で取り囲むようにして形成され
ている。これにより、絶縁膜１３によって囲まれた２つ
の矩形領域内に夫々Ｎ型抵抗領域７が規定されている。
なお、第１の実施例とは異なって、絶縁膜１３はＮ＋型
拡散暦２内に若干埋め込まれている。また、２つのＮ型
抵抗領域７は夫々Ｎ型抵抗領域１２を介して配線９．１
０に接続されている。
拡散暦２内に若干埋め込まれている。また、２つのＮ型
抵抗領域７は夫々Ｎ型抵抗領域１２を介して配線９．１
０に接続されている。
本実施例によれば Ｎ ＋型拡散層２を介して２つのＮ
型抵抗領域７を直列に接続することができる。また、引
出領域として第１の実施例におけるＮ１型拡散領域１１
を設ける必要がないという利点もある。
型抵抗領域７を直列に接続することができる。また、引
出領域として第１の実施例におけるＮ１型拡散領域１１
を設ける必要がないという利点もある。
なお、本実施例に係る半導体抵抗素子は第１の実施例と
略同様にして形成することができる。
略同様にして形成することができる。
［発明の効果コ
以上説明したように本発明によれば、抵抗領域はエピタ
キシャル層の表面に対して実質的に垂直方向に延びるよ
うに設けられているから、抵抗値を変化させても半導体
抵抗素子の形成領域が半導体基板の表面に沿う方向に増
大することはない。
キシャル層の表面に対して実質的に垂直方向に延びるよ
うに設けられているから、抵抗値を変化させても半導体
抵抗素子の形成領域が半導体基板の表面に沿う方向に増
大することはない。
従って、半導体抵抗素子の形成面積を従来に比して縮小
することができ、半導体抵抗素子を小型化することがで
きる。
することができ、半導体抵抗素子を小型化することがで
きる。
また、本発明方法によれば、上述の如く高集積化された
半導体抵抗素子を容易に製造することができる。
半導体抵抗素子を容易に製造することができる。
第１図（ａ）は本発明の第１の実施例に係る半導体抵抗
素子を示す平面図、第１図（ｂ）はそのＩ−Ｉ線による
断面図、第２図（ａ）は本発明の第２の実施例に係る半
導体抵抗素子を示す平面図、第２図（ｂ）はそのＩＩ−
ＩＩ線による断面図、第３図（ａ）は従来の半導体抵抗
素子を示す平面図、第３図（ｂ）はそのＩ−ＩＩＩ線に
よる断面図である。
素子を示す平面図、第１図（ｂ）はそのＩ−Ｉ線による
断面図、第２図（ａ）は本発明の第２の実施例に係る半
導体抵抗素子を示す平面図、第２図（ｂ）はそのＩＩ−
ＩＩ線による断面図、第３図（ａ）は従来の半導体抵抗
素子を示す平面図、第３図（ｂ）はそのＩ−ＩＩＩ線に
よる断面図である。
Claims (3)
- （１）第１導電型の半導体基板に設けられた第２導電型
のエピタキシャル層と、前記半導体基板と前記エピタキ
シャル層との間に埋め込まれその不純物濃度が前記エピ
タキシャル層の不純物濃度よりも高い第２導電型の不純
物拡散層と、前記エピタキシャル層の表面から前記不純
物拡散層にまで到達し前記エピタキシャル層の表面に実
質的に垂直の方向に延びる抵抗領域と、この抵抗領域を
規定する絶縁膜と、前記エピタキシャル層の表面と前記
不純物拡散層との間に選択的に設けられた引出領域とを
有することを特徴とする半導体抵抗素子。 - （２）第１導電型の半導体基板に設けられた第２導電型
のエピタキシャル層と、前記半導体基板と前記エピタキ
シャル層との間に埋め込まれその不純物濃度が前記エピ
タキシャル層の不純物濃度よりも高い第２導電型の不純
物拡散層と、前記エピタキシャル層の表面から前記不純
物拡散層にまで到達し前記エピタキシャル層の表面に実
質的に垂直の方向に延びる１対の抵抗領域と、この抵抗
領域を規定する絶縁膜とを有することを特徴とする半導
体抵抗素子。 - （３）第１導電型の半導体基板の表面に第２導電型の不
純物拡散層を選択的に形成する工程と、前記半導体基板
上に第２導電型のエピタキシャル層を成長させる工程と
、エッチングにより前記エピタキシャル層の抵抗形成予
定領域を囲み前記不純物拡散層に達する筒状の溝を形成
する工程と、この溝内に絶縁膜を埋め込む工程とを有す
ることを特徴とする半導体抵抗素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231651A JPH04112565A (ja) | 1990-08-31 | 1990-08-31 | 半導体抵抗素子及びその製造方法 |
| US07/751,788 US5304838A (en) | 1990-08-31 | 1991-08-29 | Vertical resistive element for integrated circuit miniaturization |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231651A JPH04112565A (ja) | 1990-08-31 | 1990-08-31 | 半導体抵抗素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04112565A true JPH04112565A (ja) | 1992-04-14 |
Family
ID=16926837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231651A Pending JPH04112565A (ja) | 1990-08-31 | 1990-08-31 | 半導体抵抗素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5304838A (ja) |
| JP (1) | JPH04112565A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889312A (en) * | 1993-07-02 | 1999-03-30 | Hitachi, Ltd. | Semiconductor device having circuit element in stress gradient region by film for isolation and method of manufacturing the same |
| US5521434A (en) * | 1994-10-17 | 1996-05-28 | International Business Machines Corporation | Semiconductor chip and electronic module with integrated surface interconnects/components |
| US5683930A (en) * | 1995-12-06 | 1997-11-04 | Micron Technology Inc. | SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making |
| JP2867934B2 (ja) * | 1996-01-04 | 1999-03-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| IT1311309B1 (it) * | 1999-12-10 | 2002-03-12 | St Microelectronics Srl | Resistore verticale integrato ad alta tensione e relativo processo difabbricazione. |
| US6700203B1 (en) * | 2000-10-11 | 2004-03-02 | International Business Machines Corporation | Semiconductor structure having in-situ formed unit resistors |
| DE102010008603A1 (de) * | 2010-02-19 | 2011-08-25 | OSRAM Opto Semiconductors GmbH, 93055 | Elektrisches Widerstandselement |
| JP7157027B2 (ja) | 2019-09-12 | 2022-10-19 | 株式会社東芝 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177456A (ja) * | 1987-01-16 | 1988-07-21 | Nec Corp | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3729662A (en) * | 1971-03-26 | 1973-04-24 | Ibm | Semiconductor resistor |
| US3947299A (en) * | 1971-05-22 | 1976-03-30 | U.S. Philips Corporation | Method of manufacturing semiconductor devices |
| NL166156C (nl) * | 1971-05-22 | 1981-06-15 | Philips Nv | Halfgeleiderinrichting bevattende ten minste een op een halfgeleidersubstraatlichaam aangebrachte halfge- leiderlaag met ten minste een isolatiezone, welke een in de halfgeleiderlaag verzonken isolatielaag uit door plaatselijke thermische oxydatie van het half- geleidermateriaal van de halfgeleiderlaag gevormd isolerend materiaal bevat en een werkwijze voor het vervaardigen daarvan. |
| US4933739A (en) * | 1988-04-26 | 1990-06-12 | Eliyahou Harari | Trench resistor structures for compact semiconductor memory and logic devices |
| US4929996A (en) * | 1988-06-29 | 1990-05-29 | Texas Instruments Incorporated | Trench bipolar transistor |
| US4979001A (en) * | 1989-06-30 | 1990-12-18 | Micrel Incorporated | Hidden zener diode structure in configurable integrated circuit |
| US5027183A (en) * | 1990-04-20 | 1991-06-25 | International Business Machines | Isolated semiconductor macro circuit |
-
1990
- 1990-08-31 JP JP2231651A patent/JPH04112565A/ja active Pending
-
1991
- 1991-08-29 US US07/751,788 patent/US5304838A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177456A (ja) * | 1987-01-16 | 1988-07-21 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5304838A (en) | 1994-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0152640B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| JPH06342802A (ja) | 高性能半導体装置及びその製造方法 | |
| TW200929552A (en) | Mesa type semiconductor device and manufacturing method thereof | |
| JPH04112565A (ja) | 半導体抵抗素子及びその製造方法 | |
| KR20000057734A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3923620B2 (ja) | 半導体基板の製造方法 | |
| JPS6048111B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS62190875A (ja) | バイポ−ラ・トランジスタとその製法 | |
| JPS5818784B2 (ja) | ハンドウタイソシ ノ デンキヨクハイセンコウゾウ | |
| JPH03190139A (ja) | 半導体集積回路装置 | |
| JPH02192724A (ja) | 半導体装置およびその製造方法 | |
| KR100194691B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH04312927A (ja) | 半導体装置，およびその製造方法 | |
| JPH0461346A (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JP2654056B2 (ja) | 半導体装置の製造方法 | |
| JP2000294563A (ja) | ラテラルバイポーラトランジスタ | |
| KR930000294B1 (ko) | 고성능 횡방향 바이폴라 트랜지스터(bipolar transistor)의 제조방법 | |
| JPS5919374A (ja) | 半導体装置の製造方法 | |
| JP2686125B2 (ja) | 静電誘導型スイッチング素子及びその製造方法 | |
| JP3232759B2 (ja) | 半導体装置 | |
| KR0175327B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH01253272A (ja) | バイポーラトランジスタ | |
| JPH04280423A (ja) | 半導体装置の製造方法 | |
| JPS61269373A (ja) | 半導体装置 |