JPH04112565A - 半導体抵抗素子及びその製造方法 - Google Patents
半導体抵抗素子及びその製造方法Info
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- JPH04112565A JPH04112565A JP2231651A JP23165190A JPH04112565A JP H04112565 A JPH04112565 A JP H04112565A JP 2231651 A JP2231651 A JP 2231651A JP 23165190 A JP23165190 A JP 23165190A JP H04112565 A JPH04112565 A JP H04112565A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は半導体集積回路に形成する半導体抵抗素子及び
その製造方法に関し、特に小型化に好適の半導体抵抗素
子及びその製造方法に関する。
その製造方法に関し、特に小型化に好適の半導体抵抗素
子及びその製造方法に関する。
[従来の技術]
第3図(a)は従来の半導体抵抗素子を示す平面図、第
3図(b)はその■−■線による断面図である。
3図(b)はその■−■線による断面図である。
P型シリコン基板21の表面にはN+型抵拡散層22選
択的に形成されている。N+型抵拡散層22含むP型シ
リコン基板21上には、リン等を1015乃至l016
原子/ cm 3 ドープしたN型エピタキシャル層2
4が形成されている。即ち、P型シリコン基板21とN
型エピタキシャル層24との間にN+型抵拡散層22埋
め込まれている。N型エピタキシャル層24の表面には
P型シリコン基板21に達する酸化膜絶縁領域25が選
択的に形成されていて、これによりN+型抵拡散層22
びその直上域のN型エピタキシャル層24が素子分離さ
れている。酸化膜絶縁領域25の直下のP型シリコン基
板21の表面には、素子間の反転を防止するためP+型
拡散領域23が選択的に形成されている。また、N+型
抵拡散層22直上域のN型エピタキシャル層24の表面
には、イオン注入法によってボロン等を1017乃至1
o20原子/ cm 3 ドープすることにより、P−
型抵抗領域27a乃至27cが選択的に形成されている
。このP−型抵抗領域27a乃至27cは平面視で長方
形をなしており、相互に略平行に形成されている。N型
エピタキシャル層24上には、絶縁膜26が被着されて
いて、P−型抵抗領域27a乃至27cの各両端縁部上
にコンタクト孔28が選択的に開口されている。そして
、絶縁膜26上には、コンタクト孔28を介してP−型
抵抗領域27aの一方の端縁部に接続される配線29及
びコンタクト孔28を介してP−型抵抗領域27a乃至
27cの各他方の端縁部に接続される配線30がパター
ン形成されている。
択的に形成されている。N+型抵拡散層22含むP型シ
リコン基板21上には、リン等を1015乃至l016
原子/ cm 3 ドープしたN型エピタキシャル層2
4が形成されている。即ち、P型シリコン基板21とN
型エピタキシャル層24との間にN+型抵拡散層22埋
め込まれている。N型エピタキシャル層24の表面には
P型シリコン基板21に達する酸化膜絶縁領域25が選
択的に形成されていて、これによりN+型抵拡散層22
びその直上域のN型エピタキシャル層24が素子分離さ
れている。酸化膜絶縁領域25の直下のP型シリコン基
板21の表面には、素子間の反転を防止するためP+型
拡散領域23が選択的に形成されている。また、N+型
抵拡散層22直上域のN型エピタキシャル層24の表面
には、イオン注入法によってボロン等を1017乃至1
o20原子/ cm 3 ドープすることにより、P−
型抵抗領域27a乃至27cが選択的に形成されている
。このP−型抵抗領域27a乃至27cは平面視で長方
形をなしており、相互に略平行に形成されている。N型
エピタキシャル層24上には、絶縁膜26が被着されて
いて、P−型抵抗領域27a乃至27cの各両端縁部上
にコンタクト孔28が選択的に開口されている。そして
、絶縁膜26上には、コンタクト孔28を介してP−型
抵抗領域27aの一方の端縁部に接続される配線29及
びコンタクト孔28を介してP−型抵抗領域27a乃至
27cの各他方の端縁部に接続される配線30がパター
ン形成されている。
このように構成される従来の半導体抵抗素子においては
、P−型抵抗領域27a乃至27cはPN接合の空乏層
によりN型エピタキシャル層24から絶縁分離され、抵
抗素子として動作する。例えば、P−型抵抗領域27a
乃至27cはボロン濃度が10′7原子/Cロ3である
場合にはそのシート抵抗ρ3が約数十にΩ/口となり、
ボロン濃度が1020原子/am’である場合にはその
シート抵抗ρSが約100にΩ/口となる。即ち、ボロ
ン濃度が低いほど、空乏層がP−型抵抗領域27a乃至
27C側に拡がりやすくなり、実効的なシート抵抗ρ8
は大きくなる。
、P−型抵抗領域27a乃至27cはPN接合の空乏層
によりN型エピタキシャル層24から絶縁分離され、抵
抗素子として動作する。例えば、P−型抵抗領域27a
乃至27cはボロン濃度が10′7原子/Cロ3である
場合にはそのシート抵抗ρ3が約数十にΩ/口となり、
ボロン濃度が1020原子/am’である場合にはその
シート抵抗ρSが約100にΩ/口となる。即ち、ボロ
ン濃度が低いほど、空乏層がP−型抵抗領域27a乃至
27C側に拡がりやすくなり、実効的なシート抵抗ρ8
は大きくなる。
なお、P−型抵抗領域27a乃至27cの抵抗値Rは下
記(1)式にて表される。
記(1)式にて表される。
R=ρ8・L / w+ r o ・・・(
f )但し、LはP−型抵抗領域27a乃至27cのコ
ンタクト間の長さ(μm)、WはP−型抵抗領域27a
乃至27cの幅(μm)、roは引き出しコンタクト抵
抗(Ω)である。
f )但し、LはP−型抵抗領域27a乃至27cのコ
ンタクト間の長さ(μm)、WはP−型抵抗領域27a
乃至27cの幅(μm)、roは引き出しコンタクト抵
抗(Ω)である。
[発明が解決しようとする課題]
しかしながら、上述した従来の半導体抵抗素子は、平面
的な電気的抵抗素子であるため、低いシート抵抗ρ6で
高い抵抗値Rを得ようとする場合、抵抗長りを長くする
必要がある。また、高いシート抵抗ρ6で高い抵抗値R
を得ようとする場合には、ボロン等の注入量がバラツキ
やすくなるため、抵抗幅Wを大きくして空乏層による抵
抗値Rの変動を抑制する必要がある。このため、半導体
抵抗素子を小型化することが困難であるという問題点が
ある。
的な電気的抵抗素子であるため、低いシート抵抗ρ6で
高い抵抗値Rを得ようとする場合、抵抗長りを長くする
必要がある。また、高いシート抵抗ρ6で高い抵抗値R
を得ようとする場合には、ボロン等の注入量がバラツキ
やすくなるため、抵抗幅Wを大きくして空乏層による抵
抗値Rの変動を抑制する必要がある。このため、半導体
抵抗素子を小型化することが困難であるという問題点が
ある。
本発明はかかる問題点に鑑みてなされたものであって、
従来よりも小型化することができる半導体抵抗素子及び
その製造方法を提供することを目的とする。
従来よりも小型化することができる半導体抵抗素子及び
その製造方法を提供することを目的とする。
口課題を解決するための手段]
本発明に係る半導体抵抗素子は、第1導電型の半導体基
板に設けられた第2導電型のエピタキシャル層と、前記
半導体基板と前記エピタキシャル層との間に埋め込まれ
その不純物濃度が前記エピタキシャル層の不純物濃度よ
りも高い第2導電型の不純物拡散層と、前記エピタキシ
ャル層の表面から前記不純物拡散層にまで到達し前記エ
ピタキシャル層の表面に実質的に垂直の方向に延びる抵
抗領域と、この抵抗領域を規定する絶縁膜と、前記エピ
タキシャル層の表面と前記不純物拡散層との間に選択的
に設けられた引出領域とを有することを特徴とする特 なお、前記引出領域の替わりに、絶縁膜により規定され
る他の抵抗領域を設けてもよい。
板に設けられた第2導電型のエピタキシャル層と、前記
半導体基板と前記エピタキシャル層との間に埋め込まれ
その不純物濃度が前記エピタキシャル層の不純物濃度よ
りも高い第2導電型の不純物拡散層と、前記エピタキシ
ャル層の表面から前記不純物拡散層にまで到達し前記エ
ピタキシャル層の表面に実質的に垂直の方向に延びる抵
抗領域と、この抵抗領域を規定する絶縁膜と、前記エピ
タキシャル層の表面と前記不純物拡散層との間に選択的
に設けられた引出領域とを有することを特徴とする特 なお、前記引出領域の替わりに、絶縁膜により規定され
る他の抵抗領域を設けてもよい。
また、本発明に係る半導体抵抗素子の製造方法は、第1
導電型の半導体基板の表面に第2導電型の不純物拡散層
を選択的に形成する工程と、前記半導体基板上に第2導
電型のエピタキシャル層を成長させる工程と、エツチン
グにより前記エピタキシャル層の抵抗形成予定領域を囲
み前記不純物拡散層に達する筒状の溝を形成する工程と
、この溝内に絶縁膜を埋め込む工程とを有することを特
徴とする。
導電型の半導体基板の表面に第2導電型の不純物拡散層
を選択的に形成する工程と、前記半導体基板上に第2導
電型のエピタキシャル層を成長させる工程と、エツチン
グにより前記エピタキシャル層の抵抗形成予定領域を囲
み前記不純物拡散層に達する筒状の溝を形成する工程と
、この溝内に絶縁膜を埋め込む工程とを有することを特
徴とする。
[作用コ
本発明においては、不純物拡散層上のエピタキシャル層
に、絶縁膜により規定された抵抗領域がエピタキシャル
層の表面に対して垂直に延びるようにして設けられてい
る。この抵抗領域は不純物拡散層及び引出領域を介して
導出される。そして、前記抵抗領域の抵抗値はエピタキ
シャル層の厚さ及びその比抵抗並びに前記抵抗領域の幅
等により決定される。このため、所望の抵抗値を得よう
とした場合に、半導体抵抗素子の形成領域がエピタキシ
ャル層の表面に平行の方向に増大することはない。従っ
て、本発明によれば、半導体抵抗素子の形成面積を従来
に比して縮小することができ、半導体抵抗素子を小型化
することができる。
に、絶縁膜により規定された抵抗領域がエピタキシャル
層の表面に対して垂直に延びるようにして設けられてい
る。この抵抗領域は不純物拡散層及び引出領域を介して
導出される。そして、前記抵抗領域の抵抗値はエピタキ
シャル層の厚さ及びその比抵抗並びに前記抵抗領域の幅
等により決定される。このため、所望の抵抗値を得よう
とした場合に、半導体抵抗素子の形成領域がエピタキシ
ャル層の表面に平行の方向に増大することはない。従っ
て、本発明によれば、半導体抵抗素子の形成面積を従来
に比して縮小することができ、半導体抵抗素子を小型化
することができる。
また、本発明においては、前記引出領域の替わりに、絶
縁膜により規定される他の抵抗領域を設けることができ
る。この場合、前記不純物拡散層を介して1対の抵抗領
域を直列に接続できると共に、引出領域を格別に設ける
必要がない。
縁膜により規定される他の抵抗領域を設けることができ
る。この場合、前記不純物拡散層を介して1対の抵抗領
域を直列に接続できると共に、引出領域を格別に設ける
必要がない。
更に、本発明方法においては、半導体基板の表面に不純
物拡散層を選択的に形成し、前記半導体基板上にエピタ
キシャル層を成長させた後、エツチングにより前記エピ
タキシャル層の抵抗形成予定領域を囲み前記不純物拡散
層に達する筒状の溝を形成し、この溝内に絶縁膜を埋め
込む。これにより、上述の如く高集積化できる優れた半
導体抵抗素子を容易に製造することができる。
物拡散層を選択的に形成し、前記半導体基板上にエピタ
キシャル層を成長させた後、エツチングにより前記エピ
タキシャル層の抵抗形成予定領域を囲み前記不純物拡散
層に達する筒状の溝を形成し、この溝内に絶縁膜を埋め
込む。これにより、上述の如く高集積化できる優れた半
導体抵抗素子を容易に製造することができる。
[実施例]
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図(a)は本発明の第1の実施例に係る半導体抵抗
素子を示す平面図、第1図(b)はそのI−I線による
断面図である。
素子を示す平面図、第1図(b)はそのI−I線による
断面図である。
P型シリコン基板1の表面にはN+型型数散層2選択的
に形成されている。N+型型数散層2含むP型シリコン
基板1上にはN型エピタキシャル層4が形成されている
。即ち、P型シリコン基板1とN型エピタキシャル層4
との間にN+型型数散層2埋め込まれている。N型エピ
タキシャル層4の表面にはP型シリコン基板1に達する
酸化膜絶縁領域5が選択的に形成されていて、これによ
りN+型型数散層2びその直上域のN型エピタキシャル
層4が素子分離されている。酸化膜絶縁領域5の直下の
P型シリコン基板1の表面には、素子間の反転を防止す
るためP+型拡散領域3が選択的に設けられている。
に形成されている。N+型型数散層2含むP型シリコン
基板1上にはN型エピタキシャル層4が形成されている
。即ち、P型シリコン基板1とN型エピタキシャル層4
との間にN+型型数散層2埋め込まれている。N型エピ
タキシャル層4の表面にはP型シリコン基板1に達する
酸化膜絶縁領域5が選択的に形成されていて、これによ
りN+型型数散層2びその直上域のN型エピタキシャル
層4が素子分離されている。酸化膜絶縁領域5の直下の
P型シリコン基板1の表面には、素子間の反転を防止す
るためP+型拡散領域3が選択的に設けられている。
絶縁膜13はN型エピタキシャル層4の表面からN+型
型数散層2まで到達し、平面視でN型エピタキシャル層
4を局所的に取り囲むようにして形成されている。これ
により、絶縁膜13によって囲まれた矩形領域内にN型
抵抗領域7が規定されている。このN型抵抗領域7はN
型エピタキシャル層4内の3箇所に設けられている。
型数散層2まで到達し、平面視でN型エピタキシャル層
4を局所的に取り囲むようにして形成されている。これ
により、絶縁膜13によって囲まれた矩形領域内にN型
抵抗領域7が規定されている。このN型抵抗領域7はN
型エピタキシャル層4内の3箇所に設けられている。
また、N型エピタキシャル層4の表面にはN+型型数散
層2達するN++拡散領域11(引出領域)が形成され
ている。
層2達するN++拡散領域11(引出領域)が形成され
ている。
N型エピタキシャル層4上には絶縁膜6が被着されてい
て、N型抵抗領域7上及びN++拡散領域11上にコン
タクト孔8が選択的に開口されている。そして、絶縁膜
6上には、コンタクト孔8を介して各N型抵抗領域7に
接続される配線9及びコンタクト孔8を介してN++拡
散領域11に接続される配線10がパターン形成されて
いる。
て、N型抵抗領域7上及びN++拡散領域11上にコン
タクト孔8が選択的に開口されている。そして、絶縁膜
6上には、コンタクト孔8を介して各N型抵抗領域7に
接続される配線9及びコンタクト孔8を介してN++拡
散領域11に接続される配線10がパターン形成されて
いる。
なお、N型抵抗領域7の表面には、不純物濃度が例えば
約1018原子/ cm 3のN++拡散領域12が形
成されている。このN++拡散領域12を設けることに
より配線9とN型抵抗領域7とがオーミック接触する。
約1018原子/ cm 3のN++拡散領域12が形
成されている。このN++拡散領域12を設けることに
より配線9とN型抵抗領域7とがオーミック接触する。
このように構成される半導体抵抗素子においては、N型
エピタキシャル層4の表面に対して実質的に垂直方向に
形成されたN型抵抗領域7が抵抗素子として動作し、N
“型拡散層2及びN′″型拡散領域11.12を介して
配線9と配線10との間に所定の抵抗値が得られる。こ
の場合1N+型拡散層2及びN++拡散領域11.12
の不純物濃度はN型抵抗領域7の不純物濃度よりも十分
に高いため、この半導体抵抗素子の抵抗値はN型抵抗領
域7の抵抗値により決定される。そして、N型抵抗領域
7の抵抗値はN型エピタキシャル層4の厚さ及びその比
抵抗並びにN型抵抗領域7の幅等により決定されるため
、所望の抵抗値を得ようとした場合に、半導体抵抗素子
の形成領域がP型シリコン基板1の平面方向に増大する
ことはない。
エピタキシャル層4の表面に対して実質的に垂直方向に
形成されたN型抵抗領域7が抵抗素子として動作し、N
“型拡散層2及びN′″型拡散領域11.12を介して
配線9と配線10との間に所定の抵抗値が得られる。こ
の場合1N+型拡散層2及びN++拡散領域11.12
の不純物濃度はN型抵抗領域7の不純物濃度よりも十分
に高いため、この半導体抵抗素子の抵抗値はN型抵抗領
域7の抵抗値により決定される。そして、N型抵抗領域
7の抵抗値はN型エピタキシャル層4の厚さ及びその比
抵抗並びにN型抵抗領域7の幅等により決定されるため
、所望の抵抗値を得ようとした場合に、半導体抵抗素子
の形成領域がP型シリコン基板1の平面方向に増大する
ことはない。
従って、本実施例によれば、半導体抵抗素子の形成面積
を従来の173乃至1/10に縮小することができる。
を従来の173乃至1/10に縮小することができる。
次に、上述した半導体抵抗素子の製造方法について説明
する。
する。
先ず、P型シリコン基板1の表面にN+型型数散層2び
P′″型拡散領域3を選択的に形成する。
P′″型拡散領域3を選択的に形成する。
次いで、減圧成長法によりP型シリコン基板1上に厚さ
が例えばI乃至2μmのN型エピタキ7ヤル層4を形成
する。その後、選択酸化法によりN型エピタキシャル層
4の表面にP型シリコン基板1に達する酸化膜絶縁領域
5を選択的に形成することにより N (″型拡散層2
及びその直上域のN型エピタキシャル層4を素子分離す
る。
が例えばI乃至2μmのN型エピタキ7ヤル層4を形成
する。その後、選択酸化法によりN型エピタキシャル層
4の表面にP型シリコン基板1に達する酸化膜絶縁領域
5を選択的に形成することにより N (″型拡散層2
及びその直上域のN型エピタキシャル層4を素子分離す
る。
次に、N型エピタキシャル層4の表面にN+型型数散層
2達するN++拡散領域11を選択的に形成する。
2達するN++拡散領域11を選択的に形成する。
次に、フォトリングラフィ技術によりN型エピタキシャ
ル層4上に所定のマスク材をパターン形成し、これをマ
スクとするドライエツチング!こよりN+型型数散層2
上N型エピタキシャル層4を選択的に除去する。これに
より、N型抵抗領域7の周囲に幅が例えば0.5乃至1
.5μm1深さが例えば1.5乃至2.5μmの溝を形
成する。次いで、前記溝内に酸化物系の絶縁膜13を堆
積させた後、エツチングバック法により素子表面を平坦
化する。
ル層4上に所定のマスク材をパターン形成し、これをマ
スクとするドライエツチング!こよりN+型型数散層2
上N型エピタキシャル層4を選択的に除去する。これに
より、N型抵抗領域7の周囲に幅が例えば0.5乃至1
.5μm1深さが例えば1.5乃至2.5μmの溝を形
成する。次いで、前記溝内に酸化物系の絶縁膜13を堆
積させた後、エツチングバック法により素子表面を平坦
化する。
次に、熱酸化法又は化学的気相成長(CVD)法により
、全面に膜厚が例えば0.2乃至0.3μmの絶縁膜6
を形成し、この絶縁膜6にコンタクト孔8を選択的に開
口する。なお、コンタクト孔8内に露出するN型抵抗領
域7の表面にはN++拡散領域12を形成する。その後
、絶縁膜6上に配線9,10をパターン形成する。
、全面に膜厚が例えば0.2乃至0.3μmの絶縁膜6
を形成し、この絶縁膜6にコンタクト孔8を選択的に開
口する。なお、コンタクト孔8内に露出するN型抵抗領
域7の表面にはN++拡散領域12を形成する。その後
、絶縁膜6上に配線9,10をパターン形成する。
本実施例方法によれば、フォトリソグラフィ技術により
平面視パターンで1辺長が2μm以上の矩形のN型抵抗
領域7を形成することができる。
平面視パターンで1辺長が2μm以上の矩形のN型抵抗
領域7を形成することができる。
例えば、N型エピタキシャル層4の比抵抗を1Ω舎cm
とし、その厚さを1.0μmとした場合、N型抵抗領域
7の平面視パターンを1辺長約2μmの正方形にすると
数にΩの抵抗値を得ることができ、N型抵抗領域7の平
面視パターンを1辺長約5μmの正方形にすると数百に
Ωの抵抗値を得ることができる。
とし、その厚さを1.0μmとした場合、N型抵抗領域
7の平面視パターンを1辺長約2μmの正方形にすると
数にΩの抵抗値を得ることができ、N型抵抗領域7の平
面視パターンを1辺長約5μmの正方形にすると数百に
Ωの抵抗値を得ることができる。
第2図(a)は本発明の第2の実施例に係る半導体抵抗
素子を示す平面図、第2図(b)はその■−■線による
断面図である。本実施例は第1図(a)及び(b)にお
けるN++拡散領域11(引出領域)の替わりに他のN
型抵抗領域7を設けたものであるため、第2図(a)及
び(b)において第1図(a)及び(b)と同一物には
同一符号を付してその部分の詳細な説明は省略する。
素子を示す平面図、第2図(b)はその■−■線による
断面図である。本実施例は第1図(a)及び(b)にお
けるN++拡散領域11(引出領域)の替わりに他のN
型抵抗領域7を設けたものであるため、第2図(a)及
び(b)において第1図(a)及び(b)と同一物には
同一符号を付してその部分の詳細な説明は省略する。
絶縁膜13はN型エピタキシャル層4の表面からN“型
拡散層2にまで到達し、平面視でN型エピタキシャル層
4を局所的に2つの領域で取り囲むようにして形成され
ている。これにより、絶縁膜13によって囲まれた2つ
の矩形領域内に夫々N型抵抗領域7が規定されている。
拡散層2にまで到達し、平面視でN型エピタキシャル層
4を局所的に2つの領域で取り囲むようにして形成され
ている。これにより、絶縁膜13によって囲まれた2つ
の矩形領域内に夫々N型抵抗領域7が規定されている。
なお、第1の実施例とは異なって、絶縁膜13はN+型
拡散暦2内に若干埋め込まれている。また、2つのN型
抵抗領域7は夫々N型抵抗領域12を介して配線9.1
0に接続されている。
拡散暦2内に若干埋め込まれている。また、2つのN型
抵抗領域7は夫々N型抵抗領域12を介して配線9.1
0に接続されている。
本実施例によれば N +型拡散層2を介して2つのN
型抵抗領域7を直列に接続することができる。また、引
出領域として第1の実施例におけるN1型拡散領域11
を設ける必要がないという利点もある。
型抵抗領域7を直列に接続することができる。また、引
出領域として第1の実施例におけるN1型拡散領域11
を設ける必要がないという利点もある。
なお、本実施例に係る半導体抵抗素子は第1の実施例と
略同様にして形成することができる。
略同様にして形成することができる。
[発明の効果コ
以上説明したように本発明によれば、抵抗領域はエピタ
キシャル層の表面に対して実質的に垂直方向に延びるよ
うに設けられているから、抵抗値を変化させても半導体
抵抗素子の形成領域が半導体基板の表面に沿う方向に増
大することはない。
キシャル層の表面に対して実質的に垂直方向に延びるよ
うに設けられているから、抵抗値を変化させても半導体
抵抗素子の形成領域が半導体基板の表面に沿う方向に増
大することはない。
従って、半導体抵抗素子の形成面積を従来に比して縮小
することができ、半導体抵抗素子を小型化することがで
きる。
することができ、半導体抵抗素子を小型化することがで
きる。
また、本発明方法によれば、上述の如く高集積化された
半導体抵抗素子を容易に製造することができる。
半導体抵抗素子を容易に製造することができる。
第1図(a)は本発明の第1の実施例に係る半導体抵抗
素子を示す平面図、第1図(b)はそのI−I線による
断面図、第2図(a)は本発明の第2の実施例に係る半
導体抵抗素子を示す平面図、第2図(b)はそのII−
II線による断面図、第3図(a)は従来の半導体抵抗
素子を示す平面図、第3図(b)はそのI−III線に
よる断面図である。
素子を示す平面図、第1図(b)はそのI−I線による
断面図、第2図(a)は本発明の第2の実施例に係る半
導体抵抗素子を示す平面図、第2図(b)はそのII−
II線による断面図、第3図(a)は従来の半導体抵抗
素子を示す平面図、第3図(b)はそのI−III線に
よる断面図である。
Claims (3)
- (1)第1導電型の半導体基板に設けられた第2導電型
のエピタキシャル層と、前記半導体基板と前記エピタキ
シャル層との間に埋め込まれその不純物濃度が前記エピ
タキシャル層の不純物濃度よりも高い第2導電型の不純
物拡散層と、前記エピタキシャル層の表面から前記不純
物拡散層にまで到達し前記エピタキシャル層の表面に実
質的に垂直の方向に延びる抵抗領域と、この抵抗領域を
規定する絶縁膜と、前記エピタキシャル層の表面と前記
不純物拡散層との間に選択的に設けられた引出領域とを
有することを特徴とする半導体抵抗素子。 - (2)第1導電型の半導体基板に設けられた第2導電型
のエピタキシャル層と、前記半導体基板と前記エピタキ
シャル層との間に埋め込まれその不純物濃度が前記エピ
タキシャル層の不純物濃度よりも高い第2導電型の不純
物拡散層と、前記エピタキシャル層の表面から前記不純
物拡散層にまで到達し前記エピタキシャル層の表面に実
質的に垂直の方向に延びる1対の抵抗領域と、この抵抗
領域を規定する絶縁膜とを有することを特徴とする半導
体抵抗素子。 - (3)第1導電型の半導体基板の表面に第2導電型の不
純物拡散層を選択的に形成する工程と、前記半導体基板
上に第2導電型のエピタキシャル層を成長させる工程と
、エッチングにより前記エピタキシャル層の抵抗形成予
定領域を囲み前記不純物拡散層に達する筒状の溝を形成
する工程と、この溝内に絶縁膜を埋め込む工程とを有す
ることを特徴とする半導体抵抗素子の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2231651A JPH04112565A (ja) | 1990-08-31 | 1990-08-31 | 半導体抵抗素子及びその製造方法 |
US07/751,788 US5304838A (en) | 1990-08-31 | 1991-08-29 | Vertical resistive element for integrated circuit miniaturization |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2231651A JPH04112565A (ja) | 1990-08-31 | 1990-08-31 | 半導体抵抗素子及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04112565A true JPH04112565A (ja) | 1992-04-14 |
Family
ID=16926837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2231651A Pending JPH04112565A (ja) | 1990-08-31 | 1990-08-31 | 半導体抵抗素子及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5304838A (ja) |
JP (1) | JPH04112565A (ja) |
Families Citing this family (8)
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---|---|---|---|---|
US5889312A (en) * | 1993-07-02 | 1999-03-30 | Hitachi, Ltd. | Semiconductor device having circuit element in stress gradient region by film for isolation and method of manufacturing the same |
US5521434A (en) * | 1994-10-17 | 1996-05-28 | International Business Machines Corporation | Semiconductor chip and electronic module with integrated surface interconnects/components |
US5683930A (en) * | 1995-12-06 | 1997-11-04 | Micron Technology Inc. | SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making |
JP2867934B2 (ja) * | 1996-01-04 | 1999-03-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
IT1311309B1 (it) * | 1999-12-10 | 2002-03-12 | St Microelectronics Srl | Resistore verticale integrato ad alta tensione e relativo processo difabbricazione. |
US6700203B1 (en) * | 2000-10-11 | 2004-03-02 | International Business Machines Corporation | Semiconductor structure having in-situ formed unit resistors |
DE102010008603A1 (de) * | 2010-02-19 | 2011-08-25 | OSRAM Opto Semiconductors GmbH, 93055 | Elektrisches Widerstandselement |
JP7157027B2 (ja) | 2019-09-12 | 2022-10-19 | 株式会社東芝 | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63177456A (ja) * | 1987-01-16 | 1988-07-21 | Nec Corp | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3729662A (en) * | 1971-03-26 | 1973-04-24 | Ibm | Semiconductor resistor |
US3947299A (en) * | 1971-05-22 | 1976-03-30 | U.S. Philips Corporation | Method of manufacturing semiconductor devices |
NL166156C (nl) * | 1971-05-22 | 1981-06-15 | Philips Nv | Halfgeleiderinrichting bevattende ten minste een op een halfgeleidersubstraatlichaam aangebrachte halfge- leiderlaag met ten minste een isolatiezone, welke een in de halfgeleiderlaag verzonken isolatielaag uit door plaatselijke thermische oxydatie van het half- geleidermateriaal van de halfgeleiderlaag gevormd isolerend materiaal bevat en een werkwijze voor het vervaardigen daarvan. |
US4933739A (en) * | 1988-04-26 | 1990-06-12 | Eliyahou Harari | Trench resistor structures for compact semiconductor memory and logic devices |
US4929996A (en) * | 1988-06-29 | 1990-05-29 | Texas Instruments Incorporated | Trench bipolar transistor |
US4979001A (en) * | 1989-06-30 | 1990-12-18 | Micrel Incorporated | Hidden zener diode structure in configurable integrated circuit |
US5027183A (en) * | 1990-04-20 | 1991-06-25 | International Business Machines | Isolated semiconductor macro circuit |
-
1990
- 1990-08-31 JP JP2231651A patent/JPH04112565A/ja active Pending
-
1991
- 1991-08-29 US US07/751,788 patent/US5304838A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63177456A (ja) * | 1987-01-16 | 1988-07-21 | Nec Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US5304838A (en) | 1994-04-19 |
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