KR0152640B1 - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법

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KR0152640B1 KR1019950033419A KR19950033419A KR0152640B1 KR 0152640 B1 KR0152640 B1 KR 0152640B1 KR 1019950033419 A KR1019950033419 A KR 1019950033419A KR 19950033419 A KR19950033419 A KR 19950033419A KR 0152640 B1 KR0152640 B1 KR 0152640B1
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Abstract

본 발명은 바이폴라 트랜지스터와 DMOS 트랜지스터가 동일한 기판상에 형성된 BiDMOS 장치 및 그의 제조방법에 관한 것으로서, 그 장치는 상기 기판상에 형성된 콜렉터 매몰층(12a)과; 소자분리층(13a)에 의해서 격리 되어 있고, 상기 매몰층(12a)과 상기 반도체기판상에 성장된 에피택셜층(14)과; 상기 에피택셜층(14)내에 형성된 트레치와; 상기 트렌치의 측벽 및 저부에 형성된 게이트 산화막(26)과; 상기 트렌치내에 게이트산화막(26)상에 형성된 게이트폴리실리콘막(27)과; 상기 트렌치의 일측에 형성되어 있던 상기 에피택셜층(14)상에 형성된 베이스불순물 영역(20)과 ; 상기 트렌치의 타측에 형성되어 있되 상기 에피택셜층(14)을 관통하여 상기 매몰층(12a)의 상부에 접촉하도록 형성된 드레인싱크층(16)과; 상기 드레인싱크층(16)의 상부와 상기 베이스불순물영역(20)상에 형성된 에미터 불순물 영역(22)을 포함한다. 상기 장치에 있어서, 바이폴라 트랜지스터와 DMOS 트랜지스터가 하나의 반도체기판상에 병합되어 있기 때문에 별도의 레이아웃에 구현된 반도체 장치보다 더욱 높은 집적도를 갖는다. 또한, 게이트 폴리실리콘층(27)이 바이폴라 트랜지스터 베이스영역(20)과 콜렉터영역(12a)을 충분히 격리시키는 구조를 갖고 있다. 그러므로, 고전압동작특성이 개선되고 그리고 상기 베이스와 콜렉터영역들 사이의 접합커패시턴스가 감소될 수 있다. 더욱이, 게이트폴리실리콘층(27)과 베이스영역(20)을 그 위에 형성된 전극 배선을 서로 전기적으로 접속시키므로서, 전류와 전압의 양자택일적인 신호원에 의해서 출력전류를 조절할 수 있다.

Description

반도체 장치및 그의 제조방법(a semiconductor device and a method of fabricating the same)
제1도는 본 발명의 방법에 따라 제조된 반도체 장치의 구조를 보인 단면도.
제2a도는 내지 제2i도는 본 발명의 제조방법에 따라 제1도에 도시된 반도체 장치를 제조하는 공정들을 보여주는 순차적인 제조공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 매몰층
13a : 소자분리층 14 : 에피택셜층
15 : 패드산화막 16 : 싱크영역
17 : 질화막 18 : LOCOS 산화막
19,21,25 : 감광막 20 : 베이스불순물층
22 : 에미터 불순물층 23 : 질화막
24 : 저온산화막 26 : 게이트 산화막
27 : 게이트폴리실리콘층
본 발명은 반도체장치와 그의 제조바업에 관한 것으로서, 구체적으로는 바이폴라 트랜지스터(bipolar transistor)와 DMOS(double diffused metal oxide semiconductor) 트랜지스터가 하나의 레이아웃(layout)내에 형성된 BiDMOS 장치 및 그의 제조방법에 관한 것이다.
일반적으로, 바이폴라 트랜지스터는 그 베이스에 인가되는 전류에 의해서 그의 출력전류가 조절되는 구조를 갖고 있고, 그리고 MOS(metal oxide semiconductor) 트랜지스터는 그 게이트에 인가되는 전압에 의해서 그의 출력전류가 조절되는 구조를 갖고 있다.
이와 같이 상이한 구조를 갖는 바이폴라 트랜지스터와 DMOS 트랜지스터를 종래기술에 의하여 동일한 기판상에 구현할 경우, 상기 두 소자가 각각 다른 레이아웃에 구현되었다. 그러므로, 그러한 종래기술은 집적도를 개선하는 데에는 한계가 있는 문제가 있었다.
또한, 동일한 기판내에 상이한 구조를 갖는 두 소자를 구현하는 공정을 실행할 경우, 하나의 소자만을 제조하는 공정이외에 추가공정이 필요하게 되므로, 두 소자의 전기적특성을 만족시키는 공정의 최적화가 요구되었다. 그러나, 이러한 공정의 최적화는 이 기술분야에서는 상당히 어려운 문제로 남아 있는 것이다.
본 발명은 상술한 제반문제점들을 제거하기 위하여 제안된 거승로서, 바이폴라 트랜지스터와 DMOS 트랜지스터가 하나의 레이아웃에 형성되어 더욱 높은 집적도를 갖는 반도체 장치 및 그의 제조방법을 제공하는 데 목적이 있다.
본 발명의 다른 목적은 트렌치내에 형성된 DMOS 트랜지스터의 게이트가 바이폴라 트랜지스터의 베이스와 콜렉터를 충분히 격리시키는 구조를 갖고 있어, 고전압동작특성을 개선하고 그리고 베이스와 콜렉터사이에 접합 커패시턴스를 감소시킬 수 있는 반도체장비 및 그의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 게이트전극과 베이스전극을 전기적으로 접속시키고 그리고 이 접속단을 소자의 신호입력단으로 사용하여, 전류와 전압의 양자택일적인 신호원에 의해서 출력전류를 조절할 수 있는 반도체장치 및 그의 제조방법을 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 일특징에 의하면, 바이폴라 트랜지스터와 DMOS 트랜지스터가 동일한 기판상에 형성된 BiDMOS 반도체 장치는, 상기 기판상에 형성된 콜렉터 매몰층과; 소자분리층에 의해서 격리 되어 있고, 상기 매몰층과 상기 반도체기판상에 성장된 에피택셜층과; 상기 에피택셜층내에 형성된 트렌치와; 상기 트렌치의 측벽 및 저부에 형성된 게이트산화막과; 상기 트렌치내에 게이트산화막상에 형성된 게이프폴리실리콘막과; 상기 트렌치의 일측에 형성되어 있되 상기 에피택셜층상에 형성된 베이스불순물 영역과; 상기 트렌치의 타측에 형성되어 있되 상기 에피택셜층을 관통하여 상기 매몰층의 상부에 접촉하도록 형성된 드레인싱크층과; 상기 드레인싱크층의 상부와 상기 베이스불순물영역상에 형성된 에미터불순물영역을 포한한다.
이 장치에 있어서, 상기 에미터불순물영역은 상기 DMOS 트랜지스터의 소오스로 기능한다.
이 장치에 있어서, 상기 베이스 불순물영역과 상기 게이트폴리실리콘막이 각각의 금속 배선을 통하여 전기적으로 접속되어 있다.
본 발명의 다른 특징에 의하면, 바이폴라 트랜지스터와 DMOS 트랜지스터가 동일한 기판상에 형성된 BiDMOS 반도체장치의 제조방법은 제1도 전형의 상기 반도체 기판상에 제2도전형의 매몰층을 형성하고 그리고 제1도 전형의 분리층을 형성하는 공정과; 상기 반도체기판상에 소정두께를 갖느 제2도 전형의 에피택셜층과 소정두께의 패드 산화막을 차례로 형성하는 공정과; 상기 패드산화막을 포토리소그라피기술에 의해서 패터닝하는 공정과; 상기 패터닝된 패드 산화막을 소자분리영역형성용 마스크로 사용하여 제1도 전형의 불순물을 주입하여 제1도 전형의 분리영역을 형성하는 공정과; 포토리소그라피기술에 의해 싱크영역을 정의하고 그리고 이 싱크영역내에 제2도전형의 불순물 이온을 주입히여 제2도 전형의 드레인 싱크영역을 형성하는 공정과; 질화막패턴을 마스크로 사용하여 비활성영역에 소자분리용 산화막을 형성하는 공정과; 질화막패턴ㅇ르 마스크로 사용하여 비활성영역에 소자 분리용 산화막을 형성하는 공정과; 포토리소그라피기술에 의해 베이스영역을 정의하고 그리고 이 베이스 영역내에 제1도 전형 불순물이온을 주입하는 공정과; 포토리소그라피기술에 의해 에미터 영역을 정의하고 그리고 이 에미터영역내에 제2도 전형의 불순물 이온을 주입하여 제2도전형의 에미터 영역을 형성하는 공정과; 상기 패드산화막과 소자분리용산화막상에 질화막과 저온 산화막을 차례로 형성하는 공정과; 소정패턴의 감광막을 마스크로 사용하여 상기 저온산화막과 상기 질화막 및 패드산화막을 제거하고 그리고 상기 반도체기판을 제거하여서 소정두께의 트렌치를 형성하는 공정과; 상기 트렌치의 측벽과 저부에 게이트 산화막을 형성하는 공정과; 상기 트렌치내의 상기 게이트 산화막상에 게이트폴리실리콘층을 형성하는 공정과; 포토리소그라피기술에 의해 금속콘택영역을 정의 및 금속배선을 형성하는 공정을 포함한다.
이 방법에 있어서, 반도체 기판 위에 제2도전형의 n+형의 매몰층을 형성하고 그리고 상기 제1도 전형의 분리영역 형성공정은 1-8E15 ions/㎠, 30-100 KeV의 조건하에서 실행되는 이온주입공정이다.
이 방법에 있어서, 상기 제1도 전형의 불순물이온은 보론이온이다.
이 방법에 있어서, 상기 에피택셜층은 약 0.5 - 4.0 Ωㆍ㎝를 갖고 그리고 5 - 20 ㎛의 두께를 갖는다.
이 방법에 있어서, 상기 패드산화막은 500 - 1000Å의 두께를 갖는다.
이 방법에 있어서, 제2도전형의 드레인싱크영역의 형성공정은 약 1-8E15 ions/㎠, 30-100 KeV의 조건하에서 실행되는 이온주입공정이다.
이 방법에 있어서, 상기 제2도 전형은 인이온이다.
이 방법에 있어서, 상기 드레인싱크영역의 형성공정후, 열처리 공정을 부가하여 상기 드레인싱크영역과 소자분리층내의 불순물이온들이 확산된다. 이어서 사진공정으로 감광막을 덮고 제1도전형의 베이스영역을 열어준다음 1E14 ions/㎠, 30-70 KeV를 이온주입한다.
이 방법에 있어서, 상기 제1도 전형의 불순물 이온은 보론이온이다.
이 방법에 있어서, 상기 제2도 전형의 에미터 영역의 형성공정은 약 1E14-9E15 ions/㎠, 40-100 KeV의 조건하에서 실행되는 이온주입공정이다.
이 방법에 있어서, 상기 에미터영역은 상기 베이스영역과 상기 싱크영역상에 중첩되면서 형성되어 있다.
이 방법에 있어서, 상기 제2도전형의 에미터영역을 형성하기 위한 이온주입공정후, 열처리를 실행하는 공정을 부가하여서 상기 베이스영역내에 주입된 불순물이온들이 확산된다.
이 방법에 있어서, 상기 소자분리용 산화막은 LOCOS 산화막이다.
이 방법에 있어서, 상기 게이트산화막의 형성공정전에, 상기 트렌치내에 희생 산화막을 성장 및 제거하는 공정을 부가한다.
이 방법에 있어서, 상기 게이트폴리실리콘층의 형성공정은 상기 트렌치내로 폴리실리콘을 충진하면서 POCl3의 침적공정을 포함한다.
이 방법에 있어서, 상기 게이트폴리실리콘층은 약 20 - 150 Ω/□의 시이트 저항을 갖는다.
상술한 방법에 의해서 제조된 BiDMOS 반도체 장치는, 바이폴라 트랜지스터와 DMOS 트랜지스터가 하나의 레이아웃에 형성되어 더욱 높은 집적도를 갖는다.
또한, 상기 BiDMOS 반도체장치는 트렌치내에 형성된 DMOS 트랜지스터 게이트가 바이폴라 트랜지스터의 베이스와 콜렉터를 충분히 격리시키는 구조를 갖고 있어, 고전압동작특성을 개선하고 그리고 베이스와 콜렉터사이의 접합커패시턴스를 감소시킬 수 있다.
게다가, 상기 BiDMOS 반도체장치에 있어서, 게이트전극과 베이스 전극을 전기적으로 접속시키고 그리고 이 접속단을 소자의 신호 입력단으로 사용하면, 전류와 전압의 양자택일적인 신호원에 의해서 출력전류를 조절할 수 있어, 본 발명에 따른 반도체 장치가 특정용도의 반도체장치에 적용될 수 있다.
이하, 본 발명의 실시예를 첨부도면 제1도 및 제2a도 내지 제2i도에 의거하여 상세히 설명한다.
제1도를 참고하면, 본 발명의 신규한 반도체 장치의 제조방법에 따라 제조된 BiDMOS 반도체 장치는, 제1도 전형의 기판상에 형성된 제2도 전형의 콜렉터매몰층(12a)과; 제1도 전형의 소자분리층(13a)에 의해서 격리되어 있고, 상기 매몰층(12a)과 상기 반도체기판상에 성장된 제2도 전형의 에피택셜층(14)과 ; 상기 에피택셜층(14)내에 형성된 트렌치와; 상기 트렌치의 측벽 및 저부에 형성된 게이트 산화막(26)과; 상기 트렌치내에 게이트산화막(26)상에 형성된 게이트폴리실리콘막(27)과; 상기 트렌치의 일측에 형성되어 있되 상기 에피택셜층(14)상에 형성된 베이스불순물영역(20)과; 상기 트렌치의 타측에 형성되어 있되 상기 에피택셜층(14)을 관통하여 상기 매몰층(12a)의 상부에 접촉하도록 형성된 드레인싱크층(16)과; 상기 드레인싱크층(16)의 상부와 상기 베이스불순물영역(20)상에 형성된 에미터불순물영역(22)을 포함하는 구조를 갖는다.
이러한 구조에 있어서, 바이폴라 트랜지스터와 DMOS 트랜지스터가 하나의 반도체 기판상에 병합되어 있기 때문에 별도의 레이아웃에 구현된 반도체장치보다 더욱 높은 집적도를 갖는다.
또한, 게이트폴리실리콘층(27)이 바이폴라 트랜지스터의 베이스영역(20)과 콜렉터영역(12a)의 간격을 충분히 격리시키는 구조를 갖고 있다. 그러므로, 고전압동작특성이 개선되고 그리고 상기 베이스와 콜렉터영역들사이의 접합 커패시턴스가 감소될 수 있다.
더우기, 게이트폴리실리콘층(27)과 베이스영역(20)상에 형성된 전극 배선들을 서로 전기적으로 접속시키므로서, 전류와 전압의 양자택일적인 신호원에 의해서 출력전류를 조절할 수 있는 BiDMOS 장치가 구현될 수 있다.
상술한 구조를 갖는 반도체 장치는 다음의 제조공정들에 의해서 제조된다.
먼저, 제2a도를 참고하면 p형 반도체 기판(10)상에 n+형 매몰층(12)이 형성되어 있고 그리고 소자간 절연을 위한 분리층을 형성하기 위하여 p+형 분리층이(13)이 형성되어 있다. 상술한 매몰층(12)과 분리층(13)은 각각 통상의 사진/식각공정과 이온주입공정에 의해서 형성되는 것이다.
이어, 제2b도에 도시된 바와 같이, 상기 반도체기판(10)상에 소정두께를 갖는 n+형 에피택셜층(14)과 소정두께의 패드 산화막(15)을 차례로 형성하고, 또한 상기 패드산화막(15)상에 감광막을 형성한 다음 패터닝에 의해서 소자분리영역을 형성하기 위한 창(window)을 형성한다. 이때, 보론(boron:B)을 사용하는 이온주입공정이 약 1-8E15 ions/㎠, 30-100 KeV범위의 조건하에서 실행되어서, 보론이온이 상기 창을 통하여 상기 에피택셜층(14)내로 주입된다. 상기 에피택셜층(14)은 약 0.5 - 4.0 Ωㆍ㎝를 갖고 그리고 약 5 - 20 ㎛의 두께를 갖는다. 그리고 상기 패드산화막(15)은 약 500-1000Å의 두께를 갖는다.
한편, 상기 에피택셜층(14)의 성장중에, 상기 반도체기판(10)내에 형성된 p+형 분리층(13)의 불순물 이온들이 성장되는 에피택셜층으로 확산되기 때문에, 제2b도에 도시된 바와같이, 이 에피택셜층으로 확산되어 형성된 분리영역과 상기 이온주입공정에 의해서 형성된 분리영역이 접촉하면서 소자 분리층(13a)이 형성된다. 또한 상기 에피택셜층(14)의 성장중에, 상기 매몰층(12)의 불순물이온들이 확산되어 제2b도에 도시된 프로파일을 갖는 매몰층(12a)이 형성된다. 이 매몰층(12a)은 바이폴라 트랜지스터의 콜렉터 전극으로 사용하기 위해 형성된 것이다.
다시, 제2b도를 참고하면, 상기 패드산화막(15)상에 형성된 소정패턴의 감광막을 제거한 다음, 다시 싱크영역을 형성하기 위한 창을 형성하기 위하여 소정패턴의 감광막을 상기 패드산화막(15)에 형성하고, 그리고 인(phosphours: P)을 사용하는 이온주이공정이 약 1-8E15 ions/㎠, 30-100 KeV범위의 조건하에서 실행된다. 이때, 상기 인이온이 상기 창을 통하여 상기 에피택셜층(14)으로 주입되어서, 제2b도에 도시된 바와 같이, 싱크영역(16)이 형성된다. 이어서, 약 500 - 1500 Å의 두께를 갖는 질화막(17)을 상기 패드산화막(15)상에 형성한 다음, 열처리를 실행하여 불순물이온들이 확산되어 최종적인 싱크영역(16)과 소자분리층(13a)이 형성된다. 또한, 상기 질화막(17)상에 소정패턴의 감광막을 형성하여 활성영역과 필드영역을 정의한 다음, 필드영역상에 있는 질화막을 제거하면, 제5b도와 같은 구조가 형성된다.
제2c도에 있어서, LOCOS(local oxidation of silicon)법의 시행에 의해 약 5000 - 9000 Å두께의 LOCOS 산화막(18)을 성장한 다음, 상기 질화막(17)을 제거한다. 이어서, 상기 LOCOS산화막(18)과 상기 패드산화막(15)상에 소정패턴의 감광막(19)을 형성하여 베이스영역을 정의한 다음, 상기 소정패턴의 감광막(19)을 마스크로 사용하고 그리고 보론을 사용하는 이온주입공정이 약 1E14-9E14 ions/㎠, 30-70 KeV범위의 조건하에서 실행된다. 그 결과, 상기 반도체기판(10)상에 베이스영역인 불순물확산층(20)이 형성된다.
제2d에 도시된 바와 같이, 상기 감광막(19)의 패턴을 제거한 다음, 다시 소정패턴의 감광막(21)을 상기 패드산화막(15)상에 형성하여 에미터 영역을 정의한다. 상기 소정패턴의 감광막(21)을 마스크로 사용하고 비소(arsenic: As)또는 인(P)을 사용하는 이온주입공정이 약 5E14-9E15 ions/㎠, 40-100 KeV범위의 조건하에서 실행된다. 그 결과, 에미터영역인 불순물확산층(22)이 상기 반도체기판(10)상에, 즉 상기 베이스영역(20)과 상기 싱크영역(16)상에 중첩되면서 형성된다.
제 2e도에서, 상기 남아 있는 감광막(21)을 제거한 다음, 상기 산화막(15, 18)상에 다시 약 500 - 1500Å의 두께를 갖는 질화막(23)을 증착하고 그리고 열처리에 의해서 상기 불순물영역(22)의 이온들이 확산되어 최종적인 에미터 영역이 형성된다. 이어, 상기 질화막(23)상에 약 3000 - 7000Å 두께의 저온산화막(24)을 형성한다.
제2f도와 제2g도에 도시된 바와 같이, 상기 저온산화막(24)상에 소정 패턴의 감광막(25)을 형성하여 트렌치영역을 정의한 다음, 이 감광막(25)을 마스크로 사용하여서 상기 저온산화막(24)과 상기 질화막(23)및 상기 패드 산화막(15)을 선택적으로 제거한다.
제2h도를 참고하면, 상기 에피택셜층(14)의 두께를 고려하여 트렌치형성을 위한 식각을 실행한 다음, 상기 저온산화막(24)을 제거하고 그리고 약 500 - 1000Å의 두께를 갖는 희생산화막을 성장 및 제거한다. 이어서, 상기 트렌치의 측벽과 저부를 산화하여서 게이트 산화막(26)을 형성한 다음, 상기 트렌치내로 폴리실리콘을 충진하면서 POCl3을 침적하는 공정을 거쳐서 약 20 - 150 Ω/의 시이트 저항(sheet resistance)을 갖는 게이트폴리실리콘막(27)을 형성한다. 계속해서, 상기 질화막(23)상에서도 형성된 폴리실리콘막을 제거하는 연마공정을 실행한 다음, 다시 저온산화막(28)을 상기 게이트폴리실리콘막(27)과 상기 질화막(23)상에 형성하면 제2h도와 같은 구조를 갖는다.
마지막으로, 제2i도에 도시된 바와 같이, 각 금속콘택영역을 사진식각공정에 의해 정의한 다음, 금속을 도포 및 패터닝하여서 금속전극(29)을 형성한다.
상술한 바와같이, 본 발명에 의한 반도체장치의 제조방법은 다음의 효과들을 갖는다.
첫째, 바이폴라트랜지스터와 트렌치 DMOS 트랜지스터가 하나의 레이아웃에 형성되어 있기 때문에, 각 트랜지스터에 대응하는 별도의 레이아웃을 필요로 하는 종래의 BiDMOS장치의 집적도에 비해 더욱 높은 집적도를 갖는 반도체 장치를 구현할 수 있다.
둘째, 본 발명의 BiDMOS장치는 트렌치내에 형성된 DMOS 트랜지스터의 게이트가 바이폴라 트랜지스터의 베이스와 콜렉터를 격리시키는 구조를 갖고 있기 때문에, 고전압동작특성을 갖는 트랜지스터의 설계할 경우에 고의적으로 베이스와 콜렉터의 간격을 늘릴 필요가 없고, 또한 상기 베이스와 콜렉터 사이의 접합커패시턴스가 감소된다. 이와 같이, 베이스 콜렉터 사이의 접합커패시턴스의 감소에 의해서, 양호한 스위칭동작특성을 갖는 반도체장치가 구현될 수 있다.
셋째, 본 발명의 제조방법에 따라 제조된 BiDMOS장치에 있어서 게이트전극과 베이스전극을 전기적으로 접속시키고 그리고 이 접속단을 소자의 신호입력단으로 사용할 경우에는, 상기 BiDMOS 장치는 전류와 전압중 어느 하나의 신호원으로도 출력전류를 조절할 수 있다. 즉, 상기 BiDMOS 장치는 전류로도 출력전류를 조절할 수 있고 또는 전압으로도 출력전류를 조절할 수 있는 것이다.

Claims (18)

  1. 바이폴라 트랜지스터와 DMOS(double diffused MOS) 트랜지스터가 동일한 제1도 전형의 기판상에 형성된 BiDMOS 반도체 장치에 있어서, 상기 기판상에 형성된 제2도 전형의 콜렉터매몰층(12a)과 ; 제1도 전형의 소자분리층(13a)에 의해서 격리되어 있고, 상기 매몰층(12a)과 상기 반도체 기판상에 성장된 제2도 전형의 에피택셜층(14)과; 상기 에피택셜층(14)내에 형성된 트렌치와; 상기 트렌치의 측벽 및 저부에 형성된 게이트 산화막(26)과; 상기 트렌치내에 게이트 산화막(26)상에 형성된 게이트폴리실리콘막(27)과; 상기 트렌치의 일측에 형성되어 있되 상기 에피택셜층(14)상에 형성된 베이스불순물영역(20)과; 상기 트렌치의 타측에 형성되어 있되 상기 에피택셜층(14)을 관통하여 상기 매몰층(12a)의 상부에 접촉하도록 형성된 드레인싱크층(16)과; 상기 드레인싱크층(16)의 상부와 상기 베이스불순물영역(20)상에 형성된 에미터불순물 영역(22)을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 에미터불순물영역(22)은 상기 DMOS 트랜지스터의 소오스로 기능하는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 베이스불순물영역(20)과 상기 게이트폴리실리콘막(27)이 각각의 금속배선을 통하여 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 바이폴라 트랜지스터와 DMOS(double diffused MOS) 트랜지스터가 동일한 기판상에 형성된 BiDMOS 반도체 장치의 제조방법에 있어서, 제1도 전형의 상기 반도체기판상에 제2도 전형의 매몰층(12)을 형성하고 그리고 제1도 전형의 분리층(13)을 형성하는 공정과; 상기 반도체 기판상에 소정 두께를 갖는 제2도 전형의 에피택셜층(14)과 소정두께의 패드 산화막을 차례로 형성하는 공정과; 상기 패드산화막(15)을 포토리소그라피기술에 의해서 패터닝하는 공정과; 상기 패터닝된 패드산화막을 소자분리영역형성용 마스크로 사용하여 불순물이온을 주입하여 제1도 전형의 분리영역(130a)을 형성하는 공정과; 포토리소그라피기술에 의해 싱크영역을 정의하고 그리고 이 싱크영역내에 불순물이온을 주입하여 제2도 전형의 드레인싱크영역을 형성하는 공정과; 질화막패턴을 마스크로 사용하여 비활성영역에 소자분리용 산화막(18)을 형성하는 공정과; 포토리소그라피기술에 의해 베이스영역을 정의하고 그리고 이 베이스 영역내에 제1도 전형 불순물 이온을 주입하는 공정과; 포토리소그라피기술에 의해 에미터 영역을 정의하고 그리고 이 에미터 영역내에 제2도 전형의 불순물 이온을 주입하여 제2도 전형의 에미터영역을 형성하는 공정과; 상기 패드산화막(15)과 소자분리용산화막(18)상에 질화막(23)과 저온산화막(24)을 차례로 형성하는 공정과; 소정패턴의 감광막을 마스크로 사용하여 상기 저온산화막(24)과 상기 질화막(23) 및 패드산화막(15)을 제거하고 그리고 상기 반도체기판을 제거하여서 소정두께의 트렌치를 형성하는 공정과; 상기 트렌치의 측벽과 저부에 게이트산화막(26)을 형성하는 공정과; 상기 트렌치내의 상기 게이트산화막(26)상에 게이트폴리실리콘층(27)을 형성하는 공정과; 포토리소그라피기술에 의해 금속콘택영역을 정의 및 금속배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 제1도 전형의 분리영역(13a)의 형성공정은 1-8E15 ions/㎠, 30-100 KeV의 조건하에서 실행되는 이온주입공정인 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 제1도 전형의 불순물이온은 보론 이온인것을 특징으로 하는 반도체장치의 제조방법.
  7. 제4항에 있어서, 상기 에피택셜층(14)은 약 0.5 - 4.0 Ωㆍ㎝를 갖고 그리고 5 - 20 ㎛의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제4항에 있어서, 상기 패드산화막(15)은 500 - 1000Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제4항에 있어서, 제2도 전형의 드레인싱크영역의 형성공정은 약 1-8E15 ions/㎠, 30-100 KeV의 조건하에서 실행되는 이온주입공정인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 제2도 전형은 인이온인것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제4항에 있어서, 상기 드레인싱크영역의 형성공정후, 열처리공정을 부가하여 상기 드레인싱크영역과 소자분리층내의 불순물이온들이 확산되는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제4사항에 있어서, 상기 제2도 전형의 에미터영역(22)의 형성공정은 약 5E14-9E15 ions/㎠, 40-100 KeV의 조건하에서 실행되는 이온주입공정인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 에미터 영역(22)은 상기 베이스영역(20)과 상기 싱크영역(16)상에 중첩되면서 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제12항에 있어서, 상기 제2도 전형의 에미터영역을 형성하기 위한 이온주입공정후, 열처리를 실행하는 공정을 부가하여서 상기 베이스영역내에 주입된 불순물 이온들이 확산되는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제4항에 있어서, 상기 소자분리용 산화막(18)은 LOCOS 산화막인 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제4항에 있어서, 상기 게이트산화막의 형성공정전에, 상기 트렌치내에 희생산화막을 성장 및 제거하는 공정을 부가하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제4항에 있어서, 상기 게이트 폴리실리콘층(27)의 형성공정은 상기 트렌치내로 폴리실리콘을 충진하면서 POCl3을 침적하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 상기 게이트폴리실리콘층(27)은 약 20 - 150 Ω/□의 시이트저항을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
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