JPS6318673A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
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- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、自己整合技術により微１則なトランジスタ
、ダイオード等の半導体装置を製造する方法に関し、特
に自己整合用のコンタクト孔を形成する方法の改良に関
するものである。
、ダイオード等の半導体装置を製造する方法に関し、特
に自己整合用のコンタクト孔を形成する方法の改良に関
するものである。
［発明の概要〕
この発明は、自己整合技術により微細なベース・エミッ
タ構造等を実現するにあたり、半導体表面に例えばシリ
コンオキサイド／シリコンナイトライド／シリコンオキ
サイドの積層を所望のアクティブ領域に対応するパター
ンで形成した後、該積層をおおってシリコンオキサイド
層及びポリシリコン層を順次に堆積形成し、該ポリシリ
コン層を平坦状にエッチバックしてから残存するポリシ
リコン層をマスクとしてシリコンオキサイドエツチング
を実行することによりコンタクト間分離用のシリコンナ
イトライド膜と配線用のポリシリコン層との間に自己整
合用のベースコンタクト孔を簡単に且つ精度よく形成す
るようにしたものである。
タ構造等を実現するにあたり、半導体表面に例えばシリ
コンオキサイド／シリコンナイトライド／シリコンオキ
サイドの積層を所望のアクティブ領域に対応するパター
ンで形成した後、該積層をおおってシリコンオキサイド
層及びポリシリコン層を順次に堆積形成し、該ポリシリ
コン層を平坦状にエッチバックしてから残存するポリシ
リコン層をマスクとしてシリコンオキサイドエツチング
を実行することによりコンタクト間分離用のシリコンナ
イトライド膜と配線用のポリシリコン層との間に自己整
合用のベースコンタクト孔を簡単に且つ精度よく形成す
るようにしたものである。
［従来の技術］
従来、自己整合技術を用いて微細なベース・エミッタ構
造を実現する方法としては、：Ｊ′Ｓ１０図及び第１１
図に示すような方法が知られている（例えば特開ｌ眉６
ｏ−２１６５８１号参照）。
造を実現する方法としては、：Ｊ′Ｓ１０図及び第１１
図に示すような方法が知られている（例えば特開ｌ眉６
ｏ−２１６５８１号参照）。
第１０図において、Ｎ型半導体領域１０の表面には、熱
−＆Ｕ和川用Ｑいシリコンオキサイド膜１２を介してベ
ース・エミッタコンタクト間分離用のシリコンナイトラ
イド膜１４を形成する０次に、ＣＶＤ（ケミカル・ベー
パー・デポジション）法等によりベース配線用のポロン
ドープポリシリコン層Ｉ６をシリコンナイトライド膜１
４トに形成した後、ポリシリコン層１６の表面にシリコ
ンオキサイド膜１８Ａを形成する。そして、シリコンオ
キサイド膜１８Ａ及びその下のポリシリコン層１６に所
望のアクティブ領域に対応するパターンで寸法Ａの孔を
ホトリングラフィ技術により形成する。
−＆Ｕ和川用Ｑいシリコンオキサイド膜１２を介してベ
ース・エミッタコンタクト間分離用のシリコンナイトラ
イド膜１４を形成する０次に、ＣＶＤ（ケミカル・ベー
パー・デポジション）法等によりベース配線用のポロン
ドープポリシリコン層Ｉ６をシリコンナイトライド膜１
４トに形成した後、ポリシリコン層１６の表面にシリコ
ンオキサイド膜１８Ａを形成する。そして、シリコンオ
キサイド膜１８Ａ及びその下のポリシリコン層１６に所
望のアクティブ領域に対応するパターンで寸法Ａの孔を
ホトリングラフィ技術により形成する。
この後、ポリシリコン層１６の１寸法Ａの孔に接する端
面を酸化してシリコンオキサイド１ｌＱ１８Ｂを形成す
る。この結果、孔の寸法はＡより小さくなる。そして、
寸法の小さくなった孔内及びシリコンオキサイド膜１８
Ａ上にノンドーズのポリシリコンを堆積した後エッチバ
ックを行なうことにより孔内にポリシリコン層２０を残
存させる。
面を酸化してシリコンオキサイド１ｌＱ１８Ｂを形成す
る。この結果、孔の寸法はＡより小さくなる。そして、
寸法の小さくなった孔内及びシリコンオキサイド膜１８
Ａ上にノンドーズのポリシリコンを堆積した後エッチバ
ックを行なうことにより孔内にポリシリコン層２０を残
存させる。
次に、ポリシリコン層２０及び１６をマスクとしてシリ
コンオキサイド膜＋８Ａ及び１８Ｂをエッチ除去する。
コンオキサイド膜＋８Ａ及び１８Ｂをエッチ除去する。
続いて同じマスクを用いてシリコンナイトライド１模１
４を選択的にエッチして孔内にシリコンナイトライド膜
１４Ａを残存させ、さらに同様の選択エツチングにより
シリコンオキサイドＩ＋！：１１１２をエッチして孔内
にシリコンオキサイド膜１２Ａを残存させる。この後、
ノンドープのポリシリコン層２０をエッチ除去する。こ
の結果、シリコンナイトライド膜１４Ａとポリシリコン
層１６との間には、シリコンオキサイド膜１８Ｂの厚さ
にほぼ対応した幅で半導体領域１０の表面を露呈させる
ような自己整合用のベースコンタクト孔が形成される。
４を選択的にエッチして孔内にシリコンナイトライド膜
１４Ａを残存させ、さらに同様の選択エツチングにより
シリコンオキサイドＩ＋！：１１１２をエッチして孔内
にシリコンオキサイド膜１２Ａを残存させる。この後、
ノンドープのポリシリコン層２０をエッチ除去する。こ
の結果、シリコンナイトライド膜１４Ａとポリシリコン
層１６との間には、シリコンオキサイド膜１８Ｂの厚さ
にほぼ対応した幅で半導体領域１０の表面を露呈させる
ような自己整合用のベースコンタクト孔が形成される。
次に、ポリシリコン層１６を所望のベース配線パターン
に従ってバターニングした後、第１１図に示すようにポ
リシリコン層１６の端面にノンドープのポリシリコン層
２２を形成する。このポリシリコン層２２は、例えばポ
リシリコン層を堆積形成した後、反応性イオンエツチン
グ等の異方性の強いエツチング法により該ポリシリコン
層をエッチすることでｔすることかできる。
に従ってバターニングした後、第１１図に示すようにポ
リシリコン層１６の端面にノンドープのポリシリコン層
２２を形成する。このポリシリコン層２２は、例えばポ
リシリコン層を堆積形成した後、反応性イオンエツチン
グ等の異方性の強いエツチング法により該ポリシリコン
層をエッチすることでｔすることかできる。
この後、熱処理によりポリシリコン層１８及び２２の表
面にシリコンオキサイド膜２４を形成すると共にポリシ
リコン層１６中のポロンをポリシリコン層２２を介して
半導体領域１０の表面に拡散させてＰ・型ベースコンタ
クト領域２６を形成する。このとき、ポリシリコン層２
２は、ベース電極となる。
面にシリコンオキサイド膜２４を形成すると共にポリシ
リコン層１６中のポロンをポリシリコン層２２を介して
半導体領域１０の表面に拡散させてＰ・型ベースコンタ
クト領域２６を形成する。このとき、ポリシリコン層２
２は、ベース電極となる。
次に、シリコンオキサイドＩ模２４をマスクとしてシリ
コンナイトライド膜１４Ａを選択的にエッチし、さらに
その下のシリコンオキサイド膜１２Ａを選択的にエッチ
して半導体領域１０の表面部分を露呈させる。そして、
この露呈された表面部分にポロンをドープしてＰ型ベー
ス領域２８を形成した後、このベース領域２８の表面に
ヒ素ドープポリシリコン層３０を堆積してＮ′型エミッ
タ領域３２を形成する。そして、ポリシリコン層３０を
適宜パターニングしてエミッタ電極とする。
コンナイトライド膜１４Ａを選択的にエッチし、さらに
その下のシリコンオキサイド膜１２Ａを選択的にエッチ
して半導体領域１０の表面部分を露呈させる。そして、
この露呈された表面部分にポロンをドープしてＰ型ベー
ス領域２８を形成した後、このベース領域２８の表面に
ヒ素ドープポリシリコン層３０を堆積してＮ′型エミッ
タ領域３２を形成する。そして、ポリシリコン層３０を
適宜パターニングしてエミッタ電極とする。
丘記した一連の工程によれば、ベースコンタクト孔に対
して自己整合となるようにベースコンタクト領域２８、
ベース領域２８、エミッタ電極３０、エミンタ領域３２
等を形成することができ、バイポーラトランジスタの微
細化が可能となる。また。
して自己整合となるようにベースコンタクト領域２８、
ベース領域２８、エミッタ電極３０、エミンタ領域３２
等を形成することができ、バイポーラトランジスタの微
細化が可能となる。また。
ベースコンタクト孔の開口幅は、シリコンオキサイド膜
１８Ｂの厚さにほぼ対応して比較的精度よく決定するこ
とができる。
１８Ｂの厚さにほぼ対応して比較的精度よく決定するこ
とができる。
［発明が解決しようとする問題点］
上記した従来技術によると、配線用のポリシリコン層１
６とは別にエツチングマスク用のポリシリコン層２０を
形成し、除去する必要があり、工程的に複雑さを免れな
い、また、シリコンナベドライド膜１４をウェハ上大部
分に残したままＣＶＤ、酸化等の熱処理を行なうので、
ウェハにそりが発生してバターニング精度を低下させる
という問題もある。
６とは別にエツチングマスク用のポリシリコン層２０を
形成し、除去する必要があり、工程的に複雑さを免れな
い、また、シリコンナベドライド膜１４をウェハ上大部
分に残したままＣＶＤ、酸化等の熱処理を行なうので、
ウェハにそりが発生してバターニング精度を低下させる
という問題もある。
［問題点を解決するための手段］
この発明の［１的は、自己整合用のコンタクト孔を筒単
に珪つ精度よく形成すると共にウニへのそり発生を未然
に防止することにある。
に珪つ精度よく形成すると共にウニへのそり発生を未然
に防止することにある。
この発明による半導体装置の製法にあっては。
所定導′市型の半導体領域の表面にコンタクト間分離相
の例えばシリコンナイトライドからなる第１の絶縁１模
を形成した後、そのＬにそれとは材Ｆｌを異にする例え
ばシリコンオキサイドからなる第２の絶縁膜を比較的厚
く形成する。第１の絶縁膜の下には、必要に応じて熱歪
緩和用の例えばシリコンオキサイドからなる絶縁膜を形
成しておいてもよい。
の例えばシリコンナイトライドからなる第１の絶縁１模
を形成した後、そのＬにそれとは材Ｆｌを異にする例え
ばシリコンオキサイドからなる第２の絶縁膜を比較的厚
く形成する。第１の絶縁膜の下には、必要に応じて熱歪
緩和用の例えばシリコンオキサイドからなる絶縁膜を形
成しておいてもよい。
次に、半導体領域の表面に桔層された複数の絶縁膜を所
望のアクティブ領域に対地するパターンで残存させるよ
うに選択的に工＋７チ除去する。そして、複数の絶縁膜
の残存部分をおおうように゛ト導体領域の表面に第１の
絶縁膜とは材料を異にする例えばシリコンオキサイドか
らなる第３の絶縁膜を堆積形成し、さらにこの第３の絶
縁膜に重ねて例えばポリシリコンからなる多結晶半導体
層を堆積形成する。
望のアクティブ領域に対地するパターンで残存させるよ
うに選択的に工＋７チ除去する。そして、複数の絶縁膜
の残存部分をおおうように゛ト導体領域の表面に第１の
絶縁膜とは材料を異にする例えばシリコンオキサイドか
らなる第３の絶縁膜を堆積形成し、さらにこの第３の絶
縁膜に重ねて例えばポリシリコンからなる多結晶半導体
層を堆積形成する。
次に、多結晶半導体層の上に複数の絶縁膜の残存部分に
よる段差を埋めるように平坦状に例えばレジストからな
る流動材を被着して固化させることにより流動材層を形
成した後、この流動材層及び多結晶半導体層を各々のエ
ッチレートがほぼ等しくなる条件でエッチパックするこ
とにより第３の絶縁膜を複数の絶縁膜の残存部分に対応
する部分で露呈させると共にこの露呈部分の周囲におい
て多結晶半導体層を配線に必要な厚さで残存させる。
よる段差を埋めるように平坦状に例えばレジストからな
る流動材を被着して固化させることにより流動材層を形
成した後、この流動材層及び多結晶半導体層を各々のエ
ッチレートがほぼ等しくなる条件でエッチパックするこ
とにより第３の絶縁膜を複数の絶縁膜の残存部分に対応
する部分で露呈させると共にこの露呈部分の周囲におい
て多結晶半導体層を配線に必要な厚さで残存させる。
この後、残存した多結晶半導体層をマスクとして第３の
絶縁膜を選択的にエッチし且つ第２の絶縁膜の残存部分
をエッチすることにより第１の絶縁膜の残存部分を露呈
させると共にこの露呈部分の周囲において半導体領域の
表面を第３の絶縁膜の堆積厚さに対応する幅で露呈させ
て自己整合用のコンタクト孔を形成する。
絶縁膜を選択的にエッチし且つ第２の絶縁膜の残存部分
をエッチすることにより第１の絶縁膜の残存部分を露呈
させると共にこの露呈部分の周囲において半導体領域の
表面を第３の絶縁膜の堆積厚さに対応する幅で露呈させ
て自己整合用のコンタクト孔を形成する。
このようにして自己整合用のコンタクト孔が得られた後
は、第１１図について前述したような方法又は後述の実
施例で示す方法あるいはこれらの方法を適宜改変した方
法により該コンタクト孔に対して自己整合となるように
所望の導電型領域及び所望の電極を形成することができ
る。
は、第１１図について前述したような方法又は後述の実
施例で示す方法あるいはこれらの方法を適宜改変した方
法により該コンタクト孔に対して自己整合となるように
所望の導電型領域及び所望の電極を形成することができ
る。
［作 用］
上記したこの発明の方法によれば、多結晶半導体層をエ
ッチバックして配線に必要な厚さで残存させ、この残存
した多結晶半導体層をマスクとして第３の絶縁膜の選択
エツチング及び第２の絶縁膜の残存部分のエツチングを
行なうので、従来のヨウにエツチングマスク用のポリシ
リコン層を設ける必要がなく、工程が大幅に筒路化され
る。
ッチバックして配線に必要な厚さで残存させ、この残存
した多結晶半導体層をマスクとして第３の絶縁膜の選択
エツチング及び第２の絶縁膜の残存部分のエツチングを
行なうので、従来のヨウにエツチングマスク用のポリシ
リコン層を設ける必要がなく、工程が大幅に筒路化され
る。
また、自己整合用のコンタクト孔の開口幅は、第３の絶
縁膜の堆積厚さにほぼ対応して精度よく決定することが
できる。
縁膜の堆積厚さにほぼ対応して精度よく決定することが
できる。
そのし、シリコンナイトライド等の第１の絶縁膜が残さ
れるのは所望のアクティブ領域に対応した個所だけであ
り、ウェハｈ大部分にはシリコンオキサイド等の第３の
絶縁膜が残されるので、熱処理によりウェハにそりが発
生するのを未然に防止することができる。
れるのは所望のアクティブ領域に対応した個所だけであ
り、ウェハｈ大部分にはシリコンオキサイド等の第３の
絶縁膜が残されるので、熱処理によりウェハにそりが発
生するのを未然に防止することができる。
［実施例］
第１図乃至第９図は、この発明の一実施例によるへイポ
ーラトランジスタをそなえた集積回路装置の製法を示す
もので、各々の図番に対応する工程（１）〜（９）を順
次に説明する。
ーラトランジスタをそなえた集積回路装置の製法を示す
もので、各々の図番に対応する工程（１）〜（９）を順
次に説明する。
（１）例えばＰ−型シリコンからなる半導体基板（ウェ
ハ）４０の表面にＮ゛型埋込層４２を形成した後、その
上にＮ型シリコンをエピタキシャル成長させて半導体層
４４を形成する。そして、半導体層４４の一部であるＮ
型半導体領域４４Ａを取囲むようにＰ°型分離領域４８
を形成した後、Ｎ′型埋込層４２に達するようにＮ゛型
コレクタ導出領域４８を形成する。分離領域４６は１選
択酸化法等を用いて形成した誘電体分難領域であっても
よい。
ハ）４０の表面にＮ゛型埋込層４２を形成した後、その
上にＮ型シリコンをエピタキシャル成長させて半導体層
４４を形成する。そして、半導体層４４の一部であるＮ
型半導体領域４４Ａを取囲むようにＰ°型分離領域４８
を形成した後、Ｎ′型埋込層４２に達するようにＮ゛型
コレクタ導出領域４８を形成する。分離領域４６は１選
択酸化法等を用いて形成した誘電体分難領域であっても
よい。
次に、半導体層４４の表面を薄く醇化して熱歪緩和用の
シリコンオキサイド膜を形成した後、その上に順次にシ
リコンナイトライド膜及びシリコンオキサイド膜をＣＶ
Ｄ法により堆積形成する。この場合、シリコンオキサイ
ド膜の堆積厚さは、後述のポリシリコン堆積時に所望の
段差が得られるようにシリコンナイトライド膜の堆積厚
さより大とする。この後、半導体層４４上の３層の絶縁
膜を所望のアクティブ領域に対応したパターンで残存さ
せるように選択的にエッチ除去する。この結果、半導体
領域４４Ａの表面には、薄いシリコンオキサイド膜５０
．シリコンチイトライドｆＩ！２５２及び厚いシリコン
オキサイド膜５４が残される。
シリコンオキサイド膜を形成した後、その上に順次にシ
リコンナイトライド膜及びシリコンオキサイド膜をＣＶ
Ｄ法により堆積形成する。この場合、シリコンオキサイ
ド膜の堆積厚さは、後述のポリシリコン堆積時に所望の
段差が得られるようにシリコンナイトライド膜の堆積厚
さより大とする。この後、半導体層４４上の３層の絶縁
膜を所望のアクティブ領域に対応したパターンで残存さ
せるように選択的にエッチ除去する。この結果、半導体
領域４４Ａの表面には、薄いシリコンオキサイド膜５０
．シリコンチイトライドｆＩ！２５２及び厚いシリコン
オキサイド膜５４が残される。
（２）次に、基板上全面にシリコンオキサイド膜５６及
びノンドープのポリシリコン層５８をＣＶＤ法により順
次に堆積形成する。この場合、シリコンオキサイド膜５
６の堆積厚さは、所望のベースコンタクト孔の開口幅に
対応して定めるようにし、ポリシリコン層５８の堆積厚
さは、後述のエッチバックを実施しても配線に必要な厚
さを確保できる程度とする。
びノンドープのポリシリコン層５８をＣＶＤ法により順
次に堆積形成する。この場合、シリコンオキサイド膜５
６の堆積厚さは、所望のベースコンタクト孔の開口幅に
対応して定めるようにし、ポリシリコン層５８の堆積厚
さは、後述のエッチバックを実施しても配線に必要な厚
さを確保できる程度とする。
この後、ポリシリコン層５８上には、残存膜５０．５２
及び５４による段差を埋めるように平坦状にレジストを
塗布して固化させることによりレジスト層６０を形成す
る。この場合、流動材としては、レジストに代えてスピ
ンオンガラス（ＳＯＧ）等を用いてもよい。
及び５４による段差を埋めるように平坦状にレジストを
塗布して固化させることによりレジスト層６０を形成す
る。この場合、流動材としては、レジストに代えてスピ
ンオンガラス（ＳＯＧ）等を用いてもよい。
（３）次に、レジスト層６０及びポリシリコン層５日を
各々のエッチレートがほぼ等しくなる条件でエッチパッ
クすることによりシリコンオキサイド膜５６を残存膜５
０．５２及び５４に対応する部分で露呈さセると共にこ
の″Ａ呈部分の周囲においてポリシリコン層５８を配線
に必要な厚さで残存させる。そして、残存したポリシリ
コン層５８の］二に所望の抵抗領域に対応したパターン
でレジスト層６２を形成した後、このレジスト層６２を
マスクとしてポリシリコン層５８にポロンイオンを選択
的且つ高濃度に注入する。この結果、ポリシリコン層５
８においては、レジスト層６２に対応する部分が抵抗領
域５８Ｒとして利用可能となり、それ以外の部分が低抵
抗化されることにより配線層として利用可能となる。
各々のエッチレートがほぼ等しくなる条件でエッチパッ
クすることによりシリコンオキサイド膜５６を残存膜５
０．５２及び５４に対応する部分で露呈さセると共にこ
の″Ａ呈部分の周囲においてポリシリコン層５８を配線
に必要な厚さで残存させる。そして、残存したポリシリ
コン層５８の］二に所望の抵抗領域に対応したパターン
でレジスト層６２を形成した後、このレジスト層６２を
マスクとしてポリシリコン層５８にポロンイオンを選択
的且つ高濃度に注入する。この結果、ポリシリコン層５
８においては、レジスト層６２に対応する部分が抵抗領
域５８Ｒとして利用可能となり、それ以外の部分が低抵
抗化されることにより配線層として利用可能となる。
（４）次に、残存したポリシリコン層５８をマスクとし
てシリコンオキサイド膜５６を選択的にエッチし且つシ
リコンオキサイド膜５４をエッチすることによりシリコ
ンナイトライド膜５２を露呈させると共にその周囲にお
いて半導体領域４４Ａの表面をシリコンオキサイド膜５
Ｇの堆積厚さにほぼ対応する幅で露呈させて自己整合用
のベースコンタクト孔を形成する。
てシリコンオキサイド膜５６を選択的にエッチし且つシ
リコンオキサイド膜５４をエッチすることによりシリコ
ンナイトライド膜５２を露呈させると共にその周囲にお
いて半導体領域４４Ａの表面をシリコンオキサイド膜５
Ｇの堆積厚さにほぼ対応する幅で露呈させて自己整合用
のベースコンタクト孔を形成する。
（５）次に、ポリシリコン層５８及びシリコンオキサイ
ド膜５Ｂをマスクとして半導体領域４４Ａに選択的にポ
ロンイオンを注入してＰ−型ベース領域６４及びＰ−型
ベース周辺領域６６を形成する。このとき、ベース領域
６４については、残存膜５０及び５２を介してイオン注
入が行なわれるので、ベース周辺領域６６の最深部より
浅い位置にＰＮ接合が形成される。また、抵抗領域５８
Ｒも含めてポリシリコン層５８にもポロンイオンが注入
されるので、その抵抗率は若干低下する。この後、環状
のベース配線層５８Ｂ１ と、これに抵抗領域５８Ｒ
を介して接続されるベース配線層５８Ｂ２ とが得られ
るようにホトリソグラフィ技術によりポリシリコン層５
８をノくターニングする。
ド膜５Ｂをマスクとして半導体領域４４Ａに選択的にポ
ロンイオンを注入してＰ−型ベース領域６４及びＰ−型
ベース周辺領域６６を形成する。このとき、ベース領域
６４については、残存膜５０及び５２を介してイオン注
入が行なわれるので、ベース周辺領域６６の最深部より
浅い位置にＰＮ接合が形成される。また、抵抗領域５８
Ｒも含めてポリシリコン層５８にもポロンイオンが注入
されるので、その抵抗率は若干低下する。この後、環状
のベース配線層５８Ｂ１ と、これに抵抗領域５８Ｒ
を介して接続されるベース配線層５８Ｂ２ とが得られ
るようにホトリソグラフィ技術によりポリシリコン層５
８をノくターニングする。
（６）次に、基板上面にノンドープのポリシリコンを堆
桔した後異方性エツチングを実施することによりベース
配線層５８Ｂ１ 及び５８Ｂ２の端面にポリシリコン層
６８及び７０を形成する。
桔した後異方性エツチングを実施することによりベース
配線層５８Ｂ１ 及び５８Ｂ２の端面にポリシリコン層
６８及び７０を形成する。
（７）次に、熱処理により、ポリシリコン層５８Ｂ１．
５８Ｂ７．５８Ｒ１６８及び７０の表面を酸化してシリ
コンオキサイド膜７２を形成する。このとき、ポリシリ
コン層５８Ｂ ｌ中のポロンがポリシリコン層６８を介
してベース周辺領域６６に拡散されるため、Ｐ°型ベー
スコンタクト領域７４が形成される。また、ポリシリコ
ン層６８は、ポロン拡散により低抵抗化されるため、ベ
ース電極として使用可能となる。
５８Ｂ７．５８Ｒ１６８及び７０の表面を酸化してシリ
コンオキサイド膜７２を形成する。このとき、ポリシリ
コン層５８Ｂ ｌ中のポロンがポリシリコン層６８を介
してベース周辺領域６６に拡散されるため、Ｐ°型ベー
スコンタクト領域７４が形成される。また、ポリシリコ
ン層６８は、ポロン拡散により低抵抗化されるため、ベ
ース電極として使用可能となる。
（８）次に、シリコンオキサイドｌｕ ？ ２をマスク
としてシリコンナイトライド膜５２を選択的にエッチし
、さらにシリコンオキサイド膜５０を選択的にエッチし
てベース領域６４の表面部分を露呈させる。そして、こ
の露呈された表面部分に接触するようにヒ素（又はリン
）ドープポリシリコン層７６を堆桔し、これを不純物源
としてＮ−型エミッタＩＪ域７８を形成する。なお、ポ
リシリコン層７６は、適宜パターニングしてエミッタ電
極とする。
としてシリコンナイトライド膜５２を選択的にエッチし
、さらにシリコンオキサイド膜５０を選択的にエッチし
てベース領域６４の表面部分を露呈させる。そして、こ
の露呈された表面部分に接触するようにヒ素（又はリン
）ドープポリシリコン層７６を堆桔し、これを不純物源
としてＮ−型エミッタＩＪ域７８を形成する。なお、ポ
リシリコン層７６は、適宜パターニングしてエミッタ電
極とする。
（９）この後は、ノ、（板」二面にＣＶＤ法によりシリ
コンオキサイド等の層間絶縁１１！２ａ ｏを形成して
から必黄なコンタクト孔を設け、適当な配線用金属を被
着してパターニングすることにより金属配線層８２．８
４．８６．８８等を形成する。ここで、金属配線層８２
〜８８のうち、８２はコレクタ導出領域４８に接続され
たもの、８４はベース配線層５８Ｂ１ に接続されたも
の、８Ｂはベース配線層５８Ｂ２ に接続されたもの、
８８はエミッタ電極７６に接続されたものである。
コンオキサイド等の層間絶縁１１！２ａ ｏを形成して
から必黄なコンタクト孔を設け、適当な配線用金属を被
着してパターニングすることにより金属配線層８２．８
４．８６．８８等を形成する。ここで、金属配線層８２
〜８８のうち、８２はコレクタ導出領域４８に接続され
たもの、８４はベース配線層５８Ｂ１ に接続されたも
の、８Ｂはベース配線層５８Ｂ２ に接続されたもの、
８８はエミッタ電極７６に接続されたものである。
上記したトランジスタ構造では、ベース配線層として５
８Ｂ１及び５８Ｂ２の２つのものが設けられているので
、比較的小さいベース抵抗が望まれるときは５８Ｂ１
の方を用い、比較的大きいベース抵抗が望まれるときは
５８Ｂ２の方を用いるというように、適宜使い分けるこ
とができる。
８Ｂ１及び５８Ｂ２の２つのものが設けられているので
、比較的小さいベース抵抗が望まれるときは５８Ｂ１
の方を用い、比較的大きいベース抵抗が望まれるときは
５８Ｂ２の方を用いるというように、適宜使い分けるこ
とができる。
上記実施例では、この発明を集積回路装置におけるバイ
ポーラトランジスタに適用したが、この発明はダイオー
ド等にも適用可能である。
ポーラトランジスタに適用したが、この発明はダイオー
ド等にも適用可能である。
［発明の効果］
以北のように、この発明によれば、自己整合用のコンタ
クト孔を簡単な工程で精度よく形成できると共にウェハ
のそり発生も防止できるので、微細構造のトランジスタ
、ダイオード等ｔそなえた高集積度の集積回路装置を低
コストで歩留よく製造しうる効果が得られるものである
。
クト孔を簡単な工程で精度よく形成できると共にウェハ
のそり発生も防止できるので、微細構造のトランジスタ
、ダイオード等ｔそなえた高集積度の集積回路装置を低
コストで歩留よく製造しうる効果が得られるものである
。
第１図乃至第９図は、この発明の一実施例による／へイ
ポーラトランジスタをそなえた集積回路装この製法を示
す基板断面図、 第１０図及び第１１図は、従来のトランジスタの製法を
示す基板断面図である。 ４０・・・半導体基板、４４Ａ・・・半導体領域、５０
，５４゜５８．７２・・・シリコンオキサイド膜、５２
・・・シリコンナイトライド膜、５８．８Ｂ、 ７０．
７６・・・ポリシリコン層、８０．６２・・・レジスト
層、６４・・・Ｐ−型ペース領域、６６・・・Ｐ−型ベ
ース周辺領域、７４・・・Ｐ′型・＼−スコンタクト領
域、７８・・・Ｎ・型エミッタ領域。 第５ 図（イオン）玉入及びパターニング）第６ 図（
ボリンリコノ壇尊貴及び異方士士二）＋ンク）第７ 図
（醇化及び拡肢） 第 ８ 図（エミ ツタ汗つ沈） 第９図（金属自己！形成） 第１０図 第１１３
ポーラトランジスタをそなえた集積回路装この製法を示
す基板断面図、 第１０図及び第１１図は、従来のトランジスタの製法を
示す基板断面図である。 ４０・・・半導体基板、４４Ａ・・・半導体領域、５０
，５４゜５８．７２・・・シリコンオキサイド膜、５２
・・・シリコンナイトライド膜、５８．８Ｂ、 ７０．
７６・・・ポリシリコン層、８０．６２・・・レジスト
層、６４・・・Ｐ−型ペース領域、６６・・・Ｐ−型ベ
ース周辺領域、７４・・・Ｐ′型・＼−スコンタクト領
域、７８・・・Ｎ・型エミッタ領域。 第５ 図（イオン）玉入及びパターニング）第６ 図（
ボリンリコノ壇尊貴及び異方士士二）＋ンク）第７ 図
（醇化及び拡肢） 第 ８ 図（エミ ツタ汗つ沈） 第９図（金属自己！形成） 第１０図 第１１３
Claims (1)
- 【特許請求の範囲】 （ａ）所定導電型の半導体領域の表面にコンタクト間分
離用の第１の絶縁膜を必要に応じて熱歪緩和用の絶縁膜
を介して形成した後、該第１の絶縁膜の上にそれとは材
料を異にし且つそれより厚い第２の絶縁膜を形成する工
程と、 （ｂ）前記半導体領域の表面に積層された複数の絶縁膜
を所望のアクティブ領域に対応するパターンで残存させ
るように選択的にエッチ除去する工程と、 （ｃ）前記複数の絶縁膜の残存部分をおおうように前記
半導体領域の表面に前記第１の絶縁膜とは材料を異にす
る第３の絶縁膜を堆積形成する工程と、 （ｄ）前記第３の絶縁膜に重ねて多結晶半導体層を堆積
形成する工程と、 （ｅ）前記多結晶半導体層の上に前記複数の絶縁膜の残
存部分による段差を埋めるように平坦状に流動材を被着
して固化させることにより流動材層を形成する工程と、 （ｆ）前記流動材層及び前記多結晶半導体層を各々のエ
ッチレートがほぼ等しくなる条件でエッチバックするこ
とにより前記第３の絶縁膜を前記複数の絶縁膜の残存部
分に対応する部分で露呈させると共にこの露呈部分の周
囲において前記多結晶半導体層を配線に必要な厚さで残
存させる工程と、 （ｇ）残存した多結晶半導体層をマスクとして前記第３
の絶縁膜を選択的にエッチし且つ前記第２の絶縁膜の残
存部分をエッチすることにより前記第１の絶縁膜の残存
部分を露呈させると共にこの露呈部分の周囲において前
記半導体領域の表面を前記第３の絶縁膜の堆積厚さにほ
ぼ対応する幅で露呈させて自己整合用のコンタクト孔を
形成する工程と を含む半導体装置の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163336A JPS6318673A (ja) | 1986-07-11 | 1986-07-11 | 半導体装置の製法 |
| US07/072,166 US4746629A (en) | 1986-07-11 | 1987-07-09 | Process of fabricating semiconductor device involving planarization of a polysilicon extrinsic base region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163336A JPS6318673A (ja) | 1986-07-11 | 1986-07-11 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318673A true JPS6318673A (ja) | 1988-01-26 |
Family
ID=15771924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163336A Pending JPS6318673A (ja) | 1986-07-11 | 1986-07-11 | 半導体装置の製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4746629A (ja) |
| JP (1) | JPS6318673A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007100815A (ja) * | 2005-10-04 | 2007-04-19 | Bando Chem Ind Ltd | ベルト伝動装置 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193562A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | バイポ−ラトランジスタの製造方法 |
| JPS63202067A (ja) * | 1987-02-17 | 1988-08-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4902633A (en) * | 1988-05-09 | 1990-02-20 | Motorola, Inc. | Process for making a bipolar integrated circuit |
| US5244822A (en) * | 1988-05-16 | 1993-09-14 | Kabushiki Kaisha Toshiba | Method of fabricating bipolar transistor using self-aligned polysilicon technology |
| US5096842A (en) * | 1988-05-16 | 1992-03-17 | Kabushiki Kaisha Toshiba | Method of fabricating bipolar transistor using self-aligned polysilicon technology |
| US4927774A (en) * | 1988-06-10 | 1990-05-22 | British Telecommunications Plc | Self aligned bipolar fabrication process |
| JPH027529A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | バイポーラトランジスタ及びその製造方法 |
| US5059544A (en) * | 1988-07-14 | 1991-10-22 | International Business Machines Corp. | Method of forming bipolar transistor having self-aligned emitter-base using selective and non-selective epitaxy |
| JPH02280340A (ja) * | 1989-04-21 | 1990-11-16 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5227317A (en) * | 1989-04-21 | 1993-07-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
| US5071780A (en) * | 1990-08-27 | 1991-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reverse self-aligned transistor integrated circuit |
| US5290399A (en) * | 1991-02-05 | 1994-03-01 | Advanced Micro Devices, Inc. | Surface planarizing methods for integrated circuit devices |
| JP3152959B2 (ja) * | 1991-07-12 | 2001-04-03 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5229331A (en) * | 1992-02-14 | 1993-07-20 | Micron Technology, Inc. | Method to form self-aligned gate structures around cold cathode emitter tips using chemical mechanical polishing technology |
| US5696028A (en) * | 1992-02-14 | 1997-12-09 | Micron Technology, Inc. | Method to form an insulative barrier useful in field emission displays for reducing surface leakage |
| KR100191270B1 (ko) * | 1995-09-29 | 1999-06-15 | 윤종용 | 바이폴라 반도체장치 및 그의 제조방법 |
| KR0182000B1 (ko) * | 1995-12-28 | 1999-04-15 | 김광호 | 바이폴라 트랜지스터의 제조방법 |
| US6022256A (en) | 1996-11-06 | 2000-02-08 | Micron Display Technology, Inc. | Field emission display and method of making same |
| KR100248504B1 (ko) * | 1997-04-01 | 2000-03-15 | 윤종용 | 바이폴라 트랜지스터 및 그의 제조 방법 |
| US6391670B1 (en) | 1999-04-29 | 2002-05-21 | Micron Technology, Inc. | Method of forming a self-aligned field extraction grid |
| US7910447B1 (en) * | 2007-05-15 | 2011-03-22 | National Semiconductor Corporation | System and method for providing a self aligned bipolar transistor using a simplified sacrificial nitride emitter |
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|---|---|---|---|---|
| US4252582A (en) * | 1980-01-25 | 1981-02-24 | International Business Machines Corporation | Self aligned method for making bipolar transistor having minimum base to emitter contact spacing |
| US4274909A (en) * | 1980-03-17 | 1981-06-23 | International Business Machines Corporation | Method for forming ultra fine deep dielectric isolation |
| US4378630A (en) * | 1980-05-05 | 1983-04-05 | International Business Machines Corporation | Process for fabricating a high performance PNP and NPN structure |
| US4545114A (en) * | 1982-09-30 | 1985-10-08 | Fujitsu Limited | Method of producing semiconductor device |
| US4693782A (en) * | 1985-09-06 | 1987-09-15 | Matsushita Electric Industrial Co., Ltd. | Fabrication method of semiconductor device |
-
1986
- 1986-07-11 JP JP61163336A patent/JPS6318673A/ja active Pending
-
1987
- 1987-07-09 US US07/072,166 patent/US4746629A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007100815A (ja) * | 2005-10-04 | 2007-04-19 | Bando Chem Ind Ltd | ベルト伝動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4746629A (en) | 1988-05-24 |
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