JPH0377116A - Bus trunk circuit - Google Patents
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- JPH0377116A JPH0377116A JP21322289A JP21322289A JPH0377116A JP H0377116 A JPH0377116 A JP H0377116A JP 21322289 A JP21322289 A JP 21322289A JP 21322289 A JP21322289 A JP 21322289A JP H0377116 A JPH0377116 A JP H0377116A
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Abstract
Description
【発明の詳細な説明】
（ａ業上の利用分野）
この発明は、多段バス構成の通信装置により、制御信号
の有意期間に送出信号をデータバス上に送出し、その送
出信号を多段のバスに中継・伝送するバス中継回路に関
するものである。Detailed Description of the Invention (Field of Application in Industry A) The present invention uses a communication device having a multi-stage bus configuration to send out a sending signal onto a data bus during a significant period of a control signal, and transmits the sending signal to a multi-stage bus. This relates to a bus relay circuit that relays and transmits data to and from the network.
（従来の技術）
第３図は例えば「インタフェース回路の設計Ｊ猪飼国夫
著（ＣＱ出版株式会社昭和５８年１２月２０日発行、第
３７頁）に記載されたこの種の従来のバス中継回路をよ
り理解し易いように変形して示した図である。同図にお
いて、（ｌａ） 、 （ｌｂ）は送出回路、（２）は中
継回路、（３）は各送出回路（ｌａ） 。(Prior art) Fig. 3 shows, for example, a conventional bus relay circuit of this type described in ``Design of Interface Circuits'' written by J. This figure is modified to make it easier to understand. In the figure, (la) and (lb) are sending circuits, (2) is a relay circuit, and (3) is each sending circuit (la).
（ｌｂ）及び中継回路（２）に共通接続されたデータバ
ス、（４）はデータバス（３）を“Ｈ”レベルにプルア
ップするプルアップ抵抗Ｒ６を示し、上記送出回路（ｌ
ａ） 、 （１ｂ）には、例えば送出回路（１ａ）には
、バス（３）にデータを送出するタイミングを示す”Ｌ
”レベルを有意とする制御信号Ｇｏ （５）を生成する
制御回路（６） アウトプットイネーブル端子０Ｅ
を有し、これに上記制御信号Ｃｏ （５）を加えること
により、その有意期間のみデータＤ。を反転させて送出
信号ＳＤｏとしてデータバス（３）上に送出する３ステ
ートのデータバスドライバゲ−１−（７）を有する。ま
た、上記中継回路（２）には、波形の整形と増幅を行う
データ中継ドライバゲート（８）を有し、（９）はその
中１！侶号Ｒ５Ｄである。なお、送出回路（１ｂ）にも
上記送出回路（１ａ）と同−構成のものを有する。(lb) and a data bus commonly connected to the relay circuit (2), (4) shows a pull-up resistor R6 that pulls up the data bus (3) to the "H"level;
In a) and (1b), for example, the sending circuit (1a) has an "L" signal indicating the timing of sending data to the bus (3).
Control circuit (6) that generates the control signal Go (5) whose level is significant Output enable terminal 0E
By adding the above-mentioned control signal Co (5) to this, data D is generated only during its significant period. It has a 3-state data bus driver gate 1-(7) which inverts the signal SDo and sends it out on the data bus (3) as a sending signal SDo. Further, the relay circuit (2) has a data relay driver gate (8) that shapes and amplifies the waveform, and (9) is 1! It is the companion number R5D. Note that the sending circuit (1b) also has the same configuration as the sending circuit (1a).
次に、動作について説明する。送出回路（ｌａ）の制御
回路（６）から“Ｌ”レベルの制御信号Ｇｏ （５）が
データバスドライバゲート（７）のアウトプ・ントイネ
ーブル端子ＯＥに加えられると、制御信号Ｃ０（５）の
有意の′Ｌ”レベルである期間のみ送出信号ＳＤ、はデ
ータバス（３）に送出され、中継回路（２）のデータ中
継トイラバゲート（８）により波形整形及び増幅され、
中継信号Ｒ５Ｄ （９）が中継出力される。Next, the operation will be explained. When the “L” level control signal Go (5) is applied from the control circuit (6) of the sending circuit (la) to the output enable terminal OE of the data bus driver gate (7), the control signal C0 (5) The sending signal SD is sent to the data bus (3) only during the period when it is at a significant 'L' level, and is waveform-shaped and amplified by the data relay router gate (8) of the relay circuit (2).
Relay signal R5D (9) is relayed and output.
従来のバス中継回路は、上記のように構成されているの
で、送出回路（１） （（ｌａ） 、 （ｌｂ）の総
称）により出力される送出信号ＳＤｏを受信する中継回
路（２）が信号の識別誤りを起こすことがある。Since the conventional bus relay circuit is configured as described above, the relay circuit (2) that receives the sending signal SDo output from the sending circuit (1) ((la), (lb)) is a signal identification errors may occur.
このことをＳ４図を用いて説明する。制御信号ｃｏ （
５）が有意の°“Ｌ”レベルでデータバスドライバゲー
ト（７）のイネーブル期間ｔ。で送出信号ＳＤ。This will be explained using diagram S4. Control signal co (
5) is at a significant "L" level during the enable period t of the data bus driver gate (7). Send signal SD.
が送出され、このイネーブル期間ｔ、の終了時点でデー
タバスドライバゲート（７）の出力はハイインピーダン
ス状態となる。一般に、データバス（３）に接続される
各送出回路（１）の全データバスドライバゲート（７）
がハイインピーダンス状態のときに、データバス（３）
のレベルを確定し、インピーダンスを下げるためにプル
アップ抵抗Ｒｏ （４）でプルアップしてデータバス（
３）を安定したＨ”レベルに維持している。is sent out, and at the end of this enable period t, the output of the data bus driver gate (7) becomes a high impedance state. In general, all data bus driver gates (7) of each sending circuit (1) connected to the data bus (3)
When the data bus (3) is in a high impedance state,
The level of the data bus (
3) is maintained at a stable H'' level.
しかしながら、第４図に示した送出信号ＳＤＯのように
、これがＬ“レベルである期間に、制御信号ｃｏ （５
）のイネーブル期間ｔ、が終了してしまうと、プルアッ
プ抵抗（４）、送出回路（ｌａ） 、 （ｌｂ）の浮遊
容量等によって決まる時定数を持ってそのレベルは徐々
に増大する。However, as shown in FIG. 4, the control signal co (5
) ends, its level gradually increases with a time constant determined by the pull-up resistor (4), the stray capacitance of the sending circuits (la), (lb), etc.
一方、データバス（３）上の送出信号ＳＤ０を受信する
側のデータ中継ドライバゲート（８）は、送出信号ＳＤ
Ｏの電圧レベルを判定するための閾値ＶＴ）Ｉを有して
おり、送出信号ＳＤＯのレベルが閾値ＶＴＨに立上がる
までの電圧上昇時間としてｔＤＴＨを要したとすれば、
この分だけ送出信号ＳＤ０のレベル状態が延長されたよ
うに受信側での中継回路には見える。On the other hand, the data relay driver gate (8) on the side receiving the sending signal SD0 on the data bus (3)
Suppose that it has a threshold value VT)I for determining the voltage level of O, and that it takes tDTH as the voltage rise time until the level of the sending signal SDO rises to the threshold value VTH.
It appears to the relay circuit on the receiving side that the level state of the sending signal SD0 has been extended by this amount.
そのため、送出信号ＳＤｏを受信する中継回路（２）が
、送出信号ＳＤ、のレベル“Ｌ”レベルを条件にデータ
を処理する回路構成をとる場合には、無意信号を有意信
号として識別誤りを起こしてしまうというような問題点
があった。Therefore, when the relay circuit (2) that receives the sending signal SDo has a circuit configuration that processes data on the condition that the level of the sending signal SD is "L", it may cause an error in identifying an unreasonable signal as a significant signal. There was a problem with this.
これに対し、電圧上昇時間ｔ。Ｔ□を短縮するべく、送
出信号ＳＤｏのプルアップ抵抗（４）の抵抗値を下げる
という方法があるが、この方法の場合、消費電流が増大
するという欠点があり、特に、送出信号ＳＤｏがパラレ
ルである時には、この消費電流の増大が著しく、使用す
る電源の容量増大及びこれに伴ない装置が高価となる問
題があった。On the other hand, the voltage rise time t. In order to shorten T When this happens, the current consumption increases significantly, resulting in an increase in the capacity of the power source used and the associated cost of the device.
この発明は、上記の問題点を解消するためになされたも
ので、データバス上の送出信号を受信する中継回路が無
意信号を有意信号として識別誤りする事態を未然に防止
することのできるバス中継回路を得ることを目的とする
。The present invention was made to solve the above problems, and is a bus relay that can prevent a situation in which a relay circuit that receives a transmission signal on a data bus erroneously identifies an unreasonable signal as a significant signal. The purpose is to obtain a circuit.
この発明に係るバス中継回路は、制御信号の有意期間に
送出信号をデータバス上に送出し、その送出信号を他段
のバスに中継伝送するバス中継回路において、プルアッ
プ（またはプルダウン〉抵抗でプルアップ（またはプル
ダウン）されたデータの伝送を行うデータバスと、上記
プルアップ（またはプルダウン）抵抗より抵抗値の小さ
いプルアップ抵抗でプルアップ（またはプルダウン）さ
れた制御信号の伝送を行う制御信号バスと、制御信号の
有意期間に上記データバスに送出データを送出すると共
に、上記制御信号バスに上記制御信号を送出する送出回
路と、上記データバス上の送出データと上記制御信号バ
ス上の制御信号を受け、受信した制御信号の有意期間の
み上記送出データを中継出力する中継回路とを備えたも
のである。The bus relay circuit according to the present invention sends out a sending signal onto a data bus during a significant period of a control signal, and uses a pull-up (or pull-down) resistor to relay the sending signal to another bus. A data bus that transmits data that has been pulled up (or pulled down), and a control signal that transmits control signals that have been pulled up (or pulled down) using a pull-up resistor whose resistance value is smaller than the above-mentioned pull-up (or pull-down) resistor. a transmission circuit that transmits transmission data to the data bus during a significant period of the control signal and also transmits the control signal to the control signal bus; and a transmission circuit that transmits transmission data on the data bus and control on the control signal bus. and a relay circuit that receives the signal and relays and outputs the transmission data only during the significant period of the received control signal.
（作用）
この発明におけるバス中継回路は、制御信号バスがデー
タバスに比べ低抵抗でプルアップ（またはプルダウン）
されているため、制御信号バス上で、電圧上昇の時間ｔ
ＣＴＨの短縮した制御信号が得られ、中継回路において
、この制御信号の有意期間のみ送出データを中継出力す
るようにしているため、データバス上の送出データの電
圧上昇時間ｔＤＴＨが長くても送出データの識別誤りを
防止できる。(Function) The bus relay circuit according to the present invention allows the control signal bus to be pulled up (or pulled down) with a lower resistance than the data bus.
Therefore, on the control signal bus, the voltage rise time t
A control signal with a shortened CTH is obtained, and the relay circuit relays and outputs the sending data only during the significant period of this control signal, so even if the voltage rise time tDTH of the sending data on the data bus is long, the sending data is Errors in identification can be prevented.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図において、従来のバス中継回路を示した第３図と
同一の符号を付したものは、それぞれ同一の要素を示す
。そして、これら以外の（ｌＯ）は各送出回路（１）及
び中継回路（２）に共通接続され、制御信号ｃ０（５）
を伝送する制御信号バス、（１１）は制御信号バス（１
０）を°゛Ｈ”レベルにするプルアップ抵抗ＲＱ（４）
に比べ低抵抗値のプルアップ抵抗Ｒ１、（１２）はアウ
トプットイネーブル端子ＯＥを有し、これに制御信号（
５）を加えることにより、その有意期間のみ制御信号Ｇ
ｏ （５）を制御信号ｃ１として制御信号バス（ｌＯ）
上に送出する３ステートの制御信号バスドライバゲート
、（１３）は中継回路（２）において制御信号Ｃ１の波
形の整形と増幅を行って制御信号Ｃ２として出力する中
継ドライバゲート、（１４）はアウトプットイネーブル
端子ＯＥを有し、これに制御信号中継ドライバゲート（
１３）の出力である制御信号Ｃ２を加えることにより、
そのＬ”レベルの有意期間のみイネーブルとなる中継選
択回路、（１５）は中継選択回路（１４）から出力され
る中継出力データＲ５Ｄい （１６）は中継出力データ
Ｒ５Ｄ、をプルアップする抵抗である。In FIG. 1, the same reference numerals as in FIG. 3, which shows a conventional bus relay circuit, indicate the same elements. The (lO) other than these are commonly connected to each sending circuit (1) and relay circuit (2), and the control signal c0 (5)
The control signal bus (11) is the control signal bus (11) that transmits the control signal bus (11).
Pull-up resistor RQ (4) that sets 0) to °゛H” level
The pull-up resistor R1, (12), which has a lower resistance value than , has an output enable terminal OE, to which a control signal (
5), the control signal G is controlled only during the significant period.
o (5) as the control signal bus (lO) as the control signal c1
(13) is a relay driver gate that shapes and amplifies the waveform of control signal C1 in relay circuit (2) and outputs it as control signal C2; (14) is an output It has a toe enable terminal OE, and a control signal relay driver gate (
By adding the control signal C2 which is the output of 13),
The relay selection circuit is enabled only during the significant period of the L" level, and (15) is the relay output data R5D output from the relay selection circuit (14). (16) is the resistor that pulls up the relay output data R5D. .
上記のように構成された本実施例の動作を以下に説明す
る。The operation of this embodiment configured as described above will be explained below.
先ず、制御回路（６）より出力された制御信号Ｃ０（５
）はデータバスドライバゲート（７）のアウトプットイ
ネーブル端子ＯＥに加えられる。これによりデータＤ０
が制御信号Ｃ３（５）の有意期間中にデータバスドライ
バゲート（７）から送出データＳＤ０としてデータバス
（３）に送出される。同様に制御信号Ｃ３（５）は制御
信号バスドライバゲート（１２）のアウトプットイネー
ブル端子ＯＥと入力端子に加えられ、制御信号Ｃｏ （
５）がそれ自身の有意期間中に制御信号バスドライバゲ
ート（１２）から制御信号Ｃ０として制御信号バス（１
０）に送出される。そして、送出データＳＤ、と制御信
号Ｃ１は中継回路（２）内で各々データ中継ドライバゲ
ート（８）と制御信号中継ドライバゲート（１３）によ
って波形整形及び増幅が行われた後に、中継選択回路（
１４）に人力される。制御信号中継ドライバゲート（１
３）の出力である制御信号Ｃ２は中継選択回路（１４）
のアウトプットイネーブル端子ＯＥに加えられ、これに
より制御信号Ｃ２のデータ中継ドライバゲート（８）の
出力である中継データＲ５Ｄ （９）が中継選択回路（
１４）から中継出力データＲ５Ｊ （１５）として出力
される。中継出力データＲ５Ｄ＋ （１５）は制御信号
Ｃ２の有意期間が終わると、プルアップ抵抗（１６）に
よりＨ” レベルに立上る。First, the control signal C0 (5) output from the control circuit (6)
) is applied to the output enable terminal OE of the data bus driver gate (7). As a result, data D0
is sent from the data bus driver gate (7) to the data bus (3) as send data SD0 during the significant period of the control signal C3 (5). Similarly, the control signal C3 (5) is applied to the output enable terminal OE and the input terminal of the control signal bus driver gate (12), and the control signal Co (
5) receives the control signal bus (1) as the control signal C0 from the control signal bus driver gate (12) during its own significant period.
0). The transmission data SD and the control signal C1 are waveform-shaped and amplified by the data relay driver gate (8) and the control signal relay driver gate (13) in the relay circuit (2), and then the relay selection circuit (
14) is done manually. Control signal relay driver gate (1
The control signal C2, which is the output of 3), is sent to the relay selection circuit (14).
The relay data R5D (9), which is the output of the data relay driver gate (8) of the control signal C2, is applied to the output enable terminal OE of the relay selection circuit (
14) is output as relay output data R5J (15). When the significant period of the control signal C2 ends, the relay output data R5D+ (15) rises to H'' level by the pull-up resistor (16).
すなわち、本実施例を第２図のタイムチャートで補足説
明すると、制御信号Ｃ６（５）が“Ｌ”レベルのｔＥ期
間送出回路（１）より送出信号ＳＤ０がデータバス（３
）に送出される。同時に、制御信号Ｃ１も制御信号バス
（１０）に送出される。制御信号Ｇｏ （５）のＬ”レ
ベルの有意期間上つが終り制御信号Ｃ０（５）が“Ｌ”
レベルへ立上ると、制御信号バス（１０）とデータバス
（３）上の制御信号Ｃ１及び送出データＳＤＯは、それ
ぞれプルアップ抵抗Ｒ１（１１）とＲＱ （４）により
′Ｈ”レベルへ立上がろうとする。That is, to further explain this embodiment with reference to the time chart of FIG. 2, the sending signal SD0 is sent from the sending circuit (1) to the data bus (3
) is sent. At the same time, the control signal C1 is also sent to the control signal bus (10). At the end of the first significant period of the L” level of the control signal Go (5), the control signal C0 (5) becomes “L”
When the control signal C1 and the sending data SDO on the control signal bus (10) and data bus (3) rise to the 'H' level, the pull-up resistors R1 (11) and RQ (4) respectively rise to the 'H' level. Trying to grow.
ここで、制御信号バス（１０）をプルアップする抵抗Ｒ
，（１１）の抵抗値が抵抗値Ｒ８（４）に比べ小さく設
定しているため、制御信号中継ドライバゲート（１３）
が制御信号Ｃ１の立上りを“Ｈ”レベルと識別する閾値
ＶＴＨに至るまでの制御信号Ｃ１の電圧上昇時間ｔＣＴ
Ｈは、データバス（３）のプルアップ抵抗Ｒ８（４）に
よりデータ中継ドライバゲート（８）が送出データＳＤ
Ｏの立上りを“Ｈ”レベルと識別する閾値ＶＴ）ｌに至
るまでの送出データＳＤＯの電圧上昇時間ｔｏＴイに比
べて短くなる。そのため、制御信号中継ドライバゲート
（１３）から出力される制御信号Ｃ２の立上りはデータ
中継ドライバゲート（８）から出力される中継信号Ｒ５
Ｄ （９）の立上りに比べ電圧上昇時間ｔＤＴＨから電
圧上昇時間ｔＣＴ）Ｉを差し引いた（ ｔＤＴ）Ｉ””
ｔｃＴＨ）時間早く立上がる。中継選択回路（１４）
は制御信号Ｃ２の（ｔｃ＋ ｔｃｔＨ）の“Ｌ”レベル
期間のみ中継信号Ｒ５Ｄ （９）を出力するよう動作す
るため、中継出力Ｒ５Ｄ、 （１５）は、” Ｌ ”レ
ベルがｔＣＴＨ時間のみ延長された信号波形として出力
され、Ｒ５Ｄ （９）に比べ（ｔｏＴＨ−ｔｃｒｓ）だ
け早くレベルが確定される。Here, a resistor R that pulls up the control signal bus (10)
, (11) is set smaller than the resistance value R8 (4), the control signal relay driver gate (13)
The voltage rise time tCT of the control signal C1 until it reaches the threshold VTH that identifies the rise of the control signal C1 as “H” level.
H is the pull-up resistor R8 (4) of the data bus (3) that causes the data relay driver gate (8) to send out data SD.
It is shorter than the voltage rise time toT of the sending data SDO until it reaches the threshold value VT) which identifies the rise of O as the "H" level. Therefore, the rising edge of the control signal C2 output from the control signal relay driver gate (13) corresponds to the rise of the relay signal R5 output from the data relay driver gate (8).
D Compared to the rise of (9), the voltage rise time tDTH is subtracted from the voltage rise time tCT)I (tDT)I""
tcTH) Starts up early. Relay selection circuit (14)
operates to output relay signal R5D (9) only during the "L" level period of control signal C2 (tc + tctH), so relay output R5D (15) has an "L" level extended only for tCTH time. It is output as a signal waveform, and the level is determined earlier by (toTH-tcrs) than R5D (9).
また、ｔＴＨは、ｔｃＴＨ時間と中継出力Ｒ５Ｄ＋ （
１５）が閾値ＶＴＨに至るまでの電圧上昇時間ｔ。Ｔ□
との和で与えられる。In addition, tTH is tcTH time and relay output R5D+ (
15) voltage rise time t until it reaches the threshold value VTH. T□
It is given by the sum of
なお、電圧上昇時間ｔＤＴ□は、プルアップ抵抗（１６
）と中継選択回路（１４）の負荷容量との時定数である
が、中継選択回路（１４）の負荷がデータバスの負荷に
比べ極めて少ないため、送出データｓＤｏの電圧上昇時
間ｔｏＴ□に比べて非常に短くなる。例えば、中継選択
回路（１４）の負荷が通常１個、データバスの負荷がｎ
個、プルアップ抵抗Ｒ８（４）とプルアップ抵抗（１６
）を同一の抵抗値とした場合、中継出力Ｒ５ＤＩ （１
５）の電圧上昇時間ｔ。Ｔ□は送出データＳＤｏの電圧
上昇時間ｔ。丁□に比べｔ ／ ｎとなる。Note that the voltage rise time tDT□ is determined by the pull-up resistor (16
) and the load capacity of the relay selection circuit (14), but since the load on the relay selection circuit (14) is extremely small compared to the load on the data bus, the voltage rise time toT□ of the sending data sDo is becomes very short. For example, the load on the relay selection circuit (14) is usually 1, and the load on the data bus is n.
, pull-up resistor R8 (4) and pull-up resistor (16
) are the same resistance value, the relay output R5DI (1
5) Voltage rise time t. T□ is the voltage rise time t of the sending data SDo. Compared to D□, it becomes t/n.
なお、上記実施例では、データバス（３）がプルアップ
されている場合について説明したが、プルダウンされて
いる場合も同様の効果がある。In the above embodiment, the case where the data bus (3) is pulled up has been described, but the same effect can be obtained even when the data bus (3) is pulled down.
また、中継選択回路（１４）をアウトプットイネーブル
端子ＯＥ付で構成したが、これは中継信号Ｒ５Ｄ（９）
と制御信号Ｃ２のオアゲートでも構成できる。In addition, the relay selection circuit (14) is configured with an output enable terminal OE, but this does not apply to the relay signal R5D (9).
It can also be configured by an OR gate of the control signal C2 and the control signal C2.
また、制御信号ドライバゲート（１２）をアウトプット
イネーブル端子ＯＥ端子付で構成したが、これはオーブ
ンコレクタゲートでも構成が可能となる。Further, although the control signal driver gate (12) is configured with an output enable terminal OE terminal, it can also be configured with an oven collector gate.
（発明の効果）
以上のように、この発明によれば、低抵抗でプルアップ
した制御信号バスを設けて送出回路により送出データと
制御信号を同時にバスに出力すると共に、中継回路内に
中継選択回路を設けて制御信号の有意期間のみ中継デー
タを有効したので、データの識別誤りを防止できる。(Effects of the Invention) As described above, according to the present invention, a control signal bus that is pulled up with a low resistance is provided, the sending circuit outputs the sending data and the control signal to the bus at the same time, and a relay selection is made in the relay circuit. Since a circuit is provided to make the relay data valid only during the significant period of the control signal, data identification errors can be prevented.
第１図はこの発明の一実施例を示す回路図、第２図は同
実施例の動作を説明するためのタイムチャート、第３図
は従来の構成を示す回路図、第４図は従来技術の課題を
説明するためのタイムチャートである。
（ｌａ）、（ｌｂ）は送出口路
（２）は中継回路
（３はデータバス
（４はプルアップ抵抗Ｒ０
（５）は制御信号Ｃ０
（６は制御回路
（７はデータバスドライバゲート
（８）はデータ中継ドライバゲート
（９は中８１信号Ｒ５Ｄ
ｌＯは制御信号バス
１１）はプルアップ抵抗Ｒ１
１２は制御信号バスドライバゲート
１３は制御信号中継ドライバゲート
１４）は中継選択回路
１５）は中継出力Ｒ５Ｄ。
１６）はプルアップ抵抗
なお、各図中、同一符号は同−又は相当部分を示す。Fig. 1 is a circuit diagram showing an embodiment of the present invention, Fig. 2 is a time chart for explaining the operation of the embodiment, Fig. 3 is a circuit diagram showing a conventional configuration, and Fig. 4 is a conventional technique. This is a time chart for explaining the issues. (la), (lb) are the output path (2) is the relay circuit (3 is the data bus (4 is the pull-up resistor R0 (5) is the control signal C0 (6 is the control circuit (7 is the data bus driver gate (8 ) is the data relay driver gate (9 is the middle 81 signal R5D lO is the control signal bus 11) is the pull-up resistor R1 12 is the control signal bus driver gate 13 is the control signal relay driver gate 14) is the relay selection circuit 15) is the relay output R5D. 16) is a pull-up resistor. In each figure, the same reference numerals indicate the same or equivalent parts.
Claims (1)
、その送出信号を他段のバスに中継伝送するバス中継回
路において、プルアップ（またはプルダウン）抵抗でプ
ルアップ（またはプルダウン）されたデータの伝送を行
うデータバスと、上記プルアップ（またはプルダウン）
抵抗より抵抗値の小さいプルアップ抵抗でプルアップ（
またはプルダウン）された制御信号の伝送を行う制御信
号バスと、制御信号の有意期間に上記データバスに送出
データを送出すると共に、上記制御信号バスに上記制御
信号を送出する送出回路と、上記データバス上の送出デ
ータと上記制御信号バス上の制御信号を受け、受信した
制御信号の有意期間のみ上記送出データを中継出力する
中継回路とを備えたことを特徴とするバス中継回路。Data that is pulled up (or pulled down) by a pull-up (or pull-down) resistor in a bus relay circuit that sends a send signal onto the data bus during the significant period of the control signal and relays the send signal to another bus. The data bus that performs the transmission and the above pull-up (or pull-down)
Pull up with a pull-up resistor with a resistance value smaller than the resistor (
a control signal bus that transmits a control signal that has been pulled down (or pulled down); a transmission circuit that transmits transmission data to the data bus during the significant period of the control signal; and a transmission circuit that transmits the control signal to the control signal bus; A bus relay circuit comprising: a relay circuit that receives transmission data on a bus and a control signal on the control signal bus, and relays and outputs the transmission data only during a significant period of the received control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21322289A JPH0377116A (en) | 1989-08-19 | 1989-08-19 | Bus trunk circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21322289A JPH0377116A (en) | 1989-08-19 | 1989-08-19 | Bus trunk circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377116A true JPH0377116A (en) | 1991-04-02 |
Family
ID=16635558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21322289A Pending JPH0377116A (en) | 1989-08-19 | 1989-08-19 | Bus trunk circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377116A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007178108A (en) * | 2005-12-28 | 2007-07-12 | Ckd Corp | Heat exchanger and refrigeration type dehumidifying device |
| US7866061B2 (en) | 2005-11-17 | 2011-01-11 | Kabushiki Kaisha Toshiba | Clothes dryer |
-
1989
- 1989-08-19 JP JP21322289A patent/JPH0377116A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7866061B2 (en) | 2005-11-17 | 2011-01-11 | Kabushiki Kaisha Toshiba | Clothes dryer |
| JP2007178108A (en) * | 2005-12-28 | 2007-07-12 | Ckd Corp | Heat exchanger and refrigeration type dehumidifying device |
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