JPH0161270B2 - - Google Patents
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- JPH0161270B2 JPH0161270B2 JP58009943A JP994383A JPH0161270B2 JP H0161270 B2 JPH0161270 B2 JP H0161270B2 JP 58009943 A JP58009943 A JP 58009943A JP 994383 A JP994383 A JP 994383A JP H0161270 B2 JPH0161270 B2 JP H0161270B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、シリアルデータの双方向通信を行う
のに適したシリアルデータ通信回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a serial data communication circuit suitable for bidirectional communication of serial data.
従来この種の回路として、２つの機器Ａ及びＢ
間で１対１に双方向通信を行う第１図に示すもの
があつた。図において、１ａ，１ｂは機器Ａ，Ｂ
内にそれぞれ設けられたシリアル−パラレルデー
タ変換を行うシフトレジスタ、２ａ，２ｂは機器
Ａ，Ｂ内にそれぞれ設けられた、シフトレジスタ
１ａ，１ｂのシフトクロツク制御用のトライステ
ートバツフアである。シフトレジスタ１ａの出力
は、シフトレジスタ１ｂの入力に接続され、また
シフトレジスタ１ｂの出力はシフトレジスタ１ａ
の入力に接続されていて、それぞれのシフトレジ
スタの内容が他方に送信できるようになつてい
る。トライステートバツフア２ａ，２ｂはイネー
ブル信号の印加により動作状態となり、該トライ
ステートバツフア２ａ，２ｂを介してシフトレジ
スタ１ａ，１ｂのシフトクロツク入力CKにシフ
トクロツクが入力されるようになつている。３
ａ，３ｂはシフトレジスタ１ａ，１ｂの段数分の
シフトクロツクを計数して通信の終了を知らせる
終了信号を出力するカウンタである。上記シフト
レジスタ１ａ，１ｂ、トライステートバツフア２
ａ，２ｂ、カウンタ３ａ，３ｂなどは機器Ａ及び
Ｂ間の通信に当つてのインターフエース回路をそ
れぞれ構成している。 Conventionally, this type of circuit consists of two devices A and B.
There was one shown in Fig. 1, which performs two-way communication on a one-to-one basis. In the figure, 1a and 1b are devices A and B.
Shift registers 2a and 2b provided therein respectively for performing serial-to-parallel data conversion are tri-state buffers for controlling shift clocks of shift registers 1a and 1b provided in devices A and B, respectively. The output of shift register 1a is connected to the input of shift register 1b, and the output of shift register 1b is connected to shift register 1a.
are connected to the inputs of each shift register so that the contents of each shift register can be sent to the other. The tri-state buffers 2a, 2b are brought into operation by application of an enable signal, and a shift clock is input to the shift clock input CK of the shift registers 1a, 1b via the tri-state buffers 2a, 2b. 3
Counters a and 3b count shift clocks for the number of stages of shift registers 1a and 1b, and output an end signal indicating the end of communication. The above shift registers 1a, 1b, tri-state buffer 2
a, 2b, counters 3a, 3b, etc. constitute an interface circuit for communication between devices A and B, respectively.
以上の構成により、機器Ａからデータを送出す
る場合、シフトレジスタ１ａにデータバス４ａか
らパラレルデータがセツトされる。その後トライ
ステートバツフア２ａをイネーブル状態にし、該
トライステートバツフア２ａを通じてシフトレジ
スタ１ａ，１ｂとカウンタ３ａ，３ｂに、カウン
タ３ａ，３ｂがその出力Ｑに終了信号を出力する
まで、シフトクロツクを印加する。このシフトク
ロツクの印加により、１クロツク毎に１ビツトの
データがシフトレジスタ１ａから機器Ｂのシフト
レジスタ１ｂに送り込まれて行く。そしてシフト
レジスタ１ａに当初セツトしたデータの内容が全
てシフトレジスタ１ｂに送られた時点で、カウン
タ３ａ，３ｂから終了信号が出力される。機器Ｂ
はこのカウンタ３ｂからの終了信号によつて受信
終了を検出してシフトレジスタ１ｂのパラレルデ
ータ出力をデータバス４ｂに取り込む。 With the above configuration, when data is sent from device A, parallel data is set in shift register 1a from data bus 4a. Thereafter, the tri-state buffer 2a is enabled, and a shift clock is applied to the shift registers 1a, 1b and counters 3a, 3b through the tri-state buffer 2a until the counters 3a, 3b output a termination signal to their output Q. . By applying this shift clock, one bit of data is sent from the shift register 1a to the shift register 1b of device B every clock. When the contents of the data initially set in the shift register 1a are all sent to the shift register 1b, a completion signal is output from the counters 3a and 3b. Equipment B
detects the end of reception based on the end signal from the counter 3b and takes in the parallel data output of the shift register 1b onto the data bus 4b.
以上が第１図の回路の基本的な通信動作である
が、機器Ｂから機器Ａへの通信も同様に行われ、
よつて機器Ａ，Ｂ間で双方向のシリアルデータ通
信が行われる。 The above is the basic communication operation of the circuit in Figure 1, and communication from device B to device A is performed in the same way.
Therefore, bidirectional serial data communication is performed between devices A and B.
ところで、第１図に示す回路は、これを発展さ
せて３台又はそれ以上の機器間で相互にデータの
送受を行おうとしたとき、第２図に示すような構
成となる。この場合、３台の機器Ａ〜Ｃのそれぞ
れの内のインターフエース回路ａ〜ｃはその入出
力端子がシヨートされてしまうため、実際上、３
台以上の機器間の相互通信は不可能であつた。 By the way, when the circuit shown in FIG. 1 is expanded and data is transmitted and received between three or more devices, the configuration becomes as shown in FIG. 2. In this case, the input/output terminals of the interface circuits a to c in each of the three devices A to C are shorted, so in reality, the three
Intercommunication between more than one device was impossible.
本発明は上述した点に鑑みてなされたもので、
クロツク信号の入力に応じて１ビツトづつシリア
ルにデータを出力及び入力可能なシフトレジスタ
と、前記クロツク信号をカウントアツプし、前記
シフトレジスタの段数に対応するクロツク数を計
数したとき終了信号を送出して前記シフトレジス
タをリセツトするカウンタと、前記シフトレジス
タの出力端に制御入力が接続されると共に前記シ
フトレジスタの入力端と基準電位点との間に接続
され、前記シフトレジスタの出力端に出力される
信号によりオン・オフされる半導体スイツチング
素子とを有するインターフエースを相互に通信す
る少なくとも２以上の機器のそれぞれに設け、前
記インターフエースのシフトレジスタ入力端を共
通のデータラインに接続すると共に前記インター
フエースの各々をクロツク信号を送受する共通の
クロツクラインに接続することにより、従来不可
能であつた３台以上の機器間の相互通信も可能に
するシリアルデータ通信回路を提供することを目
的としている。 The present invention has been made in view of the above points, and
A shift register capable of serially outputting and inputting data one bit at a time according to the input of a clock signal, and counting up the clock signal and sending out a termination signal when the number of clocks corresponding to the number of stages of the shift register is counted. a counter that resets the shift register with a counter; a control input is connected to the output end of the shift register; the control input is also connected between the input end of the shift register and a reference potential point; An interface having a semiconductor switching element that is turned on and off by a signal is provided in each of at least two or more devices that communicate with each other, and the shift register input end of the interface is connected to a common data line, and the interface is connected to a common data line. The aim is to provide a serial data communication circuit that enables mutual communication between three or more devices, which was previously impossible, by connecting each Ace to a common clock line that sends and receives clock signals. .
以下本発明の実施例を図に基づいて説明する。 Embodiments of the present invention will be described below based on the drawings.
第３図は本発明によるシリアル通信回路の一実
施例を示すブロツク図である。図において、１１
ａ，１１ｂは機器Ａ，Ｂ内にそれぞれ設けられた
シフトレジスタであり、その出力端子SOは半導
体スイツチング素子として働くトランジスタQa，
Qbのベースに接続され、入力端子SIはトランジ
スタQa，Qbのコレクタに接続されている。１２
ａ，１２ｂはカウンタであり、そのクロツク入力
CKに入力されるクロツクパルスを計数し、所定
数のクロツクパルスの計数に応じて信号を送出す
る出力Ｑは、シフトレジスタ１１ａ，１１ｂのク
リア入力端子CLRに接続されている。シフトレ
ジスタ１１ａ，１１ｂはそのクリア入力端子
CLRに信号が印加されると、その内容が０にリ
セツトされる。１３ａ，１３ｂは第１図中のトラ
イステートバツフア２ａ，２ｂと同じものでよい
トライステートバツフアであり、クロツクパルス
の送受の制御を行う。なお、１４ａ，１４ｂ及び
１５ａ，１５ｂはプルアツプ抵抗及び電流制限抵
抗であり、抵抗１４ａ，１４ｂがトランジスタ
Qa，Qbのコレクタと電圧源Vccとの間に、抵抗
１５ａ，１５ｂがトランジスタQa，Qbのベース
とシフトレジスタ１１ａ，１１ｂの出力端子SO
との間にそれぞれ接続されて、NPNトランジス
タによる一般的なオープンコレクタバツフアが構
成されている。なお、この部分は、Ｎチヤンネル
MOSFETのオープンドレイン構成で置換えるこ
とができる。また１６ａ，１６ｂはデータバスで
ある。 FIG. 3 is a block diagram showing one embodiment of a serial communication circuit according to the present invention. In the figure, 11
a and 11b are shift registers provided in devices A and B, respectively, and their output terminals SO are transistors Qa and 11b, which act as semiconductor switching elements.
It is connected to the base of Qb, and the input terminal SI is connected to the collectors of transistors Qa and Qb. 12
a and 12b are counters whose clock inputs
An output Q that counts clock pulses input to CK and sends out a signal in response to counting a predetermined number of clock pulses is connected to the clear input terminal CLR of the shift registers 11a and 11b. The shift registers 11a and 11b have their clear input terminals.
A signal applied to CLR resets its contents to zero. Tristate buffers 13a and 13b may be the same as tristate buffers 2a and 2b in FIG. 1, and control the transmission and reception of clock pulses. Note that 14a, 14b and 15a, 15b are pull-up resistors and current limiting resistors, and resistors 14a, 14b are transistors.
Resistors 15a and 15b are connected between the collectors of Qa and Qb and the voltage source Vcc, and the bases of transistors Qa and Qb and the output terminals SO of shift registers 11a and 11b.
A general open collector buffer made of NPN transistors is constructed by connecting between the two. In addition, this part is the N channel
It can be replaced with a MOSFET open-drain configuration. Further, 16a and 16b are data buses.
以上の構成において、機器Ａから機器Ｂに通信
を行う場合について以下説明する。 A case in which communication is performed from device A to device B in the above configuration will be described below.
まず、送信するデータがデータバス１６ａから
シフトレジスタ１１ａにセツトされ、同時にシフ
トレジスタ１１ｂがリセツトされる。そして次
に、トライステートバツフア１３ａがイネーブル
状態にされてシフトレジスタ１１ａとカウンタ１
２ａにシフトクロツクが送られ、シフトレジスタ
１１ａの内容が１ビツトづつシフトされてトラン
ジスタQaを介してデータラインLDに出力される。
上記シフトクロツクは同時にクロツクラインLC
を通じてシフトレジスタ１１ｂとカウンタ１２ｂ
に送られ、シフトレジスタ１１ｂにはシフトレジ
スタ１１ａからのデータが１ビツトづつ順次取り
込まれる。このときシフトレジスタ１１ｂはシフ
トクロツクの印加に応じ１ビツトづつ出力する
が、最初にその内容がクリアされて全てのラツチ
が０にされているため、その出力は常にＬレベル
になつていて、トランジスタQbはオフとなつて
いるので、シフトレジスタ１１ｂの出力がデータ
ラインLDに何らの影響も与えない。 First, data to be transmitted is set from the data bus 16a to the shift register 11a, and at the same time the shift register 11b is reset. Then, the tri-state buffer 13a is enabled and the shift register 11a and counter 1
A shift clock is sent to the shift register 2a, and the contents of the shift register 11a are shifted one bit at a time and outputted to the data line LD via the transistor Qa.
The above shift clock is also clock line L C.
through shift register 11b and counter 12b
The data from the shift register 11a is sequentially fetched into the shift register 11b one bit at a time. At this time, the shift register 11b outputs one bit at a time in response to the application of the shift clock, but since its contents are first cleared and all latches are set to 0, its output is always at the L level, and the output from the transistor Qb is off, so the output of the shift register 11b has no effect on the data line LD .
上述のようなシフトクロツクの印加が所定数行
われ、シフトレジスタ１１ａの内容が全て出力さ
れると、カウンタ１２ａがカウントアツプして終
了信号をその出力Ｑに送出し、これをシフトレジ
スタ１１ａに加えてシフトレジスタ１１ａをリセ
ツトすると共に通信動作を終了する。機器Ｂにお
いても、機器Ａから送られてくるシフトクロツク
を計数しているカウンタ１２ｂが同じ様にカウン
トアツプしてその出力Ｑに終了信号を送出する
が、この終了信号によりシフトレジスタ１１ｂの
内容がデータバス１６ｂに並列に取り込まれ、更
にシフトレジスタ１１ｂのクリアが行われて、機
器Ｂが再度受信可能な状態にされる。 When the above-mentioned shift clock is applied a predetermined number of times and all the contents of the shift register 11a are output, the counter 12a counts up and sends an end signal to its output Q, which is added to the shift register 11a. The shift register 11a is reset and the communication operation is terminated. In device B, the counter 12b that counts the shift clock sent from device A similarly counts up and sends an end signal to its output Q, but this end signal changes the contents of the shift register 11b to data. The signals are transferred to the bus 16b in parallel, and the shift register 11b is further cleared, so that the device B can receive data again.
機器Ｂから機器Ａへの通信も上述と同じ様な動
作により行われる。そして機器の数が増した場合
でも、受信状態にある機器はデータラインに影響
を与えないため、増設する機器のシフトクロツク
ラインとデータラインを単純にそれぞれ接続する
だけでよい。 Communication from device B to device A is also performed by the same operation as described above. Even if the number of devices increases, devices in the receiving state do not affect the data line, so it is sufficient to simply connect the shift clock line and data line of each additional device.
なお、上述の実施例では、トランジスタQa，
QbとしてNPN型のものを用いているが、リセツ
ト入力の印加によりシフトレジスタ１１ａ，１１
ｂに全て１をセツトするようにすれば、このトラ
ンジスタをPNP型にすることもできる。 Note that in the above embodiment, the transistors Qa,
Although an NPN type Qb is used, the shift registers 11a and 11 are reset by applying a reset input.
By setting all b to 1, this transistor can be made into a PNP type.
上述した本発明による通信回路は、第６図に示
すように、テープレコーダの操作部であるキーボ
ードＸ、デイスプレイ部Ｙ及びデツキ本体Ｚ間で
の通信を行うために利用できる。キーボードＸ、
デイスプレイ部Ｙ及びデツキ本体Ｚは、各々がシ
フトレジスタ、カウンタ、トライステートバツフ
アなどからなるインターフエース回路〜にデ
ータバスBx，By，Bzを介して接続されると共
に、これらのインターフエース回路〜を介し
てデータ用とクロツク用の２本のラインによつて
相互に接続されている。 The above-described communication circuit according to the present invention can be used to communicate between a keyboard X, a display section Y, and a deck body Z, which are operation sections of a tape recorder, as shown in FIG. keyboard x,
The display unit Y and the deck body Z are each connected to an interface circuit consisting of a shift register, a counter, a tri-state buffer, etc. via data buses Bx, By, and Bz, and these interface circuits are connected to each other via data buses Bx, By, and Bz. They are interconnected by two lines, one for data and one for clock.
以上のような構成のため、例えば第５図に示す
ように本体Ｚの前面に開閉自在に設けられた可動
部Ｋの前面に、キーボードＸとデイスプレイ部Ｙ
を設けた場合でも、本体Ｚと可動部Ｋとの間には
２本という少ない数のラインが配設されるだけで
あるため、可動部の開閉によるラインの劣化が起
り難く、信頼性が損われることもない。 Due to the above configuration, for example, as shown in FIG. 5, a keyboard
Even in the case where the main body Z and the movable part K are provided, only a small number of lines (two) are provided between the main body Z and the movable part K, so deterioration of the lines due to opening and closing of the movable part is unlikely to occur, reducing reliability. You won't get hit.
従来一般に本体Ｚの前面の可動部は、カセツト
挿入口の蓋体として以外に用いられていないが、
上述のようにキーボードやデイスプレイ部を設け
るために利用することにより、本体Ｚの限られた
大きさの前面の有効利用が図られるようになつて
より多くの操作スイツチや大きなデイスプレイを
本体前面に設けることが可能になり、このため多
機能高性能なテープレコーダを得ることができ
る。 Conventionally, the movable part on the front side of the main body Z has been used for no other purpose than as a cover for the cassette insertion slot.
By using the keyboard and display section as described above, the limited front surface of the main body Z can be used effectively, and more operation switches and a large display can be provided on the front surface of the main body. This makes it possible to obtain a multi-functional, high-performance tape recorder.
また、上述のようにテープレコーダの前面に多
くのスイツチ、大きなデイスプレイを設けること
が可能になると、第４図に破線で囲まれるように
チユーナＴをインターフエース回路を介して可
動部ＫのキーボードＸとデイスプレイ部Ｙに接続
すれば、可動部ＫのキーボードＸとデイスプレイ
部Ｙのそれぞれの一部をチユーナＴのために用い
てチユーナＴを遠隔操作により動作させることも
可能になる。そしてこのような場合にも、ライン
数は増すことがないので、信頼性が損われること
がない。 Also, as mentioned above, when it became possible to provide many switches and a large display on the front of the tape recorder, the tuner T was connected to the keyboard By connecting the keyboard X and display section Y of the movable section K to the tuner T, it becomes possible to operate the tuner T by remote control by using a portion of each of the keyboard X and the display section Y of the movable section K for the tuner T. Even in such a case, the number of lines does not increase, so reliability is not impaired.
以上設明したように本発明によれば、シフトレ
ジスタの入力端に接続されたデータラインと基準
電位点との間に接続された半導体スイツチング素
子が、デーチ送信時にシフトレジスタの出力端に
送出されるＨ、Ｌレベルにより表されるデータに
よりオン・オフされることにより、データライン
にデータを送出することができる。しかも、シフ
トレジスタはクロツク信号によりデータをシリア
ルに送受したとき、その終了と同時にカウンタが
送出する終了信号によりリセツトされるようにな
つているので、データラインと基準電位点との間
に接続された半導体スイツチング素子はリセツト
されたシフトレジスタの出力により確実にオフさ
せ、ハイインピーダンス状態に保持されるように
なる。 As set forth above, according to the present invention, the semiconductor switching element connected between the data line connected to the input end of the shift register and the reference potential point sends data to the output end of the shift register during data transmission. Data can be sent to the data line by being turned on and off according to the data represented by the H and L levels. Moreover, when the shift register serially transmits and receives data using a clock signal, it is reset by the end signal sent by the counter at the same time as the end of the data transmission, so the shift register is reset by the end signal sent by the counter at the same time as the end of data transmission and reception by the clock signal. The semiconductor switching element is reliably turned off by the output of the reset shift register and maintained in a high impedance state.
この結果、送受信の終了と半導体スイツチ素子
のハイインピーダンス化とがタイミング的にずれ
ることなく同時に行われ、データ送信間隔を短く
しても受信側となつたインターフエースのシフト
レジスタの出力がデータラインに影響を与えるこ
とが確実になくなり、３以上並列接続された複数
のインターフエース間での確実で信頼性があり、
しかも高速での送受信が期待できる。 As a result, the end of transmission and reception and the switching of the semiconductor switch element to high impedance are performed simultaneously without any timing lag, and even if the data transmission interval is shortened, the output of the shift register of the interface on the receiving side is connected to the data line. It is reliable and reliable between multiple interfaces connected in parallel, 3 or more.
Furthermore, high-speed transmission and reception can be expected.
特に以上のことを、送受信の終了に応じてカウ
ンタ出力によりシフトレジスタをリセツトさせる
ようにすると共に、シフトレジツスタの出力によ
りオン・オフされる半導体スイツチング素子をデ
ータラインと基準電位点に接続するという簡単な
構成によつて行つているのでコスト的にも有利で
あるという効果も得られる。 In particular, the above is achieved by resetting the shift register by the counter output in response to the completion of transmission and reception, and by connecting the semiconductor switching element, which is turned on and off by the output of the shift register, to the data line and the reference potential point. Since this is done with a simple configuration, it is also advantageous in terms of cost.
更にまた、３台以上の機器間の相互通信が可能
となることによつて、数種の機器を１ヶ所に設け
た操作部により動作させたり、１ヶ所のデイスプ
レイ部に表示を行わせるなど、集中コントロール
や集中デイスプレイを簡単な構成により、ローコ
ストで実現することができる。 Furthermore, by enabling mutual communication between three or more devices, it is possible to operate several types of devices using a control panel located in one location, display information on a display panel located in one location, etc. Centralized control and central display can be realized at low cost with a simple configuration.
第１図は従来のシリアルデータ送受信回路例を
示すブロツク図、第２図は第１図の回路による３
台の機器間の回路接続を示すブロツク図、第３図
は本発明の一実施例を示すブロツク図、第４図は
本発明の応用例を示すブロツク図、第５図は第４
図の応用例の外観斜視図である。
１１ａ，１１ｂ……シフトレジスタ、１２ａ，
１２ｂ……カウンタ、LD……データライン、LC
……クロツクライン、Qa，Qb……トランジス
タ。
Fig. 1 is a block diagram showing an example of a conventional serial data transmitting/receiving circuit, and Fig. 2 is a block diagram showing an example of a conventional serial data transmitting/receiving circuit.
3 is a block diagram showing an embodiment of the present invention, FIG. 4 is a block diagram showing an application example of the present invention, and FIG.
It is an external perspective view of the application example of a figure. 11a, 11b...shift register, 12a,
12b...Counter, L D ...Data line, L C
...Clock line, Qa, Qb...transistor.
Claims (1)
リアルにデータを出力及び入力可能なシフトレジ
スタと、前記クロツク信号をカウントアツプし、
前記シフトレジスタの段数に対応するクロツク数
を計数したとき終了信号を送出して前記シフトレ
ジスタをリセツトするカウンタと、前記シフトレ
ジスタの出力端に制御入力が接続されると共に前
記シフトレジスタの入力端と基準電位点との間に
接続され、前記シフトレジスタの出力端に出力さ
れる信号によりオン・オフされる半導体スイツチ
ング素子とを有するインターフエースを相互に通
信する少なくとも２以上の機器のそれぞれに設
け、前記インターフエースのシフトレジスタ入力
端を共通のデータラインに接続すると共に前記イ
ンターフエースの各々をクロツク信号を送受する
共通のクロツクラインに接続したことを特徴とす
るシリアルデータ通信回路。1. A shift register capable of serially outputting and inputting data one bit at a time according to the input of a clock signal, and a shift register that counts up the clock signal,
a counter that resets the shift register by sending an end signal when counting the number of clocks corresponding to the number of stages of the shift register; and a control input connected to the output terminal of the shift register and the input terminal of the shift register. An interface having a semiconductor switching element connected between a reference potential point and turned on and off by a signal output to an output terminal of the shift register is provided in each of at least two or more devices that communicate with each other, A serial data communication circuit characterized in that shift register input ends of said interfaces are connected to a common data line, and each of said interfaces is connected to a common clock line for transmitting and receiving clock signals.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58009943A JPS59135949A (en) | 1983-01-26 | 1983-01-26 | Serial data communicating circuit |
| DE3344071A DE3344071C2 (en) | 1982-12-06 | 1983-12-06 | Electronic device, in particular for motor vehicles |
| US06/558,742 US4623992A (en) | 1982-12-06 | 1983-12-06 | Operating panel for electronic audio equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58009943A JPS59135949A (en) | 1983-01-26 | 1983-01-26 | Serial data communicating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135949A JPS59135949A (en) | 1984-08-04 |
| JPH0161270B2 true JPH0161270B2 (en) | 1989-12-27 |
Family
ID=11734078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58009943A Granted JPS59135949A (en) | 1982-12-06 | 1983-01-26 | Serial data communicating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135949A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4276981B2 (en) | 2004-06-30 | 2009-06-10 | 株式会社リコー | Serial communication apparatus, communication method thereof, and system apparatus using the serial communication apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326602A (en) * | 1976-08-25 | 1978-03-11 | Fujitsu Ltd | Informa tion transfer system |
| JPS5592057A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Circuit for extending two-way transmission path |
| JPS5661857A (en) * | 1979-10-25 | 1981-05-27 | Pioneer Electronic Corp | Transfer device of serial data |
-
1983
- 1983-01-26 JP JP58009943A patent/JPS59135949A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326602A (en) * | 1976-08-25 | 1978-03-11 | Fujitsu Ltd | Informa tion transfer system |
| JPS5592057A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Circuit for extending two-way transmission path |
| JPS5661857A (en) * | 1979-10-25 | 1981-05-27 | Pioneer Electronic Corp | Transfer device of serial data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59135949A (en) | 1984-08-04 |
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