JPS61131618A - Transmission circuit - Google Patents

Abstract

PURPOSE:To eliminate the need for a termination resistor required conventionally and to attain high speed transmission by adding a tri-state gate giving logical 1 when no signal is transmitted to a signal transmission circuit comprising plural 3-state gates of dot-OR connection. CONSTITUTION:Input signals a'-C', d'-f', and also control signals (a-c), (d-f) are inputted to tri-state gates A-C, D-F to apply the input signals selectively to an AND gate 4. An input signal of level '1' is always applied to tris-stage gates G, H and control signals g, h at high level when the other control signals (a-c) and (d-f) are at a low level are applied to the gates G, H so that he terminals 1, 2 are never brought into a high impedance when all of the tri-state gates are all reset. Thus, no termination resistor preventing high impedance is required and the level of the terminals 1, 2 is brought quickly into '1' level when the circuit changes to non-transmission state.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、３ステート・ゲートをドット・オアして成る
信号伝送回路に関する。３ステート・ゲートは、出力が
３つの状態、即ち、高レベル、低レベル、および高イン
ピダンスを持つゲートである。１本の伝送線路に、複数
の３ステート・ゲートをドット・オアして接続すること
は、情報処理装置の出力回路等において広く使用されて
いる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a signal transmission circuit formed by dot-ORing three-state gates. A three-state gate is a gate whose output has three states: high level, low level, and high impedance. Connecting a plurality of three-state gates to one transmission line in a dot-OR manner is widely used in output circuits of information processing devices and the like.

［従来の技術］ ３ステート・ゲートをドット・オアして構成される伝送
線路は、その線路に接続されているゲートが総て１オフ
”の場合、線路は高インピーダンス状態となり、論理が
確定しない。[Prior Art] In a transmission line constructed by dot-ORing 3-state gates, if all the gates connected to the line are 1 off, the line will be in a high impedance state and the logic will not be determined. .

そこで従来は、線路に終端抵抗を接続することにより、
接続されているゲートがすべて“オフ”の場合に、線路
の論理レベルを“１′に保っている。Therefore, conventionally, by connecting a terminating resistor to the line,
When all connected gates are "off", the logic level of the line is kept at "1'".

第４図は、３ステート・ゲートをドット・オアして構成
される伝送線路の従来例を示す要部回路図である。図に
おいて、＾、　Ｂ、　Ｃ，Ｄ、　Ｅ、　Ｆは３ステート
のアンド・ゲート、ａｓ　ｂ＋　Ｃ＋　ｄ、　ｅＩ　ｆ
は各３ステート・ゲートの制御信号、ａ’、ｂ’、ｃ’
。FIG. 4 is a main circuit diagram showing a conventional example of a transmission line constructed by dot-ORing three-state gates. In the figure, ^, B, C, D, E, F are 3-state AND gates, as b+ C+ d, eI f
are the control signals of each 3-state gate, a', b', c'
.

ｄＩ、ｅＩ、ｒｌは各３ステート・ゲートの入力信号、
４はアンド・ゲート、５，６は線路の終端抵抗をそれぞ
れ示す。dI, eI, rl are input signals of each 3-state gate,
4 represents an AND gate, and 5 and 6 represent line termination resistances, respectively.

［発明が解決しようとする問題点コ 上記に説明した従来の回路においては、ゲートが“０″
を出力している状態（線路の論理レベル“０″）で、ゲ
ートが“オフ”すると、線路の論理レベルが、“１″に
復帰するまでに、かなりの時間を必要とし、その間線路
の論理は確定しない。[Problems to be solved by the invention] In the conventional circuit explained above, the gate is “0”.
If the gate is turned off while outputting a signal (the logic level of the line is "0"), it will take a considerable amount of time for the logic level of the line to return to "1", and during that time the logic level of the line will be is not confirmed.

第５図は、第４図の回路の動作シーケンスを示すタイム
チャートである。FIG. 5 is a time chart showing the operation sequence of the circuit of FIG. 4.

図に示すように、ゲー）Ａの入力信号ａ”が“０“で、
ゲート制御信号ａが“オン”の状態では、その出力は“
Ｏ”であり、線路ｌの論理レベルも、“′０″となって
いる。As shown in the figure, the input signal a'' of game A is “0”,
When the gate control signal a is “on”, its output is “
The logic level of the line 1 is also "'0".

このような状態の後、ゲート制御信号ａを“オフ”とし
、ゲートＤのゲート制御信号ｄを“オン”とすると、線
路１の論理レベルは、直ちに“１”とはならず、“１”
となるまでのかなりの時間の間、へＮＯゲート４は開か
ず、入力信号ｄ”は線路３に伝送されない。After such a state, when the gate control signal a is turned "off" and the gate control signal d of the gate D is turned "on", the logic level of the line 1 does not become "1" immediately, but becomes "1".
During a considerable period of time, the NO gate 4 is not opened and the input signal d'' is not transmitted to the line 3.

即ち、ゲート＾が“オフ”した後ゲートＤを“オン”す
る場合、ａ“が“０”のときには、線路１の論理レベル
が“１”になるまで、かなりの時間を要し、その間ｄ”
は線路３に伝送されない。That is, when gate D is turned on after gate ^ is turned off, when a is 0, it takes a considerable amount of time until the logic level of line 1 becomes 1, during which time d ”
is not transmitted to line 3.

この復帰時間は、回路定数により異なるが、１００ｎｓ
を越すこともあり、高速の伝送には追随できないという
問題点がある。This recovery time varies depending on the circuit constants, but is 100 ns.
The problem is that it cannot keep up with high-speed transmission.

［問題点を解決するための手段］ 上記問題点は、複数の３ステート・ゲートは、信号の伝
送に係わる第１の３ステート・ゲート群、および入力を
常に“０”又は“１”に固定できる第２の３ステート・
ゲートにより構成され、第２の３ステート・ゲートの出
力のイネブル／ディセーブルを制御する制御信号は、第
１の３ステート・ゲート群の各制御信号の“ノア”信号
とするよう構成した本発明の伝送回路によって解決され
る。[Means for solving the problem] The above problem is that the plurality of 3-state gates are connected to the first 3-state gate group involved in signal transmission and whose input is always fixed to “0” or “1”. The second 3-state
The present invention is configured such that the control signal for controlling enable/disable of the output of the second 3-state gate is a "NOR" signal of each control signal of the first 3-state gate group. This is solved by the transmission circuit.

［作用］ 即ち、従来使用していた終端抵抗を除去し、その代りに
信号の伝送に係わる第１の３ステート・ゲート群と′は
別な第２の３ステート・ゲートを接続する。そして、そ
の入力を常に“１”に固定し、そのゲート制御信号とし
て、第１の３ステート・ゲート群の各ゲート制御信号の
“ノア”信号を入力して、第１の３ステート・ゲート群
の出力が、すべてディセーブル状態のときに、第２の３
ステート・ゲートから“１”を出力して、信号伝送路の
論理を“１”に保つようにしたものである。[Operation] That is, the conventionally used termination resistor is removed, and in its place, a second 3-state gate group, which is different from the first 3-state gate group involved in signal transmission, is connected. Then, the input is always fixed to "1", and the "NOR" signal of each gate control signal of the first 3-state gate group is input as the gate control signal, and the "NOR" signal of each gate control signal of the first 3-state gate group is input. When the outputs of the second three outputs are all disabled,
The logic of the signal transmission path is kept at "1" by outputting "1" from the state gate.

第１の３ステート・ゲート群のうちの１つがイネブルと
なれば、第２の３ステート・ゲートはディセーブルとな
り、出力は高インピダンスとなる。。When one of the first three-state gates is enabled, the second three-state gate is disabled and the output is high impedance. .

［実施例］ 以下第１図〜第３図に示す実施例により、本発明の要旨
を具体的に説明する。[Example] The gist of the present invention will be specifically explained below with reference to Examples shown in FIGS. 1 to 3.

第１図は、本発明の一実施例の要部回路図である。図に
おいて、第４図と同一の符号は同一の対象物を示す。FIG. 1 is a circuit diagram of a main part of an embodiment of the present invention. In the figure, the same reference numerals as in FIG. 4 indicate the same objects.

第１図の回路が、第４図の回路と異なるところは、終端
抵抗が除去されて、ゲートＧおよびＨが付加されている
ことである。ゲートＧ、　Ｈは、他のゲートＡ、　Ｂ、
　Ｃ，口、　Ｅ、　Ｆと同一の３ステートのアンド・ゲ
ートであるが、信号の伝送には係わらず、その入力は常
に“１”としておく。The circuit of FIG. 1 differs from the circuit of FIG. 4 in that the terminating resistor is removed and gates G and H are added. Gates G and H are connected to other gates A, B,
It is a 3-state AND gate similar to C, E, and F, but its input is always set to "1" regardless of signal transmission.

第２図は、第１図の回路の動作シーケンスを示すタイム
チャートである。FIG. 2 is a time chart showing the operation sequence of the circuit of FIG. 1.

ゲートＧの制御信号ｇは、ゲートＡ、　Ｂ、　Ｃが“オ
フ”のときＧを１オン”し、Ａ、　Ｂ、　Ｃが“オン”
のとき、Ｇを“オフ”する信号であり、第３図に示すよ
うに、“ノア”ゲートで作成される。The control signal g for gate G turns G 1 on when gates A, B, and C are off, and when A, B, and C are on,
This is the signal that turns G "off" when , and is created by a "NOR" gate as shown in FIG.

同様に、ゲートＨの制御信号りは、ゲー）Ｄ、　Ｅ。Similarly, the control signals for gate H are gates D and E.

Ｆが“オフ”のときＨを“オン”し、口、　Ｅ、　Ｆが
“オン”のとき、Ｈを“オフ”する信号である。This is a signal that turns H on when F is off, and turns H off when E, F and E are on.

ゲート八が“Ｏ”を出力している状態で“オフ”した場
合、ゲートＧが“オン”することによって、線路１の論
理レベルは、′Ｏ”→６１″に速やかに変化するため、
ゲー）Ｇの遅延時間の後、直ちに線路・２のデータはゲ
ート４の出力線路３に伝送される。When gate 8 is turned OFF while outputting ``O'', the logic level of line 1 quickly changes from ``O'' to 61'' as gate G turns ``ON''.
Immediately after the delay time G, the data on line 2 is transmitted to the output line 3 of gate 4.

〔発明の効果コ 以上説明のように本発明によって、伝送回路の伝送遅延
時間を大幅に短縮でき、高速度伝送を可能とする効果は
大きい。[Effects of the Invention] As explained above, the present invention has great effects in that the transmission delay time of the transmission circuit can be significantly shortened and high-speed transmission is possible.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例の要部回路図、第２図は本発
明の一実施例のタイムチャート、第３図は本発明の一実
施例に使用するゲート回路、 第４図は従来例の要部回路図、 第５図は従来例のタイムチャートである。 図面において、 Ａ、　Ｂ、　Ｃ，Ｄ、　Ｅ、　Ｆ、　Ｇ、　Ｈは３ステ
ート・アンド・ゲート ａ＋　ｂ＋　Ｃ＋　ｄ＋　８＋　’＋　ｇ＋　ｈ　　は
ゲート制御信号、ａ’　＋ｂ’　＋ｃ’　＋ｄ’　ＩＩ
Ｂ’　Ｉ　ｆ’　は人力信号、１、２．３は伝送路、　
　　４はアンド・ゲート、５．６　　は終端抵抗、　　
　７はノア・ゲート、をそれぞれ示す。 茅　　３　　目 等　　５　　囚FIG. 1 is a circuit diagram of a main part of an embodiment of the present invention, FIG. 2 is a time chart of an embodiment of the present invention, FIG. 3 is a gate circuit used in an embodiment of the present invention, and FIG. 4 is a circuit diagram of a main part of an embodiment of the present invention. A main circuit diagram of the conventional example, and FIG. 5 is a time chart of the conventional example. In the drawing, A, B, C, D, E, F, G, H are 3-state AND gates a+ b+ C+ d+ 8+ '+ g+ h are gate control signals, a' + b' + c' + d' II
B' I f' is a human signal, 1 and 2.3 are transmission lines,
4 is an AND gate, 5.6 is a terminating resistor,
7 indicates Noah Gate, respectively. Kaya 3 eyes etc. 5 prisoners

Claims (1)

【特許請求の範囲】[Claims] 複数の３ステート・ゲートをドット・オアして成る信号
伝送回路において、該複数の３ステート・ゲートは、信
号の伝送に係わる第１の３ステート・ゲート群および入
力を常に“０”又は“１”に固定できる第２の３ステー
ト・ゲートにより構成され、前記第２の３ステート・ゲ
ートの出力のイネブル／ディセーブルを制御する制御信
号は、前記第１の３ステート・ゲート群の各制御信号の
“ノア”信号とするよう構成したことを特徴とする伝送
回路。In a signal transmission circuit formed by dot-ORing a plurality of three-state gates, the plurality of three-state gates always keep the first three-state gate group involved in signal transmission and the input at "0" or "1". The control signal for controlling enable/disable of the output of the second 3-state gate is configured by a second 3-state gate that can be fixed at A transmission circuit characterized in that it is configured to generate a "Noah" signal.