JPH0641407Y2 - Identification reproduction circuit - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は、デイジタル伝送装置に使用される識別再生回
路に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial field of application) The present invention relates to an identification / reproduction circuit used in a digital transmission device.

（従来の技術） 従来、この種の識別再生回路は、第５図に示すように識
別回路４、データ入力側の入力バツフア回路１、直流再
生回路２、およびクロツク入力側の入力バツフア回路３
とにより構成されている。この識別再生回路におけるデ
ータ入力側の入力バツフア回路１、およびクロツク入力
側の入力バツフア回路３の入力インピーダンスは、デー
タ信号およびクロツク信号を授受する同軸ケーブルある
いはマイクロストリツプ線路の特性インピーダンスと一
致させており、これにより反射による信号の波形劣化を
防いでいる。(Prior Art) Conventionally, as shown in FIG. 5, this type of identification and reproduction circuit includes an identification circuit 4, an input buffer circuit 1 on the data input side, a DC reproduction circuit 2, and an input buffer circuit 3 on the clock input side.
It is composed of and. The input impedances of the input buffer circuit 1 on the data input side and the input buffer circuit 3 on the clock input side in this discriminating / reproducing circuit are made to match the characteristic impedances of the coaxial cable or the microstrip line for transmitting / receiving the data signal and the clock signal. As a result, the waveform deterioration of the signal due to reflection is prevented.

（考案が解決しようとする問題点） 従来の識別再生回路は上述のようにデータ側、クロツク
側の入力バツフア回路1,3の入力インピーダンスについ
ては、インピーダンス整合がとれるように構成されてい
るが、識別回路（通常ICによつて構成される）の入力端
子との間については、特に配慮されていない。(Problems to be Solved by the Invention) As described above, the conventional identification and reproduction circuit is configured so that the input impedance of the input buffer circuits 1 and 3 on the data side and the clock side can be impedance-matched. No particular consideration is given to the input terminal of the identification circuit (usually composed of an IC).

従来、〜数100Mbit/s程度の動作速度で使用する場合
は、識別回路の動作速度および外部の入力バツフア回路
を構成するトランジスタ等のスピードがそれほど速くな
いために第５図に示す従来の識別再生回路の構成で実用
上特に問題がなかつた。Conventionally, when used at an operating speed of up to several 100 Mbit / s, the operating speed of the identification circuit and the speed of the transistors that make up the external input buffer circuit are not so fast, so the conventional identification reproduction shown in FIG. There was no particular problem in practical use with the circuit configuration.

しかし、動作速度が1Gbit/sを越える超高速動作の領域
では、外部の入力バツフア回路を構成するトランジスタ
および識別回路とも超高速動作が可能な素子を用いて構
成される。However, in the ultra-high-speed operation area where the operation speed exceeds 1 Gbit / s, both the transistor and the identification circuit that form the external input buffer circuit are formed using ultra-high-speed operation elements.

このため、従来の識別再生回路の構成では入力バツフア
回路と識別回路の間の受渡し特性、特に識別回路（Ｉ・
Ｃ）のパツケージリードに寄生するインダクタンスおよ
びパツケージの浮遊容量の影響等によつて、大幅に特性
が劣化するという欠点があつた。このうちクロツク信号
を受渡す部分は、最も高速動作を要求される部分であ
り、従来の識別再生回路の構成ではクロツク側入力バツ
フア回路の周波数特性は、パツケージリードに寄生する
インダクタンスおよび浮遊容量のために、第３図の曲線
ａに示すように1GHzを越える周波数領域では周波数特性
にピーキングを発生する。このため、入力されたクロツ
ク信号が第４図の波形ａに示すように、振幅、位相がラ
ンダムに変化するような特性となつていた。このため、
クロツク入力の相対位相変化に対する識別回路（Ｉ・
Ｃ）のクロツク入力側のDCバイアス動作範囲が第２図ａ
に示すように入力クロツク振幅に対して、狭まるという
欠点があつた。Therefore, in the configuration of the conventional identification reproduction circuit, the transfer characteristic between the input buffer circuit and the identification circuit, particularly the identification circuit
C) has a drawback that the characteristics are significantly deteriorated due to the influence of the parasitic inductance of the package lead and the stray capacitance of the package. Of these, the part that passes the clock signal is the part that requires the highest speed operation.In the conventional identification and regeneration circuit configuration, the frequency characteristics of the input buffer circuit on the clock side are due to the parasitic inductance and stray capacitance in the package lead. In addition, as shown by the curve a in FIG. 3, peaking occurs in the frequency characteristic in the frequency region exceeding 1 GHz. For this reason, the input clock signal has characteristics such that the amplitude and the phase change randomly, as shown by the waveform a in FIG. For this reason,
Discrimination circuit for relative phase change of clock input (I.
The DC bias operating range on the clock input side in C) is shown in Fig. 2a.
As shown in, there is a drawback that the amplitude is narrowed with respect to the input clock amplitude.

本考案の目的は上記欠点を解決するもので、クロツク信
号を受渡す部分、すなわちクロツク側入力バツフア回路
と識別回路のクロツク入力端子との間の整合を取ること
によりクロツク波形の劣化を防止できる識別再生回路を
提供することにある。The object of the present invention is to solve the above-mentioned drawbacks, and the deterioration of the clock waveform can be prevented by matching the clock signal passing portion, that is, the clock input terminal of the clock side and the clock input terminal of the discrimination circuit. It is to provide a reproducing circuit.

（問題点を解決するための手段） 前記目的を達成するために本考案による識別再生回路
は、識別回路と、データ側入力バッファ回路と、入力が
前記データ入力バッファ回路出力に接続され、出力が前
記識別回路のデータ信号入力端に接続された直流再生回
路と、クロック側入力バッファ回路とから構成された識
別再生回路において、前記クロック側入力バッファ回路
出力と前記識別回路のクロック入力端子の間に抵抗を接
続し、クロック入力の高周波領域の周波数特性を平坦な
特性にするように構成してある。(Means for Solving the Problems) In order to achieve the above object, an identification reproducing circuit according to the present invention comprises an identification circuit, a data side input buffer circuit, an input connected to the data input buffer circuit output, and an output In an identification and reproduction circuit composed of a DC reproduction circuit connected to the data signal input terminal of the identification circuit and a clock side input buffer circuit, between the clock side input buffer circuit output and the clock input terminal of the identification circuit. A resistor is connected so that the frequency characteristic of the high frequency region of the clock input is made flat.

（実施例） 以下、図面を参照して本考案をさらに詳しく説明する。Embodiment Hereinafter, the present invention will be described in more detail with reference to the drawings.

第１図は、本考案による識別再生回路の一実施例を示す
回路ブロック図である。本考案の識別再生回路は識別回
路４のデータ入力端子に、データ側の入力バツフア回路
１、直流再生回路２の縦続接続よりなる回路を接続し、
識別回路４のクロツク入力端子と入力バツフア回路３と
の間に直列に抵抗５を接続して構成される。FIG. 1 is a circuit block diagram showing an embodiment of an identification / reproduction circuit according to the present invention. In the identification / reproduction circuit of the present invention, the data input terminal of the identification circuit 4 is connected to a circuit consisting of a cascade connection of the input buffer circuit 1 on the data side and the direct current reproduction circuit 2.
A resistor 5 is connected in series between the clock input terminal of the identification circuit 4 and the input buffer circuit 3.

この実施例では抵抗５を50Ωとした。この時のクロツク
側入力バツフア回路の周波数特性は第３図曲線ｂに示す
ように平坦な特性となり、周波数特性のピークに起因す
るクロツク波形の振幅、位相変化は、第４図の波形ｂに
示すように抑圧される。これによつて、クロツク入力の
相対位相変化に対する識別回路４のクロツク入力側DCバ
イアス動作範囲が第２図曲線ｂに示すように改善され
る。In this embodiment, the resistance 5 is 50Ω. The frequency characteristic of the clock input buffer circuit at this time becomes flat as shown by the curve b in FIG. 3, and the amplitude and phase changes of the clock waveform due to the peak of the frequency characteristic are shown in the waveform b in FIG. To be suppressed. As a result, the DC input operating range on the clock input side of the discrimination circuit 4 with respect to the relative phase change of the clock input is improved as shown by the curve b in FIG.

（考案の効果） 以上、説明したように本考案は識別回路４のクロツク入
力端子とクロツク側入力バツフア回路の間に直列に抵抗
を接続することにより、識別回路４のリードに寄生する
インダクタンスおよび浮遊容量によつて引き起こされる
クロツク波形の劣化を改善できるという効果がある。(Effect of the Invention) As described above, according to the present invention, by connecting a resistor in series between the clock input terminal of the discrimination circuit 4 and the input buffer circuit on the clock side, parasitic inductance and stray in the lead of the discrimination circuit 4 can be obtained. There is an effect that the deterioration of the clock waveform caused by the capacity can be improved.

【図面の簡単な説明】[Brief description of drawings]

第１図は本考案による識別再生回路の実施例を示す回路
ブロック図、第２図は識別再生回路の相対位相変化に対
するクロツク入力DCバイアスの動作範囲を示す図、第３
図は、クロツク側入力バツフア回路の周波数特性を示す
図、第４図はクロツク信号波形を示す図、第５図は従来
の識別再生回路の回路ブロック図である。 １…データ側入力バツフア回路 ２…直流再生回路 ３…クロツク側入力バツフア回路 ４…識別回路（Ｉ・Ｃ）、５…抵抗FIG. 1 is a circuit block diagram showing an embodiment of an identification reproduction circuit according to the present invention, FIG. 2 is a diagram showing an operating range of a clock input DC bias with respect to a relative phase change of the identification reproduction circuit, and FIG.
FIG. 4 is a diagram showing a frequency characteristic of the clock side input buffer circuit, FIG. 4 is a diagram showing a clock signal waveform, and FIG. 5 is a circuit block diagram of a conventional identification reproduction circuit. 1 ... Data side input buffer circuit 2 ... DC regeneration circuit 3 ... Clock side input buffer circuit 4 ... Identification circuit (I / C), 5 ... Resistor

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】識別回路と、データ側入力バッファ回路
と、入力が前記データ入力バッファ回路出力に接続さ
れ、出力が前記識別回路のデータ信号入力端に接続され
た直流再生回路と、クロック側入力バッファ回路とから
構成された識別再生回路において、 前記クロック側入力バッファ回路出力と前記識別回路の
クロック入力端子の間に抵抗を接続し、クロック入力の
高周波領域の周波数特性を平坦な特性にするように構成
したことを特徴とする識別再生回路。1. A discrimination circuit, a data side input buffer circuit, a DC recovery circuit having an input connected to the output of the data input buffer circuit and an output connected to a data signal input terminal of the discrimination circuit, and a clock side input. In an identification and reproduction circuit composed of a buffer circuit, a resistor is connected between the output of the clock side input buffer circuit and the clock input terminal of the identification circuit so that the frequency characteristic of the high frequency region of the clock input becomes flat. An identification / reproduction circuit having the above-mentioned configuration.