JPS58212241A - Digital signal transmitter - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は、制御回路及び被制御回路間でデジタル信号を
送信或いは受信するためのデジタル信号伝送装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital signal transmission device for transmitting or receiving digital signals between a control circuit and a controlled circuit.

マイクロプロセッサを用いたデジタル技術は、最近、盛
んに利用され、制御回路からのデジタル信号によって種
々の回路が制御されている。第１図は、このようなデジ
タル信号−システムの一従米例を示すブロック図である
。第１図において、制御回路ｌＯは、両方向性緩衝回路
１４及び両方向性バス１６．１８を介し、被制御回路１
２にデジタル信号を送信し、或いは被制御回路１２から
デジタル信号を受信する。両方向性パス回Ｗ８１４は、
例えば、７４ＬＳ２４５型の集積回路（ＩＣ）である。Digital technology using microprocessors has recently been widely used, and various circuits are controlled by digital signals from control circuits. FIG. 1 is a block diagram illustrating one example of such a digital signal system. In FIG. 1, the control circuit lO connects the controlled circuit 1 to the controlled circuit 1 via a bidirectional buffer circuit 14 and a bidirectional bus 16.18.
2 or receives a digital signal from the controlled circuit 12. The bidirectional pass W814 is
For example, it is a 74LS245 type integrated circuit (IC).

制御回路ｌＯはマイクロプロセッサ・システムのカーネ
ル（核）であり、このカーネルは、マイクロプロセッサ
、プログラムを記憶しているリード・オンリ嗜メモリ（
ＲＯＭ）、　一時記憶手段として動作するランダム・ア
クセス・メモリ（ＲＡＭ）等を含む。被制御回路１２は
、例えば、アナログ信号処理システム、或いはオシロス
コープ等の測定器である。被制御回路１２のパラメータ
は、制御回路ｌＯからのデジタル・データに従って設定
され、被制御回路１２の処理結果或いは４１１１定結果
は制御回路ｌＯに送信される。バス１６及び１８は、単
なるデータ・バスでもよいし、場合によってはデータバ
ス、アドレスバス、制御バスを含んだものであってもよ
い。尚、両方向性緩衝回路１４は、イネーブル端子ｔ、
及び信号の伝送方向を制御するための発信／受信Φ端子
Ｔ／Ｒを有する。又、タイミング信号線（図示せず）に
より、制御回路ｌＯ及び被制御回路１２間の動作タイミ
ングが制御される。ところで、種々の場合、特に、動作
能力を向上させたい場合、或いは故障修理時にカーネル
を独立させたい場合等に、デジタル信号バスを緩衝させ
ることが望ましい。The control circuit IO is the kernel (core) of the microprocessor system, and this kernel consists of the microprocessor, a read-only memory that stores programs (
ROM), random access memory (RAM) that operates as a temporary storage means, etc. The controlled circuit 12 is, for example, an analog signal processing system or a measuring instrument such as an oscilloscope. The parameters of the controlled circuit 12 are set according to digital data from the control circuit 10, and the processing results or 4111 results of the controlled circuit 12 are transmitted to the control circuit 10. Buses 16 and 18 may be simply data buses, or may include data buses, address buses, and control buses, as the case may be. Note that the bidirectional buffer circuit 14 has an enable terminal t,
and a transmission/reception Φ terminal T/R for controlling the direction of signal transmission. Further, the timing of operation between the control circuit 10 and the controlled circuit 12 is controlled by a timing signal line (not shown). By the way, it is desirable to buffer the digital signal bus in various cases, particularly when it is desired to improve operating performance or when it is desired to make the kernel independent at the time of troubleshooting.

次に、第１図のブロック図の動作を、第２図を参照して
説明する。時点ＴＯに、データＩを制御回路１０から被
制御回路１２に伝送するために、制御回路ｌＯは、デー
タＩ、イネーブル信号Ｂ、及びＴ／Ｒ端制御信号Ｃを、
両方向性緩衝回路１４に印加する６時点ＴＯでは、信号
Ｂ及びＣは、夫々「低」及び「高」レベルなので、両方
向性緩衝回路１４は動作状態となり（即ち、イネーブル
“−：・ されて）、データ■を被制御回路１２に伝送する。時点
ＴＩで信号Ｂが「高」レベルに変化すると、両方向性緩
衝回路１４は不動作状態になり、両方向性緩衝回路１４
の両端子（制御回路１０側及び被制御回路１２側の端子
）はトライ・ステート（高出力インピーダンス）になる
。したがって、データＩは、第２図Ａに示すように、デ
ータバス１８に現れない。時点Ｔ２で、デジタル・デー
タＩＩを被制御回路１２から制御回路１０に伝送するた
めには、信号Ｂ及びＣを共に「低」レベルとし、被制御
回路１２からデータＩＩを両方向性緩衝回路１４に印加
する。時点Ｔ３で、被制御回路１２はデータＴＩの送信
を停止にし、信号Ｂが「高」レベルに変化すると、両方
向性緩衝回路１４はトライ・ステー１・（高山カインピ
ーダンス）に変化する。持点Ｔ４〜Ｔ５間で、デジタル
・データＩＩＩを被制御回路１２から制御回路１０に伝
送する動作は、時点Ｔｏ−Ｔ１間で、データ■を伝送す
る場合と同様である。第１図に示した従来例では、バス
１８で、１のデータ伝送は、第２図Ａ［・ｌ：・パ： に示すようになる。即ち、バス１８のデータの遷移は、
時点ＴＯ１Ｔｌ、Ｔ２、Ｔ３、Ｔ４、Ｔ５８９．でのＲ
ＡＭのフェッチ、読出しくリード）或いは書込み（ライ
ト）、被制御回路１２に対する■１０（入出力）サイク
ル毎に発生する。Next, the operation of the block diagram in FIG. 1 will be explained with reference to FIG. 2. At time TO, in order to transmit the data I from the control circuit 10 to the controlled circuit 12, the control circuit IO transmits the data I, the enable signal B, and the T/R end control signal C.
At time 6 TO, which is applied to the bidirectional buffer circuit 14, the signals B and C are at "low" and "high" levels, respectively, so the bidirectional buffer circuit 14 is activated (i.e., enabled). , data ■ to the controlled circuit 12. When the signal B changes to the "high" level at time TI, the bidirectional buffer circuit 14 becomes inactive, and the bidirectional buffer circuit 14
Both terminals (terminals on the control circuit 10 side and the controlled circuit 12 side) are tri-stated (high output impedance). Therefore, data I does not appear on data bus 18, as shown in FIG. 2A. At time T2, in order to transmit digital data II from controlled circuit 12 to control circuit 10, signals B and C are both at a "low" level and data II is transferred from controlled circuit 12 to bidirectional buffer circuit 14. Apply. At time T3, the controlled circuit 12 stops transmitting the data TI, and when the signal B changes to a "high" level, the bidirectional buffer circuit 14 changes to tri-stay 1 (alpine impedance). The operation of transmitting digital data III from the controlled circuit 12 to the control circuit 10 between points T4 and T5 is similar to the case of transmitting data ■ between time points To and T1. In the conventional example shown in FIG. 1, one data transmission on the bus 18 is as shown in FIG. 2 A[.l:.pa:. That is, the data transition on the bus 18 is as follows:
Time points TO1Tl, T2, T3, T4, T589. R at
AM fetch, read) or write (write) to the controlled circuit 12 occurs every 10 (input/output) cycles.

バス１８は被制御回路１２に直結しているので、バス１
８で発生する上述のデータ或いは信号遷移は、デジタル
雑音として、被制御回路１２に設けた高感度のアナログ
回路部分に影響を及ぼす。特に、制御回路ｌＯ１被制御
回路１２、両方向性緩衝回路１４及び・バス１８を小型
の匣体内に設けた場合には、バスでの信号遷移の影響は
無視できない。Since the bus 18 is directly connected to the controlled circuit 12, the bus 18
The above-mentioned data or signal transitions occurring at 8 affect the highly sensitive analog circuit portion of the controlled circuit 12 as digital noise. In particular, when the control circuit 101, the controlled circuit 12, the bidirectional buffer circuit 14, and the bus 18 are provided in a small casing, the influence of signal transitions on the bus cannot be ignored.

したがって、本発明の目的は、バス内の信号遷移を減少
させて、被制御回路１２内の高感度部分に影響を及ぼす
デジタル雑音を減少させるデジタル信号伝送装置を提供
することにある。Accordingly, it is an object of the present invention to provide a digital signal transmission apparatus that reduces signal transitions in the bus and thus reduces digital noise affecting sensitive parts within the controlled circuit 12.

以下、添付の第３図乃至第５図を参照して、本発明の好
適実施例を説明する。第３図は１本発明に係る好適実施
例の一例を示すブロック図である。第３図のブロック図
は、第１図と類似しているので、類似部分には同一番号
を付し、異なった部分についてのみ説明する。単方向性
緩衝回路２０及びラッチ回路２２は、バス１６及び１８
間に設けられている。単方向性緩衝回路２０は被制御回
路１２からのデジタル信号を制御回路ｌＯ及びラッチ回
路２２に伝送し、ラッチ回路２２は、制御回路ｌＯ及び
単方向性緩衝回路２０からのデジタル信号をラッチし、
□ラッチしたデジタル信号を被制御回路１２に供給する
。単方向性緩衝回路２０は、例えば、８１　Ｌ　Ｓ　９
７型のＩＣであり、イネーブル端Ｉｔで制御回路１０か
らのイネーブル制御信号Ｂを受ける。ラッチ回路２２は
、例えば、７４ＬＳ３７３型のＩＣであり、ラッチ・イ
ネーブル端子ＬＥでラッチ中イネーブル制御信号Ｃを受
け、出力イネーブル端ｊ５Ｉで制御回路ｌＯからの出力
イネーブル制御信号りを受ける。Hereinafter, preferred embodiments of the present invention will be described with reference to the attached FIGS. 3 to 5. FIG. 3 is a block diagram showing one example of a preferred embodiment of the present invention. The block diagram of FIG. 3 is similar to that of FIG. 1, so similar parts are given the same numbers and only different parts will be described. Unidirectional buffer circuit 20 and latch circuit 22 connect buses 16 and 18.
is provided in between. The unidirectional buffer circuit 20 transmits the digital signal from the controlled circuit 12 to the control circuit IO and the latch circuit 22, and the latch circuit 22 latches the digital signal from the control circuit IO and the unidirectional buffer circuit 20.
□Supply the latched digital signal to the controlled circuit 12. The unidirectional buffer circuit 20 is, for example, 81 L S 9
It is a 7-type IC, and receives an enable control signal B from the control circuit 10 at its enable terminal It. The latch circuit 22 is, for example, a 74LS373 type IC, receives a latch enable control signal C at a latch enable terminal LE, and receives an output enable control signal from a control circuit IO at an output enable terminal j5I.

尚、第１図と同様に、制、御回路１０及び被制御回路１
２間の動作タイミングはタイミング信号線（図示せず）
を介して制御される。Incidentally, as in FIG. 1, the control circuit 10 and the controlled circuit 1
The operation timing between 2 is determined by a timing signal line (not shown).
controlled via.

第４図は、第３図のシロツクの動作を説明するタイムチ
ャート図である。時点ＴＯで、制御回路１０からのデー
タ■を被制御回路１２に伝送するためには、制御回路ｌ
ＯはデータＩと共にラッチ・イネーブル制御信号Ｃをラ
ッチ回路２２に印加する。今、信号りは「低」レベルで
あり、したがってラッチ回路２２の出力段は動作状態な
ので、ラッチ回路２２はデータ■をラッチし、バス１８
を介してラッチしたデータを被制御回路１２に出力する
。データ■は、更に、バス１６を介して単方向性緩衝回
路２０の出力端に印加される。しかし、信号Ｂが「高」
レベルなので、単方向性緩衝回路２０は不動作状態（即
ち、単方向性緩衝回路２０の出力端は高インピーダンス
状態）であり、単方向性緩衝回路２０はデータＩに影響
を及ぼさない。即ち、制御回路１０がデータ■の出力を
停止しても、ラッチ回路２２はデータＩをバス１８に出
力し続ける０次に、時点Ｔ２で、データ■■を被制御回
路１２から制御回路ｌＯに伝送するために、被制御回路
１２は、バス１′８．を介してデータ、：・（・１ ＴＩを単方向性緩衝回路２０に出力し、制御回路ｌＯは
、信号Ｂのレベルを「低」レベルに変えて単方向性緩衝
回路２０を動作状態にする。この時点では、制御回路ｌ
Ｏは、信号りを「高」レベルに変えてラッチ回路２２の
出力段を不動作状態にするので、ラッチ回路２２の出力
端はトアイ・ステート（高インピーダンス）となる、し
たがって、ラッチ回路２２は、中方向性緩衝回路２０の
入力端に影響を及ぼさない、データＩＩは、バス１６を
介し、制御回路ｌＯ及びラッチ回路２２の入力端に印加
される。制御回路ｌＯは、時点Ｔ２で信号Ｃをｒ高」レ
ベルに変化させるので、データＩＩはラッチ回路２２で
ラッチされる。即ち、ラッチ回路２２の内容は、データ
■からデータＩＩに変化する０時点Ｔ３において、制御
回路１０は、信号Ｂを「高」レベルに変えてｒｌを方向
性緩衝回路２０を不動作状態にし、更に、信号りを「低
」レベルにしてラッチ回路２２の出力段を動作状態にす
る。尚、この動作は、被制御回路１２がデータＩＩの供
給を停止にする以前に行われる。つまり、ラッ″′□λ 子回路２２は、データＩＩをバス１８に出力するので、
被制御回路１２がデータＩＩの出力を停止した後であっ
ても、バス１８のデータはデータＩＩである。時点Ｔ４
で、データＩＩＩを制御回路ｌＯから被制御回路１２に
伝送する動作は、上述した時点ＴＯでの動作と同様であ
り、以後、上述の動作が繰り変えされる。尚、上述の説
明で、バス１８のデジタル拳データは、第４図Ａに示す
ように、次のデータ伝送動作周期まで保持されることに
注意すべきである。即ち、バスのデータ遷移は、時点Ｔ
ｏ、Ｔ２、Ｔ４．、、でのみ発生し、時点Ｔ１、Ｔ３、
Ｔ５．、、では発生しない。本発明では、バスでの信号
遷移の回数は、第１図及び第２図に示した従来例の半分
に減少するので、信号遷移によるデジタル雑音が減少し
、特に、被制御回路１２内の高感度アナログ回路への干
渉を減少させることができる。一般に、制御回路ｌＯ及
び被制御回路１２間のデータ伝送の目的は、制御回路１
０によって被制御回路１２のパラメータを設定し、被制
御回路１２から処理結果或いは測定結果を被制御回路１
２に送るためである。このようなデータ伝送の際には、
被制御回路１２は信号を処理或いは測定しないので、バ
スでの信号遷移は被制御回路１２に何ら影響を及ぼさな
い。FIG. 4 is a time chart diagram illustrating the operation of the clock shown in FIG. 3. At time TO, in order to transmit the data ■ from the control circuit 10 to the controlled circuit 12, the control circuit l
O applies a latch enable control signal C along with data I to the latch circuit 22. Now, the signal R is at a "low" level, and therefore the output stage of the latch circuit 22 is in the operating state, so the latch circuit 22 latches the data ■, and the bus 18
The latched data is output to the controlled circuit 12 via. Data ■ is further applied to the output end of the unidirectional buffer circuit 20 via the bus 16. However, signal B is "high"
level, the unidirectional buffer circuit 20 is in an inactive state (that is, the output terminal of the unidirectional buffer circuit 20 is in a high impedance state), and the unidirectional buffer circuit 20 does not affect the data I. That is, even if the control circuit 10 stops outputting the data ■, the latch circuit 22 continues to output the data I to the bus 18.Next, at time T2, the data ■■ is transferred from the controlled circuit 12 to the control circuit lO. For transmission, controlled circuit 12 connects buses 1'8 . Data, :・(・1 TI is output to the unidirectional buffer circuit 20, and the control circuit IO changes the level of the signal B to the “low” level to put the unidirectional buffer circuit 20 into the operating state. .At this point, the control circuit l
O changes the signal to a "high" level and disables the output stage of the latch circuit 22, so the output terminal of the latch circuit 22 is in the toe state (high impedance). Therefore, the latch circuit 22 , the data II, which does not affect the input terminals of the intermediate directional buffer circuit 20, is applied to the input terminals of the control circuit IO and the latch circuit 22 via the bus 16. Since the control circuit IO changes the signal C to the r high level at time T2, the data II is latched by the latch circuit 22. That is, the contents of the latch circuit 22 are as follows: At time 0 T3 when data ■ changes to data II, the control circuit 10 changes the signal B to a "high" level and sets rl to the directional buffer circuit 20 in an inoperable state. Furthermore, the output stage of the latch circuit 22 is brought into operation by setting the signal to a "low" level. Note that this operation is performed before the controlled circuit 12 stops supplying the data II. In other words, since the child circuit 22 outputs the data II to the bus 18,
Even after controlled circuit 12 stops outputting data II, the data on bus 18 is data II. Time point T4
The operation of transmitting the data III from the control circuit IO to the controlled circuit 12 is the same as the operation at the above-mentioned time point TO, and the above-described operation is repeated thereafter. In the above description, it should be noted that the digital fist data on the bus 18 is retained until the next data transmission operation cycle, as shown in FIG. 4A. That is, the data transition on the bus occurs at time T
o, T2, T4. , , occurs only at time points T1, T3,
T5. , does not occur. In the present invention, the number of signal transitions on the bus is reduced to half that of the conventional example shown in FIGS. Interference to sensitive analog circuits can be reduced. Generally, the purpose of data transmission between the control circuit IO and the controlled circuit 12 is to
0 to set the parameters of the controlled circuit 12, and send the processing results or measurement results from the controlled circuit 12 to the controlled circuit 1.
This is to send it to 2. During such data transmission,
Since controlled circuit 12 does not process or measure signals, signal transitions on the bus have no effect on controlled circuit 12.

第５図は、第３図に示した制御回路１０、単方向性緩衝
回路２０及びラッチ回路２２の一具体例を示す回路図で
ある。マイクロプロセッサ２３は８０８５Ａ型のＩＣで
あり、アドレス／データ端ＡＤＯ−ＡＤ７、アドレス端
Ａ８〜Ａ１５、読出し制御端ｎ、及び書込み制御端Ｗｌ
等を有する。マイクロプロセッサ２３は、更に、複数の
制御端を有するが、本発明とは直接関係を有しないので
、図示していない。マイクロプロセッサ２３（７）ＡＤ
Ｏ−ＡＤ７端は、４１方向性Ｈ衝回路２０の出力端ＱＯ
−Ｑ７、ラッチ回路２２の入力端り。FIG. 5 is a circuit diagram showing a specific example of the control circuit 10, unidirectional buffer circuit 20, and latch circuit 22 shown in FIG. 3. The microprocessor 23 is an 8085A type IC, and has address/data terminals ADO-AD7, address terminals A8 to A15, read control terminal n, and write control terminal Wl.
etc. The microprocessor 23 further has a plurality of control terminals, but these are not shown because they have no direct relation to the present invention. Microprocessor 23(7)AD
The O-AD7 end is the output end QO of the 41 directional H impulse circuit 20.
-Q7, input end of latch circuit 22.

〜Ｄ７、アドレス・ラッチ回路２４、ＲＯＭ２６、及び
ＲＡＭ２８に接続している。マイクロプロセッサ２３は
、ＡＤＯ−ＡＤ７端を介し、データ及びアドレス信号を
出力し或いは受け、アドレス参ランチ回路２４は、マイ
クロプロセッサ２３からの制御信号に応答してアドレス
信号のみをラッチする。ラッチ回路２２及びＲＡＭ２８
は、マイクロプロセッサ２３からの制御信号に従って、
データ信号のみに応答する。マイクロプロセッサ２３の
アドレス端ＡＩ４及びＡ１５は、ＮＡＮＤゲーＩ・３０
の入力端に接続し、マイクロプロセッサ２３の読出し制
御端ＲＤは、ＮＯＲゲート３２、インバータ３４及びＮ
ＡＮＤケ−１・３６に接続し、更に、マイクロプロセッ
サ２３の書込み制御端ＷＲは、ＮＯＲゲート３２に接続
している。~D7, the address latch circuit 24, the ROM 26, and the RAM 28. The microprocessor 23 outputs or receives data and address signals via the ADO-AD7 terminal, and the address reference launch circuit 24 latches only the address signal in response to a control signal from the microprocessor 23. Latch circuit 22 and RAM 28
According to the control signal from the microprocessor 23,
Responds only to data signals. Address terminals AI4 and A15 of the microprocessor 23 are NAND gates I.30
The read control terminal RD of the microprocessor 23 is connected to the input terminal of the microprocessor 23, the NOR gate 32, the inverter 34 and the
The write control terminal WR of the microprocessor 23 is further connected to the NOR gate 32.

ＮＡＮＤゲート３８は、インへ−夕４０を介してＮＡＮ
Ｄゲート３０の出力を受けると共に、インバータ３４の
出力を受け、単方向性緩衝回路２０のイネーブル端Ｅを
制御する。一方、ＮＡＮＤゲート４２は、ＮＡＮＤゲー
ト３０及びインバータ４４の出力を受けてラッチ回路２
２のラッチ・イネーブル端ＬＥを制御する。ＮＡＮＤゲ
ート３６は、マイクロプロセッサ２３の読出し制御端百
すの信号の外に、ＮＡＮＤゲート３０の出力を受け、ラ
ッチ回路２２の出力イネーブル端ＯＥを制御する。単方
向性緩衝回路２６挑入力端ＤＯ〜Ｄ７及びラッチ回路２
２の出力端ＱＯ−Ｑ７の夫々は接続し、更に、被制御回
路１２（第５図では図示せず）に接続している。ブロッ
ク２３〜２８及びデジタル素子３０〜４４等は制御回路
１０（即ちマイクロプロセッサ・システムのカーネル）
を構成し、デジタル素子３０〜４４は、マイクロプロセ
ッサ２３の出力に応答して第４図の制御信号Ｂ、Ｃ及び
Ｄを出力する。The NAND gate 38 connects the NAND gate 38 to the input
It receives the output of the D gate 30 and also receives the output of the inverter 34 to control the enable terminal E of the unidirectional buffer circuit 20. On the other hand, the NAND gate 42 receives the outputs of the NAND gate 30 and the inverter 44, and the latch circuit 2
Controls the latch enable end LE of 2. The NAND gate 36 receives the output of the NAND gate 30 in addition to the signal of the read control terminal of the microprocessor 23, and controls the output enable terminal OE of the latch circuit 22. Unidirectional buffer circuit 26 challenge input terminals DO to D7 and latch circuit 2
The two output terminals QO-Q7 are connected to each other and further connected to a controlled circuit 12 (not shown in FIG. 5). Blocks 23-28, digital elements 30-44, etc. are the control circuit 10 (i.e., the kernel of the microprocessor system).
The digital elements 30-44 output control signals B, C, and D shown in FIG. 4 in response to the output of the microprocessor 23.

マイクロプロセッサ２３が、被制御回路１２からのデジ
タル・データを読出して（或いは、受けて）、被制御回
路１２にデジタル・データを書込む（出力する）と、ア
ドレス端ＡＩ４及びＡ１５は共に「高」レベルとなり、
ＮＡＮＤゲート３０の出力は「低」レベルとなる。この
ようにして、ＮＡＮＤゲート３６．３８及び４２は動作
状態となる。マイクロプロセッサ２３がデータを読出す
と、読出し制御端ＲＤに現れる制御信号は「低」レベル
に変化し、単方向性緩衝回路２０を動作状態にすると共
にラッチ−％ｌ路２２のラッチ機能を動、’ＩＩ。When the microprocessor 23 reads (or receives) digital data from the controlled circuit 12 and writes (outputs) the digital data to the controlled circuit 12, address terminals AI4 and A15 both become "high". ” level,
The output of NAND gate 30 will be at a "low" level. In this manner, NAND gates 36, 38 and 42 are activated. When the microprocessor 23 reads data, the control signal appearing on the read control terminal RD changes to a "low" level, activating the unidirectional buffer circuit 20 and activating the latch function of the latch-%l path 22. , 'II.

作状態にし、更に、ラッチ回路２２の出力回路を不動作
状態にする。一方、マイクロプロセッサ２３がデータを
書込むと、読出し制御端ＲＤ及び書込み制御端Ｗ１は、
夫々「高」及び「低」レベルとなり、単方向性緩衝回路
２０を不動作状態にすると共に、ラッチ回路２２のラッ
チ機能及び出力回路を動作状態にする。これらの動作は
、第３図及び第４図の場合と同様である。Furthermore, the output circuit of the latch circuit 22 is made inactive. On the other hand, when the microprocessor 23 writes data, the read control terminal RD and the write control terminal W1 are
They become "high" and "low" levels, respectively, rendering the unidirectional buffer circuit 20 inactive and activating the latch function and output circuit of the latch circuit 22. These operations are similar to those in FIGS. 3 and 4.

以上の説明から分るように１本発明は、制御回路の外部
に設けたパスで発生する信号遷移の回数を減少させるこ
とによって、被制御回路内の高感度回路、特に高感度ア
ナログ回路に悪影響を与えるデジタル雑音を減少させる
ことができる。As can be seen from the above description, the present invention reduces the number of signal transitions that occur in a path provided outside the control circuit, thereby adversely affecting the highly sensitive circuits in the controlled circuit, especially the highly sensitive analog circuits. can reduce digital noise.

以に、本発明の好適実施例を説明したが、本実施例の変
形・変更は当業者にとって容易である。Although preferred embodiments of the present invention have been described above, modifications and changes to the present embodiments will be easily made by those skilled in the art.

例えば、７４ＬＳ３７３型ＩＣのようなラッチ回路を、
そのラッチ機能を常時動作状態にすることによって、緩
衝回路として使用することができる。For example, a latch circuit such as a 74LS373 type IC,
By keeping its latch function always active, it can be used as a buffer circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来例のブロック図、第２図は第１図の動作を
説明するためのタイムチャート図、第３図は本発明の好
適実施例のブロック図、第４図は第３図のブロックの動
作を説１す１するためのタイムチャーＩ・図、第５図は
第３図の一具体回路図である。 ｌＯ二開制御回 路２：被制御回路 ２０：単方向性緩衝回路 ２２；ラッチ回路 特許出願人 テクトロニクス・インコーポレイテッド代理人　弁理士
　森崎俊明FIG. 1 is a block diagram of a conventional example, FIG. 2 is a time chart for explaining the operation of FIG. 1, FIG. 3 is a block diagram of a preferred embodiment of the present invention, and FIG. A time chart I diagram for explaining the operation of the block, and FIG. 5 is a specific circuit diagram of FIG. 3. lO two-open control circuit 2: Controlled circuit 20: Unidirectional buffer circuit 22; Latch circuit Patent applicant Tektronix Incorporated Representative Patent attorney Toshiaki Morisaki

Claims (1)

【特許請求の範囲】[Claims] 制御回路及び被制御回路間で、単方向性緩衝回路及びラ
ッチ回路を介し、デジタル信号を送信或いは受信し、−
上記単方向性緩衝回路は、上記被制御回路からデジタル
信号を受けて」−記制御回路に出力し、」１記ラッチ回
路は、上記制御回路及び上記単方向性緩衝回路からデジ
タル信号を受けて上記被制御回路に出力することを特徴
とするデジタル信号伝送装置。Sending or receiving digital signals between the control circuit and the controlled circuit via a unidirectional buffer circuit and a latch circuit,
The unidirectional buffer circuit receives a digital signal from the controlled circuit and outputs it to the control circuit, and the latch circuit receives the digital signal from the control circuit and the unidirectional buffer circuit. A digital signal transmission device characterized in that it outputs to the controlled circuit described above.