JPH0357608B2 - - Google Patents

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JPH0357608B2
JPH0357608B2 JP60185530A JP18553085A JPH0357608B2 JP H0357608 B2 JPH0357608 B2 JP H0357608B2 JP 60185530 A JP60185530 A JP 60185530A JP 18553085 A JP18553085 A JP 18553085A JP H0357608 B2 JPH0357608 B2 JP H0357608B2
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    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、LSI等の半導体集積回路のパターン
をマスクやウエハ等の試料に高速・高精度で描画
する荷電ビーム描画方法に係わり、特に大偏向と
小偏向とを組合わせた２重偏向方式の荷電ビーム
描画方法に関する。
〔発明の技術的背景とその問題点〕
近年、電子ビーム描画装置における描画方法と
して、主偏向（大偏向）用偏向器と副偏向（小偏
向）用偏向器との組合わせによる、所謂２重偏向
方式が開発されている。これは、広い偏向走査領
域を高速・高精度で描画するのに必要なビツト数
の大きな応答性の速いＤ／Ａ変換器の入手が困難
なため、ビツト数の大きいＤ／Ａ変換器で大偏向
領域の位置決めを行い、ビツト数は小さいが高速
のＤ／Ａ変換器で小偏向領域の位置決めを行つ
て、等価的に偏向領域全体の位置決め速度を上
げ、描画スループツトの向上をはかることを目的
としている。
２重偏向方式による描画方法の一例を第５図に
示す。ここでは、フレーム５１を複数のサブフイ
ールド５２に分割し、サブフイールド５２を下段
から順次上段へと水平方向走査をサーペインタイ
ン状に行いながら描画を行つている。
また、データ生成手順の一例を第６図に示す。
まず、第６図ａに示す如くLSIのチツプ領域６１
をフレーム領域６２（６２ａ，〜，６２ｆ）に分
割し、さらにフレーム単位のパターンデータを同
図ｂに示す如くサブフイールド領域６３に分割す
る。次いで、第６図ｃに示す如くサブフイールド
単位のパターンデータ６４に基づいてサブフイー
ルド情報を生成し、LSIのチツプデータを構築す
る。そして、このチツプデータにより所望パター
ンを描画処理するものとなつている。
しかしながら、この種の方法にあつては次のよ
うな問題があつた。即ち、規則性のあるパターン
を描画処理する際、チツプ領域が無条件にフレー
ム単位で分割されてしまい、フレーム分割部近傍
でパターンの規則性が失われてしまう。このた
め、描画処理が不能になつたり描画処理が不具合
となる微小図形が発生したり、上記分割に起因し
て描画図形数が増加し描画時間が長くなると共
に、パターンデータ量が膨大になる等の問題があ
つた。
また、今後更に集積回路の急速な進歩で、パタ
ーンの微細化及び集積回路のチツプパターンの図
形数の増加が予想され、これにより処理の時間も
急増し上記の問題はより顕著に現われ、これが電
子ビーム描画装置の描画スループツトを高める上
での大きな問題となる。
〔発明の目的〕
本発明は上記事情を考慮してなされたもので、
その目的とするところは、描画図形数の増加及び
データ量の増大を抑制することができ、スループ
ツトの向上をはかり得る荷電ビーム描画方法を提
供することにある。
〔発明の概要〕
本発明の骨子は、前記フレーム描画に際して、
隣接フレームにまたがるサブフイールドの描画パ
ターンについて分割を最小限にし、データ量の増
大を抑制すると共に、スループツト及び描画精度
を向上させることにある。
即ち本発明は、集積回路のチツプ領域を荷電ビ
ーム光学系のビーム偏向幅で決まる複数のフレー
ムに分割すると共に、該フレームを微小領域であ
る複数のサブフイールドに分割し、主偏向手段に
よりサブフイールドの位置を制御し、且つ副偏向
手段により所望のパターンを描画すると云う処理
を繰返して所望領域全体のパターンを描画する２
重偏向方式の荷電ビーム描画方法において、前記
集積回路の設計パターンデータから前記サブフイ
ールド単位の描画パターンデータであるサブフイ
ールド情報を生成し、前記集積回路のチツプ領域
を仮想的にフレームに分割して、該仮想フレーム
にサブフイールドの位置を含むサブフイールド情
報の集まりとしてフレームデータを構成し、且つ
該仮想フレームに含有されるサブフイールドの情
報の集まりで定義される描画パターンの描画領域
が、該仮想フレームと隣接する仮想フレームにま
たがつて存在し得るようにフレームデータを構成
し、該フレームデータの集まりである集積回路の
チツプデータに基づいて所望パターンを描画する
ようにした方法である。
〔発明の効果〕
本発明によれば、CAD等の設計システムから
出力される集積回路のパターンデータを荷電ビー
ム描画装置で用いる描画データに展開するに際し
て、パターンデータを含むサブフイールドデータ
が隣接するフレームにまたがつて存在するパター
ンについても、該サブフイールドの分割を著しく
抑制することが可能となる。このため、パターン
データ量の圧縮をはかることができ、それに伴い
描画時間の短縮をはかり得ると共に、データ処理
時間を含めた大幅なスループツトの向上をはかる
ことができる。また、前記フレーム分割部近傍で
のサブフイールドの分割に起因して微小図形が発
生するのを防止することができ、その結果として
描画精度を向上させることができる。
〔発明の実施例〕
以下、本発明の詳細を図示の実施例によつて説
明する。
第１図は本発明の一実施例方法に使用した電子
ビーム描画装置を示す概略構成図である。セルデ
ータＡはセルデータバツフア１１に格納される。
描画データＢは描画データデコーダ１２で解釈さ
れ、セルデータ名Ｃがセルデータバツフア１１に
送られて指定のセルデータがセルデータバツフア
１１から読出される。セルデータバツフア１１か
ら読出されたセルデータのうち、パターンデータ
Ｄはパターンデータデコーダ１３に送られ、セル
サイズＥは副偏向器コントローラ１９に送られ
る。パターンデータデコーダ１３は、パターンデ
ータＤを解釈して所望するビーム寸法データを可
変ビーム成形器ドライバ１４に送る。そして、可
変ビーム成形器ドライバ１４から可変ビーム成形
器１５に所定の偏向信号が印加され、これにより
電子ビームの寸法が制御されるものとなつてい
る。
一方、前記描画データデコーダ１２では描画デ
ータＢからサブフイールド番号Ｆ及びオフセツト
データＧが解釈され、サブフイールド番号Ｆは主
偏向器コントローラ１６に送られ、オフセツトデ
ータＧは副偏向器コントローラ１９に送られる。
主偏向器コントローラ１６は、サブフイールド番
号Ｆを解釈してサブフイールドの位置決めデータ
を主偏向器ドライバ１７に送る。そして、主偏向
器ドライバ１７から主偏向器１８に所定の偏向信
号が印加され、これにより電子ビームは指定のサ
ブフイールド位置に偏向走査される。また、副偏
向器コントローラ１９は、前記入力したセルサイ
ズＥ及びオフセツトデータＧから副偏向器走査の
コントロール信号を発生し、この信号を副偏向器
ドライバ２０に送る。そして、副偏向器ドライバ
２０から副偏向器２１に所定の副偏向信号が印加
され、これによりサブフイールド毎での描画が行
われるものとなつている。
次に、上記装置を用いたLSIパターンの描画方
法について、第２図乃至第４図を参照して説明す
る。
第２図は上記装置を用いて描画されるLSIのチ
ツプデータ生成手順を表わすフローチヤート、第
３図は第２図に示すフローチヤートに沿つてLSI
のチツプデータが生成される体系を表わす模式図
である。まず、第３図ａに示す如くパターン領域
が配置されたLSIのCAD出力データを基に、上記
パターン配置領域を認識すると共に、メモリ素子
のパターンに代表される繰返しパターンに対する
繰返し情報（繰返し数及び繰返しピツチ等）を入
手する。ここで、図中３０はLSIのチツプ領域、
３１，３２は非繰返し領域、３３は繰返し領域で
ある。
次いで、第３図ｂに示す如く非繰返し領域３
１，３２については、前記副偏向器２１で描画可
能な最大の領域３４で示すサブフイールドサイズ
に分割して、該サブフイールドに包含する描画パ
ターンデータによりサブフイールド情報を生成す
る。一方、繰返し領域３３については、繰返しの
基準となるパターン領域に応じて決定するサブフ
イールドサイズ３５に包含する描画パターンデー
タによりサブフイールド情報を生成する。
次いで、第３図ｃに示す如くチツプ領域３０を
前記主偏向器１８の領域幅Ｐで決まる論理フレー
ムで仮想的に分割すると共に、主偏向器１８の偏
向幅Ｐ及び前記副偏向器２１の偏向幅Ｑで決まる
物理最大フレーム幅Ｒ（＝Ｐ＋Ｑ）を仮想的に設
定する。さらに、第３図ｄに示す如くサブフイー
ルドの描画開始位置が論理フレームに包含され且
つその終了位置が物理最大フレーム幅Ｒに包含さ
れるサブフイールド群の集まりとして３６ａ，
〜，３６ｃに示す如く体系のフレームデータを構
築する。
ここで、前記繰返し領域３３については、第４
図のサブフイールドデータで示す如く、繰返し数
と繰返しピツチによりデータ圧縮を行つてフレー
ムデータを構築する。そして、LSIチツプのフレ
ーム領域を描画するに際して、隣接フレームにま
たがつて存在するサブフイールドを分割すること
なしに、前記主偏向器コントローラ１６を介して
前記主偏向器ドライバ１７によりサブフイールド
位置を制御し、前記副偏向器コントローラ１９を
介して前記副偏向器ドライバ２０により図形描画
位置の位置決めを行う。これと同時に、ビームの
形状を制御してシヨツト方式によつて該パターン
を描画する。
このような描画の結果、繰返しパターンの規則
性を損うことなく生成されたサブフイールド情報
及びフレーム情報に基づいて描画処理を行うこと
ができる。つまり、LSIのパターンデータ量の圧
縮をはかることができると共に、描画時間を短縮
することができた。また、これらの結果として、
データ処理時間を含めた大幅なスループツトの向
上がはかり得ると共に、図形分割により生じる描
画誤差要因を低減することができた。
かくして本実施例方法によれば、LSIのチツプ
領域を仮想的にフレーム分割し、該フレームにサ
ブフイールドの位置が含有されるサブフイールド
情報の集まりとしてフレームデータを構築するこ
とにより、スループツトの向上及び描画精度の向
上をはかり得、今後のLSIの微細化及び高集積化
にも十分対処することができる。
なお、本発明は上述した実施例方法に限定され
るものではなく、その要旨を逸脱しない範囲で、
種々変形して実施することができる。例えば、前
記電子ビーム描画装置の構成は第１図に何等限定
されるものではなく、仕様に応じて適宜変更可能
である。また、電子ビームの代りにイオンビーム
を用いたイオンビーム描画方法に適用できるの
は、勿論のことである。
【図面の簡単な説明】
第１図は本発明の一実施例方法に使用した電子
ビーム描画装置を示す概略構成図、第２図は上記
実施例に係わるLSIのチツプデータ生成手順を示
すフローチヤート、第３図は上記実施例に係わる
データ生成体系を示す模式図、第４図はサブフイ
ールド情報の一例を示す模式図、第５図は従来の
描画方法を説明するための模式図、第６図は従来
のデータ生成体系を示す模式図である。 １１……セルデータバツフア、１２……描画デ
ータデコーダ、１３……パターンデータデコー
ダ、１４……可変ビーム成形器ドライバ、１５…
…可変ビーム成形器、１６……主偏向器コントロ
ーラ、１７……主偏向器ドライバ、１８……主偏
向器、１９……副偏向器コントローラ、２０……
副偏向器ドライバ、２１……副偏向器、３０……
LSIチツプ領域、３１，３２……非繰返し領域、
３３……繰返し領域、３６ａ，〜，３６ｃ……サ
ブフイールド群。

Claims (1)

  1. 【特許請求の範囲】 １ 集積回路のチツプ領域を荷電ビーム光学系の
    ビーム偏向幅で決まるフレームに分割すると共
    に、該フレームを微小領域である複数のサブフイ
    ールドに分割し、主偏向手段によりサブフイール
    ドの位置を制御し、且つ副偏向手段により所望の
    パターンを描画することにより所望領域全体のパ
    ターンを描画する荷電ビーム描画方法において、 前記集積回路の設計パターンデータから前記サ
    ブフイールド単位の描画パターンデータであるサ
    ブフイールド情報を生成し、前記集積回路のチツ
    プ領域を前記主偏向手段による最大偏向幅で決ま
    る仮想的なフレームに分割して、該仮想フレーム
    に前記サブフイールドの位置を含むサブフイール
    ド情報の集まりとしてフレームデータを構成し、
    且つ該仮想フレームに含有されるサブフイールド
    情報の集まりで定義される描画パターンの描画領
    域が、該仮想フレームと隣接する仮想フレームに
    またがつて存在し得るようにフレームデータを構
    成し、該フレームデータの集まりである集積回路
    のチツプデータに基づいて所望パターンを描画す
    ることを特徴とする荷電ビーム描画方法。 ２ 前記フレームデータを構成するに際して、描
    画パターンデータが同一のサブフイールドについ
    ては、繰返し情報を付加したサブフイールド情報
    によりフレームデータを構築するようにしたこと
    を特徴とする特許請求の範囲第１項記載の荷電ビ
    ーム描画方法。 ３ 前記副偏向手段によるパターンの描画処理と
    して、荷電ビームの位置を制御すると共に、ビー
    ム形状を制御して描画するようにしたことを特徴
    とする特許請求の範囲第１項記載の荷電ビーム描
    画方法。
JP60185530A 1985-08-23 1985-08-23 荷電ビ−ム描画方法 Granted JPS6246518A (ja)

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EP86306579A EP0213920B1 (en) 1985-08-23 1986-08-26 Method of drawing a pattern on wafer with charged beam
DE8686306579T DE3675120D1 (de) 1985-08-23 1986-08-26 Verfahren zur zeichnung eines musters auf einer halbleiterplatte mittels geladenes teilchenstrahls.
US07/523,829 US4989156A (en) 1985-08-23 1990-05-16 Method of drawing a pattern on wafer with charged beam

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5309354A (en) * 1991-10-30 1994-05-03 International Business Machines Corporation Electron beam exposure method
US5446649A (en) * 1992-12-31 1995-08-29 International Business Machines Corporation Data-hiding and skew scan for unioning of shapes in electron beam lithography post-processing
JP3601630B2 (ja) * 1995-11-01 2004-12-15 株式会社ニコン 荷電粒子線転写方法
US6091072A (en) * 1997-10-23 2000-07-18 International Business Machines Corporation Piece-wise processing of very large semiconductor designs
JP4206192B2 (ja) * 2000-11-09 2009-01-07 株式会社日立製作所 パターン検査方法及び装置
DE19911372A1 (de) * 1999-03-15 2000-09-28 Pms Gmbh Vorrichtung zum Steuern eines Strahls aus elektrisch geladenen Teilchen
US6425113B1 (en) * 2000-06-13 2002-07-23 Leigh C. Anderson Integrated verification and manufacturability tool
US7412676B2 (en) * 2000-06-13 2008-08-12 Nicolas B Cobb Integrated OPC verification tool
US7234130B2 (en) * 2004-02-25 2007-06-19 James Word Long range corrections in integrated circuit layout designs
US7861207B2 (en) 2004-02-25 2010-12-28 Mentor Graphics Corporation Fragmentation point and simulation site adjustment for resolution enhancement techniques
US8037429B2 (en) * 2005-03-02 2011-10-11 Mentor Graphics Corporation Model-based SRAF insertion
US7493587B2 (en) * 2005-03-02 2009-02-17 James Word Chromeless phase shifting mask for integrated circuits using interior region
US7506285B2 (en) 2006-02-17 2009-03-17 Mohamed Al-Imam Multi-dimensional analysis for predicting RET model accuracy
JP2008010547A (ja) * 2006-06-28 2008-01-17 Elpida Memory Inc 電子線描画方法、電子線描画装置、及び電子線描画プログラム
US7799487B2 (en) * 2007-02-09 2010-09-21 Ayman Yehia Hamouda Dual metric OPC

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4132898A (en) * 1977-11-01 1979-01-02 Fujitsu Limited Overlapping boundary electron exposure system method and apparatus
EP0053225B1 (en) * 1980-11-28 1985-03-13 International Business Machines Corporation Electron beam system and method
US4430571A (en) * 1981-04-16 1984-02-07 Control Data Corporation Method and apparatus for exposing multi-level registered patterns interchangeably between stations of a multi-station electron-beam array lithography (EBAL) system
JPS57204125A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Electron-ray drawing device
DD203429A1 (de) * 1981-08-03 1983-10-19 Eichhorn Hans Guenther Schaltungsanordnung zur steuerung eines korpuskularstrahls
JPS5957431A (ja) * 1982-09-27 1984-04-03 Fujitsu Ltd 電子ビ−ム露光装置
JPS59114818A (ja) * 1982-12-21 1984-07-03 Toshiba Corp 電子ビ−ムパタ−ン描画方法
JPS59125622A (ja) * 1982-12-29 1984-07-20 Fujitsu Ltd 電子ビ−ム露光方法
US4692579A (en) * 1984-05-18 1987-09-08 Hitachi, Ltd. Electron beam lithography apparatus
US4628466A (en) * 1984-10-29 1986-12-09 Excellon Industries Method and apparatus for pattern forming

Also Published As

Publication number Publication date
DE3675120D1 (de) 1990-11-29
EP0213920A2 (en) 1987-03-11
JPS6246518A (ja) 1987-02-28
KR900001983B1 (ko) 1990-03-30
US4989156A (en) 1991-01-29
EP0213920B1 (en) 1990-10-24
EP0213920A3 (en) 1989-01-18
KR870002639A (ko) 1987-04-06

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